JPH10270301A - レジストパターンの作成方法、寸法補正方法および寸法補正装置、ならびに半導体集積回路装置の製造方法 - Google Patents
レジストパターンの作成方法、寸法補正方法および寸法補正装置、ならびに半導体集積回路装置の製造方法Info
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- JPH10270301A JPH10270301A JP7557997A JP7557997A JPH10270301A JP H10270301 A JPH10270301 A JP H10270301A JP 7557997 A JP7557997 A JP 7557997A JP 7557997 A JP7557997 A JP 7557997A JP H10270301 A JPH10270301 A JP H10270301A
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- pattern
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Abstract
(57)【要約】
【課題】 レジストパターンの寸法精度を向上すること
ができる技術を提供する。 【解決手段】 半導体ウエハ上に形成されたレジストパ
ターンに１ｋｅＶの加速電圧で電子線を照射することに
よりレジストパターンの寸法を太く加工する、または、
半導体ウエハ上に形成されたレジストパターンに１００
ｋｅＶの加速電圧で電子線を照射することによりレジス
トパターンの寸法を細く加工することによて、所望する
寸法を有するレジストパターンを形成する。
ができる技術を提供する。 【解決手段】 半導体ウエハ上に形成されたレジストパ
ターンに１ｋｅＶの加速電圧で電子線を照射することに
よりレジストパターンの寸法を太く加工する、または、
半導体ウエハ上に形成されたレジストパターンに１００
ｋｅＶの加速電圧で電子線を照射することによりレジス
トパターンの寸法を細く加工することによて、所望する
寸法を有するレジストパターンを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、露光技術に関し、
特に、半導体ウエハ上に所定のレジストパターンを形成
するフォトリソグラフィ技術に適用して有効な技術に関
するものである。
特に、半導体ウエハ上に所定のレジストパターンを形成
するフォトリソグラフィ技術に適用して有効な技術に関
するものである。
【０００２】
【従来の技術】ＭＩＳＦＥＴ（Metal Insulator Field
Effect Transistor ）は電界効果を利用した電圧制御の
デバイスであり、図９（ａ）に示すように、ＭＩＳＦＥ
Ｔのゲート長が短くなるに従って、その動作速度は速く
なり、デバイス性能は向上する。一方、図９（ｂ）に示
すように、ゲート長がある値より短くなると短チャネル
効果によってＭＩＳＦＥＴのしきい値電圧（Ｖｔｈ）は
急激に低下する。これらのことから、通常、ＭＩＳＦＥ
Ｔのゲート長はしきい値電圧を確保することのできる許
容範囲内で最小寸法に設計される。
Effect Transistor ）は電界効果を利用した電圧制御の
デバイスであり、図９（ａ）に示すように、ＭＩＳＦＥ
Ｔのゲート長が短くなるに従って、その動作速度は速く
なり、デバイス性能は向上する。一方、図９（ｂ）に示
すように、ゲート長がある値より短くなると短チャネル
効果によってＭＩＳＦＥＴのしきい値電圧（Ｖｔｈ）は
急激に低下する。これらのことから、通常、ＭＩＳＦＥ
Ｔのゲート長はしきい値電圧を確保することのできる許
容範囲内で最小寸法に設計される。
【０００３】しかしながら、ゲート長を許容範囲内（Ｌ
ｇ1 ）に設計した場合、しきい値電圧を許容範囲内にお
さめるためには、寸法のばらつきの小さい高精度なＭＩ
ＳＦＥＴのゲート電極の加工技術が必要となり、特に、
フォトリソグラフィ工程において形成されるレジストパ
ターンの寸法精度の向上が必要となる。
ｇ1 ）に設計した場合、しきい値電圧を許容範囲内にお
さめるためには、寸法のばらつきの小さい高精度なＭＩ
ＳＦＥＴのゲート電極の加工技術が必要となり、特に、
フォトリソグラフィ工程において形成されるレジストパ
ターンの寸法精度の向上が必要となる。
【０００４】なお、フォトリソグラフィ工程とは、設計
からのレイアウト情報をフォトマスク（またはレチク
ル）を介して半導体ウエハ上に塗布されたレジストに転
写し、現像処理を経てレジストパターンを形成する工程
であり、このレジストパターンをマスクとして半導体ウ
エハ上に成膜された被エッチング膜は加工される。
からのレイアウト情報をフォトマスク（またはレチク
ル）を介して半導体ウエハ上に塗布されたレジストに転
写し、現像処理を経てレジストパターンを形成する工程
であり、このレジストパターンをマスクとして半導体ウ
エハ上に成膜された被エッチング膜は加工される。
【０００５】レジストパターンの寸法精度を向上する方
法としては、主に、以下の２つの方法の採用が検討され
ている。第１の方法は、フォトリソグラフィ工程でのレ
ジストパターンの加工精度に影響を及ぼす変動要因を解
析し、その要因の変動量を低減する方法であり、例え
ば、レジストの膜厚の均一性を向上するものである。
法としては、主に、以下の２つの方法の採用が検討され
ている。第１の方法は、フォトリソグラフィ工程でのレ
ジストパターンの加工精度に影響を及ぼす変動要因を解
析し、その要因の変動量を低減する方法であり、例え
ば、レジストの膜厚の均一性を向上するものである。
【０００６】第２の方法は、レジストパターンを形成す
るプロセスを複雑化することによって、レジストパター
ンの加工精度に及ぼす変動要因の影響を低減する方法で
あり、例えば、多層レジスト法である。
るプロセスを複雑化することによって、レジストパター
ンの加工精度に及ぼす変動要因の影響を低減する方法で
あり、例えば、多層レジスト法である。
【０００７】なお、多層レジスト法によるレジストパタ
ーンの寸法精度向上に関しては、例えば、日経マグロウ
ヒル社発行「ＭＯＳＬＳＩ製造技術」昭和６０年６月２
０日発行、徳永巍編（著）、Ｐ１５８〜Ｐ１５９に記載
されている。
ーンの寸法精度向上に関しては、例えば、日経マグロウ
ヒル社発行「ＭＯＳＬＳＩ製造技術」昭和６０年６月２
０日発行、徳永巍編（著）、Ｐ１５８〜Ｐ１５９に記載
されている。
【０００８】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところによると、前記第１の方法または前
記第２の方法において以下の問題点が見いだされた。
者が検討したところによると、前記第１の方法または前
記第２の方法において以下の問題点が見いだされた。
【０００９】すなわち、第１の方法では、レジストパタ
ーンの加工精度に影響を及ぼす変動要因が多いため、変
動要因を解析するための多大な労力および設備投資が必
要であり、さらに、データ解析の方法が難しい。また、
第２の方法では、プロセスを複雑化するため製造コスト
が増加してしまう。
ーンの加工精度に影響を及ぼす変動要因が多いため、変
動要因を解析するための多大な労力および設備投資が必
要であり、さらに、データ解析の方法が難しい。また、
第２の方法では、プロセスを複雑化するため製造コスト
が増加してしまう。
【００１０】本発明の目的は、レジストパターンの寸法
精度を向上することができる技術を提供することにあ
る。
精度を向上することができる技術を提供することにあ
る。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】すなわち、本発明のレジストパターンの作
成方法は、半導体ウエハ上に形成されたレジストパター
ンに１０ｋｅＶ以下の加速電圧で電子線を照射してレジ
ストパターンの寸法を太く加工する、または、半導体ウ
エハ上に形成されたレジストパターンに１００ｋｅＶ以
上の加速電圧で電子線を照射してレジストパターンの寸
法を細く加工するものである。
成方法は、半導体ウエハ上に形成されたレジストパター
ンに１０ｋｅＶ以下の加速電圧で電子線を照射してレジ
ストパターンの寸法を太く加工する、または、半導体ウ
エハ上に形成されたレジストパターンに１００ｋｅＶ以
上の加速電圧で電子線を照射してレジストパターンの寸
法を細く加工するものである。
【００１４】上記した手段によれば、半導体ウエハ上に
形成されたレジストパターンの寸法が容易に補正できる
ので、レジストパターンの寸法精度を向上することがで
きる。
形成されたレジストパターンの寸法が容易に補正できる
ので、レジストパターンの寸法精度を向上することがで
きる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１６】図１はレジストパターンの形成方法を説明
する工程図、図２はレジストパターンの寸法補正量と電
子線照射時間との関係を示すグラフ図、図３および図４
は寸法補正装置の模式図を示す要部断面図、図５〜図８
はＳＲＡＭ（Static RandomAccess Memory ）のメモリ
セルの略１個分の製造方法を示す半導体基板の平面図で
ある。
する工程図、図２はレジストパターンの寸法補正量と電
子線照射時間との関係を示すグラフ図、図３および図４
は寸法補正装置の模式図を示す要部断面図、図５〜図８
はＳＲＡＭ（Static RandomAccess Memory ）のメモリ
セルの略１個分の製造方法を示す半導体基板の平面図で
ある。
【００１７】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１８】本実施の形態であるレジストパターンの形
成方法を図１に示す工程図を用いて以下に説明する。
成方法を図１に示す工程図を用いて以下に説明する。
【００１９】まず、初めに、半導体ウエハの表面または
裏面の異物を除去し、現像処理後のマスクパターンの半
導体ウエハへの接着性を増強させるためのレジスト塗布
前処理を行う（工程１００）。
裏面の異物を除去し、現像処理後のマスクパターンの半
導体ウエハへの接着性を増強させるためのレジスト塗布
前処理を行う（工程１００）。
【００２０】次に、塗布前処理の終わった半導体ウエハ
に回転塗布（Spin Coating）法によって、１〜２μｍの
厚さのレジストを均一に塗布する（工程１０１）。この
方法は、半導体ウエハをスピンチャック上に置き、レジ
ストを１〜５ｍｌ滴下した後、半導体ウエハを２０００
〜５０００ｒｐｍで回転させ、レジストを遠心力で飛散
させて半導体ウエハの表面に均一な厚さのレジストを形
成する方法である。
に回転塗布（Spin Coating）法によって、１〜２μｍの
厚さのレジストを均一に塗布する（工程１０１）。この
方法は、半導体ウエハをスピンチャック上に置き、レジ
ストを１〜５ｍｌ滴下した後、半導体ウエハを２０００
〜５０００ｒｐｍで回転させ、レジストを遠心力で飛散
させて半導体ウエハの表面に均一な厚さのレジストを形
成する方法である。
【００２１】次に、塗布直後のレジスト膜に多く含まれ
ている残留溶剤を揮発させて、露光時の光化学反応を安
定させるために、ホットプレートを用い、半導体ウエハ
をベークする（工程１０２）。
ている残留溶剤を揮発させて、露光時の光化学反応を安
定させるために、ホットプレートを用い、半導体ウエハ
をベークする（工程１０２）。
【００２２】次に、半導体ウエハを所定のフォトマスク
と共に縮小投影露光装置にセットし、正確な位置合わせ
を行った後、例えば波長０. ３６５μｍの紫外線（ｉ
線）を一定時間照射（露光）してマスクパターンを上記
レジストに焼き付ける（工程１０３）。
と共に縮小投影露光装置にセットし、正確な位置合わせ
を行った後、例えば波長０. ３６５μｍの紫外線（ｉ
線）を一定時間照射（露光）してマスクパターンを上記
レジストに焼き付ける（工程１０３）。
【００２３】次に、現像液を半導体ウエハの表面に滴下
させて表面張力を利用して盛り、現像処理を所定の時間
行った後、純粋でのリンス、回転乾燥を連続的に行うこ
とによって、レジストパターンが形成される（工程１０
４）。続いて、半導体ウエハを１２０℃前後でベークし
て完全に乾燥させると共に、レジスト膜の半導体ウエハ
への接着性、熱架橋高分子化による耐ドライエッチング
を向上させる（工程１０５）。
させて表面張力を利用して盛り、現像処理を所定の時間
行った後、純粋でのリンス、回転乾燥を連続的に行うこ
とによって、レジストパターンが形成される（工程１０
４）。続いて、半導体ウエハを１２０℃前後でベークし
て完全に乾燥させると共に、レジスト膜の半導体ウエハ
への接着性、熱架橋高分子化による耐ドライエッチング
を向上させる（工程１０５）。
【００２４】次いで、金属顕微鏡で半導体ウエハの外観
を検査し（工程１０６）、さらに、レジストパターンの
寸法測定を行う（工程１０７）。
を検査し（工程１０６）、さらに、レジストパターンの
寸法測定を行う（工程１０７）。
【００２５】この寸法測定において、レジストパターン
の測長寸法が規格寸法を満たさない場合、レジストパタ
ーンに電子線を照射することによってレジストパターン
の寸法を補正する（工程１０８）。すなわち、レジスト
パターンの測長寸法が規格寸法よりも細い場合はレジス
トパターンに１０ｋｅＶ以下の低加速電圧で電子線を照
射してレジストパターンを太く加工し、レジストパター
ンの測長寸法が規格寸法よりも太い場合はレジストパタ
ーンに１００ｋｅＶ以上の高加速電圧で電子線を照射し
てレジストパターンを細く加工する。
の測長寸法が規格寸法を満たさない場合、レジストパタ
ーンに電子線を照射することによってレジストパターン
の寸法を補正する（工程１０８）。すなわち、レジスト
パターンの測長寸法が規格寸法よりも細い場合はレジス
トパターンに１０ｋｅＶ以下の低加速電圧で電子線を照
射してレジストパターンを太く加工し、レジストパター
ンの測長寸法が規格寸法よりも太い場合はレジストパタ
ーンに１００ｋｅＶ以上の高加速電圧で電子線を照射し
てレジストパターンを細く加工する。
【００２６】レジストパターンの寸法を補正した後、再
度、レジストパターンの寸法測定を行う。レジストパタ
ーンの測長寸法が規格寸法を満たした場合、位置合わせ
の検査を行う（工程１０９）。
度、レジストパターンの寸法測定を行う。レジストパタ
ーンの測長寸法が規格寸法を満たした場合、位置合わせ
の検査を行う（工程１０９）。
【００２７】図２にレジストパターンの寸法補正量と電
子線照射時間との関係を示すグラフ図を示す。図示のよ
うに、１ｋｅＶの低加速電圧で電子線をレジストパター
ンに照射するとレジストパターンの寸法は太くなり、そ
の寸法補正量は電子線照射時間で制御することができ
る。例えば、２００秒間電子線を照射することによって
レジストパターンの寸法を約３０ｎｍ太くすることが可
能である。また、１００ｋｅＶの高加速電圧で電子線を
レジストパターンに照射するとレジストパターンの寸法
は細くなり、その寸法補正量は電子線照射時間で制御す
ることができる。例えば、４０秒間電子線を照射するこ
とによってレジストパターンの寸法を約３０ｎｍ細くす
ることが可能である。
子線照射時間との関係を示すグラフ図を示す。図示のよ
うに、１ｋｅＶの低加速電圧で電子線をレジストパター
ンに照射するとレジストパターンの寸法は太くなり、そ
の寸法補正量は電子線照射時間で制御することができ
る。例えば、２００秒間電子線を照射することによって
レジストパターンの寸法を約３０ｎｍ太くすることが可
能である。また、１００ｋｅＶの高加速電圧で電子線を
レジストパターンに照射するとレジストパターンの寸法
は細くなり、その寸法補正量は電子線照射時間で制御す
ることができる。例えば、４０秒間電子線を照射するこ
とによってレジストパターンの寸法を約３０ｎｍ細くす
ることが可能である。
【００２８】次に、図３に示す寸法補正装置の模式図を
用いて、レジストパターンの寸法の補正方法を以下に説
明する。
用いて、レジストパターンの寸法の補正方法を以下に説
明する。
【００２９】まず、寸法測定装置ＭＳにおいて半導体ウ
エハ１上のレジストパターンの寸法測定を行う。寸法測
定装置ＭＳの真空チャンバ２内のステージ３上に設置さ
れた半導体ウエハ１に測長用電子光学系４から電子線を
照射し、測長用ディテクタ５にて信号波形を取り込んだ
後、測長システム６にて信号処理を行い、レジストパタ
ーンの寸法を測定する。得られた寸法データはコンピュ
ータ７に転送され格納される。
エハ１上のレジストパターンの寸法測定を行う。寸法測
定装置ＭＳの真空チャンバ２内のステージ３上に設置さ
れた半導体ウエハ１に測長用電子光学系４から電子線を
照射し、測長用ディテクタ５にて信号波形を取り込んだ
後、測長システム６にて信号処理を行い、レジストパタ
ーンの寸法を測定する。得られた寸法データはコンピュ
ータ７に転送され格納される。
【００３０】次に、レジストパターンの寸法を補正する
必要がある場合は、寸法データが制御システム８へ転送
され、レジストパターンの寸法補正量が算出される。
必要がある場合は、寸法データが制御システム８へ転送
され、レジストパターンの寸法補正量が算出される。
【００３１】次に、寸法補正装置ＲＳの真空チャンバ９
内のステージ１０上に半導体ウエハ１を設置した後、補
正用電子光学系１１を介して電子銃１２から電子線を半
導体ウエハ１へ照射してレジストパターンの寸法を補正
する。電子線の加速電圧および照射時間は制御システム
８にて算出された寸法補正量に従って設定される。
内のステージ１０上に半導体ウエハ１を設置した後、補
正用電子光学系１１を介して電子銃１２から電子線を半
導体ウエハ１へ照射してレジストパターンの寸法を補正
する。電子線の加速電圧および照射時間は制御システム
８にて算出された寸法補正量に従って設定される。
【００３２】なお、前記レジストパターンの寸法の補正
方法では、レジストパターンの寸法の測定とレジストパ
ターンの寸法の補正は異なる装置で行い、それぞれ寸法
測定装置ＭＳと寸法補正装置ＲＳとを用いたが、寸法測
定機能が備わった寸法補正装置を用いてもよく、この場
合真空状態を破ることなくレジストパターンの寸法の測
定と補正を続けて行うことができるので、スループット
を向上することが可能となる。
方法では、レジストパターンの寸法の測定とレジストパ
ターンの寸法の補正は異なる装置で行い、それぞれ寸法
測定装置ＭＳと寸法補正装置ＲＳとを用いたが、寸法測
定機能が備わった寸法補正装置を用いてもよく、この場
合真空状態を破ることなくレジストパターンの寸法の測
定と補正を続けて行うことができるので、スループット
を向上することが可能となる。
【００３３】図４に寸法測定機能が備わった寸法補正装
置ＭＲＳの模式図の要部断面図を示し、以下に寸法補正
装置ＭＲＳを用いたレジストパターンの寸法の補正方法
を説明する。
置ＭＲＳの模式図の要部断面図を示し、以下に寸法補正
装置ＭＲＳを用いたレジストパターンの寸法の補正方法
を説明する。
【００３４】まず、真空チャンバ１３内のステージ１４
上に半導体ウエハ１を設置した後、測長用電子光学系１
５から電子線を照射し、測長用ディテクタ１６にて信号
波形を取り込み、次いで、測長システム１７にて信号処
理を行いレジストパターンの寸法を測定する。
上に半導体ウエハ１を設置した後、測長用電子光学系１
５から電子線を照射し、測長用ディテクタ１６にて信号
波形を取り込み、次いで、測長システム１７にて信号処
理を行いレジストパターンの寸法を測定する。
【００３５】レジストパターンの寸法を補正する必要が
ある場合は、得られた寸法データは制御システム１８へ
転送され、レジストパターンの寸法補正量が算出され
る。この後、補正用電子光学系１９を介して電子銃２０
から電子線を半導体ウエハ１へ照射してレジストパター
ンの寸法を補正する。
ある場合は、得られた寸法データは制御システム１８へ
転送され、レジストパターンの寸法補正量が算出され
る。この後、補正用電子光学系１９を介して電子銃２０
から電子線を半導体ウエハ１へ照射してレジストパター
ンの寸法を補正する。
【００３６】次に、本実施の形態であるレジストパター
ンの形成方法をＳＲＡＭのメモリセルを構成するＣＭＯ
ＳＦＥＴ（Complementaly Metal Oxide Semicoductor F
ET）の製造方法に適用した場合について図５〜図８を用
いて説明する。
ンの形成方法をＳＲＡＭのメモリセルを構成するＣＭＯ
ＳＦＥＴ（Complementaly Metal Oxide Semicoductor F
ET）の製造方法に適用した場合について図５〜図８を用
いて説明する。
【００３７】まず、図５に示すように、ｐ0 型単結晶シ
リコンからなる半導体基板の上にｐ型のエピタキシャル
シリコン層を成長させた後、半導体基板の主面上にフィ
ールド絶縁膜２１を形成する。続いて、周知の方法で、
半導体基板にｐ型ウエル２２およびｎ型ウエル２３をそ
れぞれ形成する。次に、フィールド絶縁膜２１で周囲を
囲まれたｐ型ウエル２２およびｎ型ウエル２３のそれぞ
れの活性領域の主面に薄い酸化シリコン膜で構成された
ゲート絶縁膜２４を形成する。
リコンからなる半導体基板の上にｐ型のエピタキシャル
シリコン層を成長させた後、半導体基板の主面上にフィ
ールド絶縁膜２１を形成する。続いて、周知の方法で、
半導体基板にｐ型ウエル２２およびｎ型ウエル２３をそ
れぞれ形成する。次に、フィールド絶縁膜２１で周囲を
囲まれたｐ型ウエル２２およびｎ型ウエル２３のそれぞ
れの活性領域の主面に薄い酸化シリコン膜で構成された
ゲート絶縁膜２４を形成する。
【００３８】次に、図６に示すように、駆動用ＭＩＳＦ
ＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通のゲート
電極ＦＧ1 、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳ
ＦＥＴＱｐ2 の共通のゲート電極ＦＧ2 および転送用Ｍ
ＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極ＦＧ3 を形成す
る。
ＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通のゲート
電極ＦＧ1 、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳ
ＦＥＴＱｐ2 の共通のゲート電極ＦＧ2 および転送用Ｍ
ＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極ＦＧ3 を形成す
る。
【００３９】上記ゲート電極ＦＧ1 ，ＦＧ2 およびＦＧ
3 は、半導体基板の全面にリン（Ｐ）が導入された多結
晶シリコン膜、タングステンシリサイド（ＷＳｉ2 ）膜
および酸化シリコン膜をＣＶＤ（Chemical Vapor Depos
ition ）法で順次堆積した後、酸化シリコン膜上にレジ
ストパターンを形成し、次いで、レジストパターンをマ
スクにしたドライエッチング法で、上記酸化シリコン
膜、ＷＳｉ2 膜および多結晶シリコン膜を順次加工する
ことによって形成される。
3 は、半導体基板の全面にリン（Ｐ）が導入された多結
晶シリコン膜、タングステンシリサイド（ＷＳｉ2 ）膜
および酸化シリコン膜をＣＶＤ（Chemical Vapor Depos
ition ）法で順次堆積した後、酸化シリコン膜上にレジ
ストパターンを形成し、次いで、レジストパターンをマ
スクにしたドライエッチング法で、上記酸化シリコン
膜、ＷＳｉ2 膜および多結晶シリコン膜を順次加工する
ことによって形成される。
【００４０】ここで、本実施の形態であるレジストパタ
ーンの形成方法を上記ゲート電極ＦＧ1 ，ＦＧ2 および
ＦＧ3 のレジストパターンの形成方法に適用する。すな
わち、ゲート電極ＦＧ1 ，ＦＧ2 またはＦＧ3 のレジス
トパターンの測長寸法が規格寸法を満たさない場合、レ
ジストパターンに電子線を照射してレジストパターンの
寸法を補正する。
ーンの形成方法を上記ゲート電極ＦＧ1 ，ＦＧ2 および
ＦＧ3 のレジストパターンの形成方法に適用する。すな
わち、ゲート電極ＦＧ1 ，ＦＧ2 またはＦＧ3 のレジス
トパターンの測長寸法が規格寸法を満たさない場合、レ
ジストパターンに電子線を照射してレジストパターンの
寸法を補正する。
【００４１】次に、レジストパターンをマスクにしたイ
オン注入によりｐ型ウエル２２にｎ型不純物（Ｐまたは
砒素（Ａｓ））を、ｎ型ウエル２３にｐ型不純物（フッ
化ボロン（ＢＦ2 ））を導入する。その後、半導体基板
の全面にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ
（Reactive Ion Etching）によってパターニングして、
ゲート電極ＦＧ1 ，ＦＧ2 およびＦＧ3 のそれぞれの側
壁にサイドウォールスペーサを形成する。次いで、レジ
ストパターンをマスクにしたイオン注入によりｐ型ウエ
ル２２にｎ型不純物（ＰまたはＡｓ）を、ｎ型ウエル２
３にｐ型不純物（ＢＦ2 ）を導入する。
オン注入によりｐ型ウエル２２にｎ型不純物（Ｐまたは
砒素（Ａｓ））を、ｎ型ウエル２３にｐ型不純物（フッ
化ボロン（ＢＦ2 ））を導入する。その後、半導体基板
の全面にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ
（Reactive Ion Etching）によってパターニングして、
ゲート電極ＦＧ1 ，ＦＧ2 およびＦＧ3 のそれぞれの側
壁にサイドウォールスペーサを形成する。次いで、レジ
ストパターンをマスクにしたイオン注入によりｐ型ウエ
ル２２にｎ型不純物（ＰまたはＡｓ）を、ｎ型ウエル２
３にｐ型不純物（ＢＦ2 ）を導入する。
【００４２】次に、上記ｎ型不純物およびｐ型不純物を
熱拡散して、ｐ型ウエル２２の主面に駆動用ＭＩＳＦＥ
ＴＱｄ1 ，Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1 ，Ｑ
ｔ2のそれぞれのソース領域、ドレイン領域（ｎ0 型半
導体領域、ｎ1 型半導体領域）を形成し、ｎ型ウエル２
３の主面に負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞ
れのソース領域、ドレイン領域（ｐ0 型半導体領域、ｐ
1 型半導体領域）を形成する。
熱拡散して、ｐ型ウエル２２の主面に駆動用ＭＩＳＦＥ
ＴＱｄ1 ，Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1 ，Ｑ
ｔ2のそれぞれのソース領域、ドレイン領域（ｎ0 型半
導体領域、ｎ1 型半導体領域）を形成し、ｎ型ウエル２
３の主面に負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞ
れのソース領域、ドレイン領域（ｐ0 型半導体領域、ｐ
1 型半導体領域）を形成する。
【００４３】次いで、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ
2 、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 および転送用Ｍ
ＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれのソース領域、ド
レイン領域の表面に自己整合法によってメタルシリサイ
ド膜、例えばチタンシリサイド（ＴｉＳｉ2 ）膜を形成
する。
2 、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 および転送用Ｍ
ＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれのソース領域、ド
レイン領域の表面に自己整合法によってメタルシリサイ
ド膜、例えばチタンシリサイド（ＴｉＳｉ2 ）膜を形成
する。
【００４４】次に、半導体基板の全面に窒化シリコン膜
および第１層目の層間絶縁膜を堆積する。この第１層目
の層間絶縁膜は、例えば酸化シリコン膜とＢＰＳＧ（Bo
ronPhospho Silicate Glass）膜との積層膜で構成され
ている。
および第１層目の層間絶縁膜を堆積する。この第１層目
の層間絶縁膜は、例えば酸化シリコン膜とＢＰＳＧ（Bo
ronPhospho Silicate Glass）膜との積層膜で構成され
ている。
【００４５】次に、図７に示すように、第１層目の層間
絶縁膜上に形成したレジストパターンをマスクにして、
第１層目の層間絶縁膜および窒化シリコン膜を順次エッ
チングする。これによって、駆動用ＭＩＳＦＥＴＱｄ1
のドレイン領域上および駆動用ＭＩＳＦＥＴＱｄ2 と負
荷用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ2 上に
同一のコンタクトホール２５ａを形成し、さらに、負荷
用ＭＩＳＦＥＴＱｐ1のドレイン領域上にコンタクトホ
ール２５ａを形成する。
絶縁膜上に形成したレジストパターンをマスクにして、
第１層目の層間絶縁膜および窒化シリコン膜を順次エッ
チングする。これによって、駆動用ＭＩＳＦＥＴＱｄ1
のドレイン領域上および駆動用ＭＩＳＦＥＴＱｄ2 と負
荷用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ2 上に
同一のコンタクトホール２５ａを形成し、さらに、負荷
用ＭＩＳＦＥＴＱｐ1のドレイン領域上にコンタクトホ
ール２５ａを形成する。
【００４６】同様に、負荷用ＭＩＳＦＥＴＱｐ2 のドレ
イン領域上および駆動用ＭＩＳＦＥＴＱｄ1 と負荷用Ｍ
ＩＳＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 上に同一の
コンタクトホール２５ｂを形成し、さらに、駆動用ＭＩ
ＳＦＥＴＱｄ2 のドレイン領域上にコンタクトホール２
５ｂを形成する。
イン領域上および駆動用ＭＩＳＦＥＴＱｄ1 と負荷用Ｍ
ＩＳＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 上に同一の
コンタクトホール２５ｂを形成し、さらに、駆動用ＭＩ
ＳＦＥＴＱｄ2 のドレイン領域上にコンタクトホール２
５ｂを形成する。
【００４７】さらに、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ
2 のそれぞれのソース領域上、負荷用ＭＩＳＦＥＴＱｐ
1 ，Ｑｐ2 のそれぞれのソース領域上および転送用ＭＩ
ＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれのドレイン領域上に
コンタクトホール２５ｃを形成する。
2 のそれぞれのソース領域上、負荷用ＭＩＳＦＥＴＱｐ
1 ，Ｑｐ2 のそれぞれのソース領域上および転送用ＭＩ
ＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれのドレイン領域上に
コンタクトホール２５ｃを形成する。
【００４８】次に、半導体基板の全面に第１層目の配線
材を堆積する。この配線材は金属膜によって構成されて
おり、例えばタングステン（Ｗ）膜である。次に、レジ
ストパターンをマスクにしてこの配線材をエッチング
し、第１層目のメタル配線Ｍ1を形成する。
材を堆積する。この配線材は金属膜によって構成されて
おり、例えばタングステン（Ｗ）膜である。次に、レジ
ストパターンをマスクにしてこの配線材をエッチング
し、第１層目のメタル配線Ｍ1を形成する。
【００４９】これによって、駆動用ＭＩＳＦＥＴＱｄ1
のドレイン領域、負荷用ＭＩＳＦＥＴＱｐ1 のドレイン
領域、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴ
Ｑｐ2 の共通のゲート電極ＦＧ2 を接続する局部配線Ｌ
1 が形成される。同様に、駆動用ＭＩＳＦＥＴＱｄ2 の
ドレイン領域、負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領
域、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱ
ｐ1 の共通のゲート電極ＦＧ1 を接続する局部配線Ｌ2
が形成される。
のドレイン領域、負荷用ＭＩＳＦＥＴＱｐ1 のドレイン
領域、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴ
Ｑｐ2 の共通のゲート電極ＦＧ2 を接続する局部配線Ｌ
1 が形成される。同様に、駆動用ＭＩＳＦＥＴＱｄ2 の
ドレイン領域、負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領
域、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱ
ｐ1 の共通のゲート電極ＦＧ1 を接続する局部配線Ｌ2
が形成される。
【００５０】さらに、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ
2 のそれぞれのソース領域上、負荷用ＭＩＳＦＥＴＱｐ
1 ，Ｑｐ2 のそれぞれのソース領域上、および転送用Ｍ
ＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれのドレイン領域上
に形成されたコンタクトホール２５ｃ内にも第１層目の
メタル配線Ｍ1 を形成する。
2 のそれぞれのソース領域上、負荷用ＭＩＳＦＥＴＱｐ
1 ，Ｑｐ2 のそれぞれのソース領域上、および転送用Ｍ
ＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれのドレイン領域上
に形成されたコンタクトホール２５ｃ内にも第１層目の
メタル配線Ｍ1 を形成する。
【００５１】次に、半導体基板の全面に第２層目の層間
絶縁膜を堆積する。この第２層目の層間絶縁膜は、例え
ば、酸化シリコン膜とＢＰＳＧ膜との積層膜で構成され
ている。
絶縁膜を堆積する。この第２層目の層間絶縁膜は、例え
ば、酸化シリコン膜とＢＰＳＧ膜との積層膜で構成され
ている。
【００５２】その後、図８に示すように、第２層目の層
間絶縁膜上に形成したレジストパターンをマスクにし
て、第２層目の層間絶縁膜をエッチングし、第１のスル
ーホール２６ａ〜２６ｃを形成する。第１のスルーホー
ル２６ａは、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれ
ぞれのドレイン領域の上方に形成され、第１のスルーホ
ール２６ｂは駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれ
ぞれのソース領域の上方に形成され、第１のスルーホー
ル２６ｃは負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞ
れのソース領域の上方に形成される。
間絶縁膜上に形成したレジストパターンをマスクにし
て、第２層目の層間絶縁膜をエッチングし、第１のスル
ーホール２６ａ〜２６ｃを形成する。第１のスルーホー
ル２６ａは、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれ
ぞれのドレイン領域の上方に形成され、第１のスルーホ
ール２６ｂは駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれ
ぞれのソース領域の上方に形成され、第１のスルーホー
ル２６ｃは負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞ
れのソース領域の上方に形成される。
【００５３】次に、半導体基板の全面に第２層目の配線
材を堆積する。この配線材は金属膜によって構成されて
おり、例えばＷ膜である。次に、レジストパターンをマ
スクにしてこの配線材をエッチングし、電源電圧線（Ｖ
cc）、基準電圧線（Ｖss）を構成する第２層目のメタル
配線Ｍ2 を形成する。さらに、転送用ＭＩＳＦＥＴＱｔ
1 ，Ｑｔ2 のそれぞれのドレイン領域の上方に形成され
た第１のスルーホール２６ａ内にも第２層目のメタル配
線Ｍ2 を形成する。
材を堆積する。この配線材は金属膜によって構成されて
おり、例えばＷ膜である。次に、レジストパターンをマ
スクにしてこの配線材をエッチングし、電源電圧線（Ｖ
cc）、基準電圧線（Ｖss）を構成する第２層目のメタル
配線Ｍ2 を形成する。さらに、転送用ＭＩＳＦＥＴＱｔ
1 ，Ｑｔ2 のそれぞれのドレイン領域の上方に形成され
た第１のスルーホール２６ａ内にも第２層目のメタル配
線Ｍ2 を形成する。
【００５４】次に、半導体基板の全面に第３層目の層間
絶縁膜を堆積する。この第３層目の層間絶縁膜は、例え
ば、酸化シリコン膜、ＳＯＧ（Spin On Glass ）膜およ
び酸化シリコン膜を順次堆積した積層膜で構成されてい
る。
絶縁膜を堆積する。この第３層目の層間絶縁膜は、例え
ば、酸化シリコン膜、ＳＯＧ（Spin On Glass ）膜およ
び酸化シリコン膜を順次堆積した積層膜で構成されてい
る。
【００５５】その後、第３層目の層間絶縁膜上に形成し
たレジストパターンをマスクにして、第３層目の層間絶
縁膜をエッチングし、第２のスルーホール２７を形成す
る。この第２のスルーホール２７は、転送用ＭＩＳＦＥ
ＴＱｔ1 ，Ｑｔ2 のそれぞれのドレイン領域の上方に形
成される。
たレジストパターンをマスクにして、第３層目の層間絶
縁膜をエッチングし、第２のスルーホール２７を形成す
る。この第２のスルーホール２７は、転送用ＭＩＳＦＥ
ＴＱｔ1 ，Ｑｔ2 のそれぞれのドレイン領域の上方に形
成される。
【００５６】次に、半導体基板の全面に第３層目の配線
材を堆積する。この配線材は金属膜によって構成されて
おり、例えばアルミニウム合金膜である。次に、レジス
トパターンをマスクにしてこの配線材をエッチングし、
データ線ＤＬ，バーＤＬを構成する第３層目のメタル配
線Ｍ3 を形成する。
材を堆積する。この配線材は金属膜によって構成されて
おり、例えばアルミニウム合金膜である。次に、レジス
トパターンをマスクにしてこの配線材をエッチングし、
データ線ＤＬ，バーＤＬを構成する第３層目のメタル配
線Ｍ3 を形成する。
【００５７】最後に、第３層目のメタル配線Ｍ3 上にフ
ァイナルパッシベーション膜を堆積することにより、本
実施の形態のＳＲＡＭのメモリセルが完成する。
ァイナルパッシベーション膜を堆積することにより、本
実施の形態のＳＲＡＭのメモリセルが完成する。
【００５８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６０】本発明によれば、半導体ウエハ上に形成さ
れたレジストパターンの寸法が容易に補正できるので、
レジストパターンの寸法精度を向上することができる。
れたレジストパターンの寸法が容易に補正できるので、
レジストパターンの寸法精度を向上することができる。
【図１】本発明の一実施の形態であるレジストパターン
の形成方法を説明する工程図である。
の形成方法を説明する工程図である。
【図２】レジストパターンの寸法補正量と電子線照射時
間との関係を示すグラフ図である。
間との関係を示すグラフ図である。
【図３】寸法補正装置の模式図を示す要部断面図であ
る。
る。
【図４】寸法測定機能が備わった寸法補正装置の模式図
を示す要部断面図である。
を示す要部断面図である。
【図５】ＳＲＡＭのメモリセルの製造方法を説明するた
めのパターンレイアウトを示す要部平面図である。
めのパターンレイアウトを示す要部平面図である。
【図６】ＳＲＡＭのメモリセルの製造方法を説明するた
めのパターンレイアウトを示す要部平面図である。
めのパターンレイアウトを示す要部平面図である。
【図７】ＳＲＡＭのメモリセルの製造方法を説明するた
めのパターンレイアウトを示す要部平面図である。
めのパターンレイアウトを示す要部平面図である。
【図８】ＳＲＡＭのメモリセルの製造方法を説明するた
めのパターンレイアウトを示す要部平面図である。
めのパターンレイアウトを示す要部平面図である。
【図９】ＭＩＳＦＥＴの動作特性およびゲート長の寸法
の度数を示すグラフ図である。
の度数を示すグラフ図である。
１ 半導体ウエハ ２ 真空チャンバ ３ ステージ ４ 測長用電子光学系 ５ 測長用ディテクタ ６ 測長システム ７ コンピュータ ８ 制御システム ９ 真空チャンバ １０ ステージ １１ 補正用電子光学系 １２ 電子銃 １３ 真空チャンバ １４ ステージ １５ 測長用電子光学系 １６ 測長用ディテクタ １７ 測長システム １８ 制御システム １９ 補正用電子光学系 ２０ 電子銃 ２１ フィールド絶縁膜 ２２ ｐ型ウエル ２３ ｎ型ウエル ２４ ゲート絶縁膜 ２５ａ コンタクトホール ２５ｂ コンタクトホール ２５ｃ コンタクトホール ２６ａ 第１のスルーホール ２６ｂ 第１のスルーホール ２６ｃ 第１のスルーホール ２７ 第２のスルーホール ＭＳ 寸法測定装置 ＲＳ 寸法補正装置 ＭＲＳ 寸法測定機能が備わった寸法補正装置 Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1 負荷用ＭＩＳＦＥＴ Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ ＦＧ1 ゲート電極 ＦＧ2 ゲート電極 ＦＧ3 ゲート電極 Ｍ1 第１層目のメタル配線 Ｍ2 第２層目のメタル配線 Ｍ3 第３層目のメタル配線 Ｌ1 局部配線 Ｌ2 局部配線 ＤＬ データ線 バーＤＬ データ線
フロントページの続き (72)発明者 堀田 尚二 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 佐藤 一彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (7)
- 【請求項１】 半導体ウエハ上に形成されたレジストパ
ターンに電子線を照射することによって、前記レジスト
パターンの寸法を太くまたは細く加工することを特徴と
するレジストパターンの作成方法。 - 【請求項２】 請求項１記載のレジストパターンの作成
方法であって、前記レジストパターンに１０ｋｅＶ以下
の加速電圧で電子線を照射し、前記レジストパターンの
寸法を太く加工することを特徴とするレジストパターン
の作成方法。 - 【請求項３】 請求項１記載のレジストパターンの作成
方法であって、前記レジストパターンに１００ｋｅＶ以
上の加速電圧で電子線を照射し、前記レジストパターン
の寸法を細く加工することを特徴とするレジストパター
ンの作成方法。 - 【請求項４】 半導体ウエハ上に形成されたレジストパ
ターンの測長寸法と規格寸法との差分を前記レジストパ
ターンに電子線を照射することによって補正することを
特徴とする寸法補正方法。 - 【請求項５】 測長用電子光学系を介して第１の電子銃
から電子線を半導体ウエハへ照射し前記レジストパター
ンの寸法を測長する機能と、補正用電子光学系を介して
第２の電子銃から電子線を前記半導体ウエハへ照射し前
記レジストパターンの寸法を補正する機能とが備わって
いることを特徴とする寸法補正装置。 - 【請求項６】 測長用電子光学系を介して電子銃から電
子線を半導体ウエハへ照射し前記レジストパターンの寸
法を測長する機能と、補正用電子光学系を介して前記電
子銃から電子線を前記半導体ウエハへ照射し前記レジス
トパターンの寸法を補正する機能とが備わっていること
を特徴とする寸法補正装置。 - 【請求項７】 電子線を照射することによって寸法が補
正されたレジストパターンをマスクにして、半導体ウエ
ハ上の被エッチング膜を加工することを特徴とする半導
体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7557997A JPH10270301A (ja) | 1997-03-27 | 1997-03-27 | レジストパターンの作成方法、寸法補正方法および寸法補正装置、ならびに半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7557997A JPH10270301A (ja) | 1997-03-27 | 1997-03-27 | レジストパターンの作成方法、寸法補正方法および寸法補正装置、ならびに半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270301A true JPH10270301A (ja) | 1998-10-09 |
Family
ID=13580254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7557997A Pending JPH10270301A (ja) | 1997-03-27 | 1997-03-27 | レジストパターンの作成方法、寸法補正方法および寸法補正装置、ならびに半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10270301A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100687858B1 (ko) * | 2000-12-29 | 2007-02-27 | 주식회사 하이닉스반도체 | 반도체소자의 패터닝 방법 |
| KR100688483B1 (ko) * | 2000-11-21 | 2007-02-28 | 삼성전자주식회사 | 웨이퍼 또는 상기 웨이퍼 상의 물질층을 건식식각시발생하는 로딩효과로 인한 선폭변화를 보정하는 방법 |
-
1997
- 1997-03-27 JP JP7557997A patent/JPH10270301A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100688483B1 (ko) * | 2000-11-21 | 2007-02-28 | 삼성전자주식회사 | 웨이퍼 또는 상기 웨이퍼 상의 물질층을 건식식각시발생하는 로딩효과로 인한 선폭변화를 보정하는 방법 |
| KR100687858B1 (ko) * | 2000-12-29 | 2007-02-27 | 주식회사 하이닉스반도체 | 반도체소자의 패터닝 방법 |
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