JPH10261801A - Thin film transistor device and its manufacture - Google Patents
Thin film transistor device and its manufactureInfo
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- JPH10261801A JPH10261801A JP9065888A JP6588897A JPH10261801A JP H10261801 A JPH10261801 A JP H10261801A JP 9065888 A JP9065888 A JP 9065888A JP 6588897 A JP6588897 A JP 6588897A JP H10261801 A JPH10261801 A JP H10261801A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、絶縁性基板上に薄
膜トランジスタを形成して成る薄膜トランジスタ装置及
び薄膜トランジスタ装置の製造方法に関する。The present invention relates to a thin film transistor device having a thin film transistor formed on an insulating substrate and a method for manufacturing the thin film transistor device.
【０００２】[0002]
【従来の技術】近年、大画面、高密度、高精細化を実現
するアクティブマトリクス型の液晶表示装置の画素部の
スイッチング素子としてあるいは、画素部スイッチング
素子の駆動回路として、多結晶シリコン（以下ｐ−Ｓｉ
と略称する。）をチャネル領域に使用して成る薄膜トラ
ンジスタ（以下ＴＦＴと略称する。）が多用されてい
る。そしてこのようなｐ−ＳｉＴＦＴにあっては、一般
に不純物を出来るだけ含まない高純度ｐ−Ｓｉを用いる
事がＴＦＴ特性の向上につながるとされている。しかし
ながらナトリウム（Na）に代表されるアルカリ金属等の
不純物は、大気、ガラス基板、製造装置等様々な汚染源
からＴＦＴに混入し、ｐ−ＳｉＴＦＴの性能を劣化させ
るという問題を有していた。2. Description of the Related Art In recent years, polycrystalline silicon (hereinafter, referred to as p-type) has been used as a switching element in a pixel portion of an active matrix type liquid crystal display device realizing a large screen, high density, and high definition, or as a driving circuit of the pixel portion switching element. -Si
Abbreviated. ) For the channel region is often used. In such p-Si TFTs, it is generally said that the use of high-purity p-Si containing as little impurities as possible leads to an improvement in TFT characteristics. However, there has been a problem that impurities such as alkali metals represented by sodium (Na) are mixed into the TFT from various contaminants such as the atmosphere, a glass substrate, and a manufacturing apparatus, thereby deteriorating the performance of the p-Si TFT.
【０００３】そこで従来は、図５に示す様に、ガラス基
板１上にチッ化シリコン（SiNx）膜２及び酸化シリコン
（ＳｉＯ2 ）膜３を積層して成るバリア層４を形成し、
このバリア層４にてガラス基板１から放出されるナトリ
ウム（Na）イオンをブロックし、その上にｐ−Ｓｉから
なるチャネル層６、酸化シリコン（ＳｉＯ2 ）からなる
ゲート絶縁膜７及びゲート電極８を順次形成してｐ−Ｓ
ｉＴＦＴ９を形成したり、あるいは、ｐ−ＳｉＴＦＴ９
形成後その表面をボロン（Ｂ）及びリン（Ｐ）の混合イ
オン、もしくはリン（Ｐ）イオンを含有して成る酸化シ
リコン（ＳｉＯ2 ）膜からなる層間絶縁膜にて被覆し、
大気からのナトリウム（Na）イオンの混入を防止する等
し、不純物によるｐ−ＳｉＴＦＴ９の特性の劣化を防止
していた。Conventionally, as shown in FIG. 5, a barrier layer 4 formed by laminating a silicon nitride (SiNx) film 2 and a silicon oxide (SiO 2 ) film 3 on a glass substrate 1 is formed.
The barrier layer 4 blocks sodium (Na) ions emitted from the glass substrate 1, and a channel layer 6 made of p-Si, a gate insulating film 7 made of silicon oxide (SiO 2 ), and a gate electrode 8 are formed thereon. Are sequentially formed to form p-S
forming iTFT 9 or p-SiTFT 9
After the formation, the surface is covered with an interlayer insulating film made of a silicon oxide (SiO 2 ) film containing mixed ions of boron (B) and phosphorus (P) or phosphorus (P) ions,
The deterioration of the characteristics of the p-Si TFT 9 due to impurities was prevented, for example, by preventing entry of sodium (Na) ions from the atmosphere.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
様に、バリア層によりガラス基板からのナトリウム（N
a）イオンの混入を防止したり、層間絶縁膜により大気
からのナトリウム（Na）イオンの混入を防止したとして
も、ｐ−ＳｉＴＦＴの製造過程におけるナトリウム（N
a）の混入を防止出来ず、製造時に酸化シリコン（Ｓｉ
Ｏ2 ）からなるゲート絶縁膜中にナトリウム（Na）イオ
ンが混入すると、可動イオンとなり、ｐ−ＳｉＴＦＴの
特性に多大な影響を与え、図６の電流−電圧特性に示す
様に、（イ）に示す初期特性に対し、（ロ）に示す様に
特性の著しい劣化を生じてしまうという問題を依然とし
て残していた。However, as in the conventional case, sodium (N
a) Even if the mixing of ions is prevented or the mixing of sodium (Na) ions from the atmosphere is prevented by the interlayer insulating film, the sodium (N) in the manufacturing process of the p-Si TFT is not changed.
a) cannot be prevented, and silicon oxide (Si
When sodium (Na) ions are mixed into the gate insulating film made of O 2 ), the ions become mobile ions, greatly affect the characteristics of the p-Si TFT, and as shown in the current-voltage characteristics of FIG. In contrast to the initial characteristics shown in (2), there still remains a problem that the characteristics are significantly deteriorated as shown in (b).
【０００５】そこで本発明は上記課題を除去するもの
で、ＴＦＴの製造過程において混入される不純物による
影響を低減し、ＴＦＴの特性向上を図り、大画面、高密
度、高精細の液晶表示装置の駆動素子としての適用を可
能とする薄膜トランジスタ装置及び薄膜トランジスタ装
置の製造方法を提供することを目的とする。Accordingly, the present invention has been made to solve the above-mentioned problems, and has been made to reduce the influence of impurities mixed in the manufacturing process of the TFT, improve the characteristics of the TFT, and provide a large-screen, high-density, high-definition liquid crystal display device. An object of the present invention is to provide a thin film transistor device which can be applied as a driving element and a method for manufacturing the thin film transistor device.
【０００６】[0006]
【課題を解決するための手段】本発明は上記課題を解決
するため、絶縁基板上に形成され半導体材料からなるチ
ャネル領域及びゲート電極の間にゲート絶縁膜を介して
成る薄膜トランジスタ装置において、前記ゲート絶縁膜
が、ボロン（Ｂ）及びリン（Ｐ）の混合イオン、もしく
はリン（Ｐ）イオンを含有する酸化シリコン（Ｓｉ
Ｏ2 ）膜から成るものである。According to the present invention, there is provided a thin film transistor device comprising a gate insulating film interposed between a channel region formed of a semiconductor material and a gate electrode formed on an insulating substrate. The insulating film is made of silicon oxide (Si) containing mixed ions of boron (B) and phosphorus (P) or phosphorus (P) ions.
O 2 ) film.
【０００７】又本発明は上記課題を解決するため、絶縁
基板上にてゲート絶縁膜を介しチャネル領域上方にゲー
ト電極を形成する薄膜トランジスタ装置の製造方法にお
いて、前記チャネル領域を形成する工程と、前記チャネ
ル領域上面に酸化シリコン（ＳｉＯ2 ）膜を成膜する工
程と、前記酸化シリコン（ＳｉＯ2 ）膜にボロン（Ｂ）
及びリン（Ｐ）の混合イオン、もしくはリン（Ｐ）イオ
ンをドーピングする工程とを実施するものである。According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor device, wherein a gate electrode is formed above a channel region on a insulating substrate via a gate insulating film. Forming a silicon oxide (SiO 2 ) film on the upper surface of the channel region; and forming boron (B) on the silicon oxide (SiO 2 ) film.
And doping a mixed ion of phosphorus (P) or phosphorus (P) ions.
【０００８】又本発明は上記課題を解決するため、絶縁
基板上にてゲート絶縁膜を介しチャネル領域上方にゲー
ト電極を形成する薄膜トランジスタ装置の製造方法にお
いて、前記チャネル領域を形成する工程と、前記チャネ
ル領域上面にボロン（Ｂ）及びリン（Ｐ）の混合イオ
ン、もしくはリン（Ｐ）イオンを含有する酸化シリコン
（ＳｉＯ2 ）膜を成膜する工程と、前記酸化シリコン
（ＳｉＯ2 ）膜上にゲート電極を形成する工程とを実施
するものである。According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor device, wherein a gate electrode is formed above a channel region on a insulating substrate via a gate insulating film. Forming a mixed ion of boron (B) and phosphorus (P) or a silicon oxide (SiO 2 ) film containing phosphorus (P) ion on the upper surface of the channel region; and forming a silicon oxide (SiO 2 ) film on the silicon oxide (SiO 2 ) film. And a step of forming a gate electrode.
【０００９】又本発明は上記課題を解決するため、絶縁
基板上にてゲート絶縁膜を介しゲート電極上方にチャネ
ル領域を形成する薄膜トランジスタ装置の製造方法にお
いて、前記ゲート電極を形成する工程と、前記ゲート電
極上面にボロン（Ｂ）及びリン（Ｐ）の混合イオン、も
しくはリン（Ｐ）イオンを含有する酸化シリコン（Ｓｉ
Ｏ2 ）膜を成膜する工程と、前記酸化シリコン（Ｓｉ）
膜上にチャネル領域を形成する工程とを実施するもので
ある。According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor device, wherein a channel region is formed above a gate electrode via a gate insulating film on an insulating substrate. A mixed ion of boron (B) and phosphorus (P) or a silicon oxide (Si) containing phosphorus (P) ion is formed on the upper surface of the gate electrode.
Forming an O 2 ) film, and the silicon oxide (Si)
Forming a channel region on the film.
【００１０】そして本発明は上記構成により、ゲート絶
縁膜として、ボロン（Ｂ）及びリン（Ｐ）の混合イオ
ン、もしくはリン（Ｐ）イオンを含有する酸化シリコン
（ＳｉＯ2 ）膜を用いる事により、ＴＦＴの製造過程で
酸化シリコン（ＳｉＯ2 ）膜に不純物が混入しても、可
動イオンと成らず、ＴＦＴ特性を劣化させる事無く、信
頼性の高いＴＦＴを得られ、大画面、高密度、高精細の
液晶表示装置の駆動素子への適用を可能とするものであ
る。According to the present invention, a silicon oxide (SiO 2 ) film containing mixed ions of boron (B) and phosphorus (P) or phosphorus (P) ions is used as a gate insulating film. Even if impurities are mixed into the silicon oxide (SiO 2 ) film during the manufacturing process of the TFT, it does not become a mobile ion and a highly reliable TFT can be obtained without deteriorating the TFT characteristics. This enables application to a driving element of a fine liquid crystal display device.
【００１１】[0011]
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１乃至図３を参照して説明する。図１はｐ−ＳｉＴ
ＦＴ１０の製造工程を示し、図１（ａ）に示す様にガラ
ス基板１１上にチッ化シリコン（SiNx）膜１２ａ、酸化
シリコン（ＳｉＯ2 ）膜１２ｂを順次積層成膜し、２０
００オングストローム厚のバリア層１２を形成した後、
非晶質シリコン（以下ａ−Ｓｉと略称する。）膜を成膜
し、レーザアニーリングによりａ−Ｓｉ膜を結晶化し、
ｐ−Ｓｉ膜１４とした後、パターニング形成する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. Figure 1 shows p-SiT
The manufacturing process of the FT 10 is shown. As shown in FIG. 1A, a silicon nitride (SiNx) film 12a and a silicon oxide (SiO 2 ) film 12b are sequentially laminated on a glass substrate 11, and
After forming the barrier layer 12 having a thickness of 00 Å,
An amorphous silicon (hereinafter abbreviated as a-Si) film is formed, and the a-Si film is crystallized by laser annealing.
After forming the p-Si film 14, patterning is performed.
【００１２】次いで図１（ｂ）に示す様に、常圧Ｃｈｅ
ｍｉｃａｌ−Ｖａｐｏｒ−Ｄｅｐｏｓｉｔｉｏｎ（以下
ＣＶＤと略称する。）法により酸化シリコン（Ｓｉ
Ｏ2 ）膜を成膜し、イオンドーピング装置によりホスフ
ィンガス（ＰＨ3 ）を用いて、酸化シリコン（Ｓｉ
Ｏ2 ）膜表面から２００オングストロームの地点に投影
飛程（Ｒｐ）が来るようにして、加速電圧３０ｋｅＶ、
ドーズ量５Ｅ＋１５cm-2にてリン（Ｐ）イオンをドーピ
ングし、図２に示すリン（Ｐ）濃度分布を有する、酸化
シリコン（ＳｉＯ2 ）膜からなるゲート絶縁膜１６を形
成する。Next, as shown in FIG.
Silicon oxide (Si) is formed by a physical-vapor-deposition (hereinafter abbreviated as CVD) method.
O 2 ) film is formed, and silicon oxide (Si) is formed by using an ion doping apparatus using phosphine gas (PH 3).
O 2 ) The projection range (Rp) comes to a point of 200 angstroms from the film surface, the acceleration voltage is 30 keV,
A gate insulating film 16 made of a silicon oxide (SiO 2 ) film having a phosphorus (P) concentration distribution shown in FIG. 2 is formed by doping phosphorus (P) ions at a dose of 5E + 15 cm −2.
【００１３】これによりゲート絶縁膜１６のｐ−Ｓｉ膜
１４側の低イオン濃度部１６ａは、リン（Ｐ）の濃度分
布が１Ｅ＋１７atoms ／cc以下とされる一方、ゲート絶
縁膜１６のゲート電極１７が形成される表面側の高イオ
ン濃度部１６ｂは、リン（Ｐ）の濃度分布が１Ｅ＋１８
atoms ／cc以上とされている。As a result, the low ion concentration portion 16a of the gate insulating film 16 on the p-Si film 14 side has a phosphorus (P) concentration distribution of 1E + 17 atoms / cc or less while the gate electrode 17 of the gate insulating film 16 has The high ion concentration portion 16b on the surface side to be formed has a phosphorus (P) concentration distribution of 1E + 18.
atoms / cc or more.
【００１４】次に、ゲート絶縁膜１６上にモリブデンタ
ングステン（ＭｏＷ）膜を２０００オングストローム成
膜し、更にパターニングして図１（ｃ）に示す様にゲー
ト電極１７を形成する。この後、図１（ｄ）に示す様に
ゲート電極１７をマスクにしてホスフィンガス（ＰＨ3
）を用い、パターニングされたｐ−Ｓｉ膜１４にリン
（Ｐ）イオンをドーピングし、チャネル領域１８を挟み
ｐ−Ｓｉ膜１４両側に不純物高濃度領域２０ａ、２０ｂ
を形成する。更に常圧ＣＶＤ法により、層間絶縁膜２１
を成膜した後、コンタクトホールを形成し、図１（ｅ）
に示す様にアルミニウム（Al）成膜後、エッチングによ
り信号線２２、２３をパターン形成して、ｐ−ＳｉＴＦ
Ｔ１０を製造する。Next, a molybdenum tungsten (MoW) film is formed on the gate insulating film 16 in a thickness of 2000 angstroms, and is further patterned to form a gate electrode 17 as shown in FIG. 1C. Thereafter, as shown in FIG. 1D, a phosphine gas (PH3
), The patterned p-Si film 14 is doped with phosphorus (P) ions, and high impurity concentration regions 20 a and 20 b are formed on both sides of the p-Si film 14 with the channel region 18 interposed therebetween.
To form Further, the interlayer insulating film 21 is formed by a normal pressure CVD method.
Is formed, a contact hole is formed, and FIG.
After aluminum (Al) film formation, signal lines 22 and 23 are patterned to form p-SiTF
T10 is manufactured.
【００１５】このようにして成るｐ−ＳｉＴＦＴ１０の
ゲート絶縁膜１６にあっては、酸化シリコン（Ｓｉ）に
含有されるリン（Ｐ）イオンが酸化シリコン（Ｓｉ
Ｏ2 ）の網目構造に入り、リン（Ｐ）と酸素（Ｏ）との
親和力差から、負に帯電した酸素（Ｏ）原始がクーロン
相互作用でナトリウム（N a ＋）イオンをトラップす
る。これにより製造過程においてゲート絶縁膜１６に入
ったナトリウム（Na）イオンは、可動イオンの動作をし
なくなり、チャネル領域１８への影響が低減される。In the thus formed gate insulating film 16 of the p-Si TFT 10, phosphorus (P) ions contained in silicon oxide (Si) are converted to silicon oxide (Si).
Enters the network structure of the O 2), from affinity difference of phosphorus (P) and oxygen (O), negatively charged oxygen (O) source to trap sodium (N a +) ion with Coulomb interaction. Thus, sodium (Na) ions entering the gate insulating film 16 during the manufacturing process do not operate as mobile ions, and the influence on the channel region 18 is reduced.
【００１６】尚、本実施の形態にて製造されたｐ−Ｓｉ
ＴＦＴ１０にてその電流−電圧特性を測定したところ、
ノンドープの酸化シリコン（ＳｉＯ2 ）膜をゲート絶縁
膜とする従来のＴＦＴにあっては、図６に示す様に実線
（イ）に示す初期特性に対し、ゲート絶縁膜中の可動イ
オンにより特性が著しく劣化されて点線（ロ）に示す様
に低減されたの比し、本実施の形態におけるｐ−ＳｉＴ
ＦＴ１０にあっては、図３に示す様に（イ）に示す初期
特性に対し、ゲート絶縁膜中に可動イオンを生じない事
から、（ロ）に示す様に特性の劣化改善された。The p-Si manufactured in the present embodiment is
When the current-voltage characteristics of the TFT 10 were measured,
In a conventional TFT using a non-doped silicon oxide (SiO 2 ) film as a gate insulating film, as compared with the initial characteristics shown by the solid line (a) as shown in FIG. The p-SiT according to the present embodiment is significantly deteriorated and reduced as shown by the dotted line (b).
In the FT 10, as compared with the initial characteristics shown in FIG. 3A, no deterioration of the characteristics was obtained as shown in FIG.
【００１７】この様に構成すれば、ｐ−ＳｉＴＦＴ１０
の製造過程において、ゲート絶縁膜１６にナトリウム
（Na）イオンが混入しても、ゲート絶縁膜１６が、リン
（Ｐ）イオンをドーピングして成る酸化シリコン（Ｓｉ
Ｏ2 ）膜から形成される事から、ゲート絶縁膜１６中で
ナトリウム（Na＋）イオンはトラップされ、可動イオン
の動作をしなく成り、ｐ−ＳｉＴＦＴ１０の特性の劣化
を防止出来、不純物の混入にかかわらず、良好な特性を
有するｐ−ＳｉＴＦＴ１０を得られ、大画面、高密度、
高精細の液晶表示装置の駆動素子への適用を可能とする
ものである。With this configuration, the p-Si TFT 10
In the manufacturing process, even if sodium (Na) ions are mixed in the gate insulating film 16, the gate insulating film 16 is formed by silicon oxide (Si) formed by doping phosphorus (P) ions.
Since it is formed from the O 2 ) film, sodium (Na +) ions are trapped in the gate insulating film 16 and the operation of the mobile ions is stopped, so that deterioration of the characteristics of the p-Si TFT 10 can be prevented, and contamination of impurities can be prevented. Regardless, a p-Si TFT 10 having good characteristics can be obtained, and a large screen, high density,
This enables application to a driving element of a high-definition liquid crystal display device.
【００１８】尚、リン（Ｐ）やボロン（Ｂ）を大量に含
有した酸化シリコン（ＳｉＯ2 ）膜は、膜中に準位を形
成するため、絶縁性を劣化させると共に、トラップ電荷
によるしきい値電圧の変化を生じてしまうが、ゲート絶
縁膜１６中に低イオン濃度部１６ａを設ける事により、
絶縁性の劣化を低減する一方、ゲート電極１７側を高イ
オン濃度部１６ｂとし、チャネル領域１８側を低イオン
濃度部１６ａとすることにより、ゲート絶縁膜１６中の
リン（Ｐ）イオンがチャネル領域１８に影響し、しきい
値電圧に影響を及ぼすのを低減出来る。Incidentally, a silicon oxide (SiO 2 ) film containing a large amount of phosphorus (P) or boron (B) forms a level in the film, so that the insulating property is deteriorated and a threshold due to trapped charges is generated. The value voltage changes, but by providing the low ion concentration portion 16a in the gate insulating film 16,
While reducing the deterioration of the insulating property, the gate electrode 17 side is set to the high ion concentration portion 16b and the channel region 18 side is set to the low ion concentration portion 16a, so that the phosphorus (P) ions in the gate insulating film 16 can be reduced in the channel region. 18 and the effect on the threshold voltage can be reduced.
【００１９】次に本発明を図４に示す第２の実施の形態
を参照して説明する。尚本実施の形態は、第１の実施の
形態における、ゲート絶縁膜の構造及びその製造方法が
異なるものの、他は第１の実施の形態と同一である事か
ら第１の実施の形態と同一部分４（ａ）に示す様にガラ
ス基板１１上にチッ化シリコン（SiNx）膜１２ａ、酸化
シリコン（ＳｉＯ2 ）膜１２ｂからなる２０００オング
ストローム厚のバリア層１２を形成し、ｐ−Ｓｉ膜１４
をパターン形成する。Next, the present invention will be described with reference to a second embodiment shown in FIG. This embodiment is the same as the first embodiment except that the structure of the gate insulating film and the manufacturing method thereof are different from the first embodiment, but the other is the same as the first embodiment. As shown in part 4 (a), a 2000 Å thick barrier layer 12 composed of a silicon nitride (SiNx) film 12a and a silicon oxide (SiO 2 ) film 12b is formed on a glass substrate 11, and a p-Si film 14 is formed.
Is patterned.
【００２０】次いで図４（ｂ）に示す様に、常圧ＣＶＤ
法によりノンドープト酸化シリコン（ＳｉＯ2 ）膜を５
００オングストローム厚に成膜し、大気に晒す事無く連
続して常圧ＣＶＤ法により濃度１Ｅ＋２１atoms ／ccの
リン（Ｐ）ドープト酸化シリコン（ＳｉＯ2 ）膜を１０
００オングストローム厚に成膜し、ノンドープト部３０
ａ及びドープト部３０ｂから成るゲート絶縁膜３０を形
成する。Next, as shown in FIG.
Non-doped silicon oxide (SiO 2 ) film
A film is formed to a thickness of 00 angstroms, and a phosphorus (P) -doped silicon oxide (SiO 2 ) film having a concentration of 1E + 21 atoms / cc is continuously formed by a normal pressure CVD method without exposure to the air.
And a non-doped portion 30
A gate insulating film 30 including a and the doped portion 30b is formed.
【００２１】次に、図４（ｃ）に示す様に、ゲート絶縁
膜３０上にモリブデンタングステン（ＭｏＷ）からなる
厚さ２０００オングストロームのゲート電極１７を形成
し、図４（ｄ）に示す様にゲート電極１７をマスクにし
てｐ−Ｓｉ膜１４にリン（Ｐ）イオンをドーピングし、
チャネル領域１８を挟み不純物高濃度領域２０ａ、２０
ｂを形成する。更に図４（ｅ）に示す様に常圧ＣＶＤ法
により、層間絶縁膜２１を成膜した後信号線２２、２３
をパターン形成して、ｐ−ＳｉＴＦＴ３１を製造する。Next, as shown in FIG. 4 (c), a 2000 angstrom thick gate electrode 17 made of molybdenum tungsten (MoW) is formed on the gate insulating film 30, and as shown in FIG. 4 (d). Using the gate electrode 17 as a mask, the p-Si film 14 is doped with phosphorus (P) ions,
High impurity concentration regions 20a, 20
b is formed. Further, as shown in FIG. 4E, after an interlayer insulating film 21 is formed by a normal pressure CVD method, the signal lines 22 and 23 are formed.
To form a p-Si TFT 31.
【００２２】この様に構成すれば、第１の実施の形態と
同様、ｐ−ＳｉＴＦＴ３１の製造過程において、ゲート
絶縁膜３０にナトリウム（Na）イオンが混入しても、ゲ
ート絶縁膜３０のドープト部３０ｂにてナトリウム（Na
＋）イオンがトラップされ、可動イオンの動作をしなく
成ることから、ｐ−ＳｉＴＦＴ３１の特性の劣化を防止
出来、不純物の混入にかかわらず、良好な特性を有する
ｐ−ＳｉＴＦＴ３１を得られ、大画面、高密度、高精細
の液晶表示装置の駆動素子への適用を可能とするもので
ある。With this configuration, as in the first embodiment, even if sodium (Na) ions are mixed into the gate insulating film 30 in the manufacturing process of the p-Si TFT 31, the doped portion of the gate insulating film 30 is Sodium at 30b (Na
+) Since the ions are trapped and the mobile ions do not operate, deterioration of the characteristics of the p-Si TFT 31 can be prevented, and the p-Si TFT 31 having good characteristics can be obtained irrespective of the contamination of impurities. Thus, the present invention can be applied to a driving element of a high-density, high-definition liquid crystal display device.
【００２３】また、ゲート絶縁膜３０中にノンドープト
部３０ａを設ける事により、ゲート絶縁膜３０の絶縁性
の劣化を防止する一方、ゲート電極１７側をドープト部
３０ｂとし、チャネル領域１８側をノンドープト部３０
ａとしていることから、ゲート絶縁膜３０中のリン
（Ｐ）イオンがチャネル領域１８における影響が小さ
く、しきい値電圧への影響を低減出来る。By providing a non-doped portion 30a in the gate insulating film 30, deterioration of the insulating property of the gate insulating film 30 is prevented, while the gate electrode 17 side is a doped portion 30b and the channel region 18 side is a non-doped portion. 30
Since it is set to a, the influence of phosphorus (P) ions in the gate insulating film 30 on the channel region 18 is small, and the influence on the threshold voltage can be reduced.
【００２４】尚本発明は上記実施の形態に限られるもの
でなく、その趣旨を変えない範囲での変更は可能であっ
て、例えば、酸化シリコン（ＳｉＯ2 ）膜中に含有され
る物質はリン（Ｐ）イオンに限定されず、ボロン（Ｂ）
等あるいはその混合であっても良いし、酸化シリコン
（ＳｉＯ2 ）中に含有される物質の含有濃度も任意であ
るが、ナトリウム（Na）イオン等の不純物をより確実に
トラップするには含有物質の含有濃度が１Ｅ＋１８atom
s ／cc以上である事が好ましい。又ゲート絶縁膜の厚さ
等も任意である。The present invention is not limited to the above embodiment, but can be modified without departing from the spirit of the invention. For example, the substance contained in the silicon oxide (SiO 2 ) film is phosphorous. (P) Not limited to ions, boron (B)
Or a mixture thereof, and the concentration of a substance contained in silicon oxide (SiO 2 ) is also arbitrary. However, in order to trap impurities such as sodium (Na) ions more reliably, the contained substance Concentration of 1E + 18atom
It is preferably at least s / cc. Further, the thickness of the gate insulating film and the like are also arbitrary.
【００２５】更にＴＦＴの構造もトップゲート型に限定
されず、ゲート絶縁膜を介しゲート電極上方にチャネル
領域を設けるものであってもよく、第１及び第２の実施
の形態において、ガラス基板に成膜されるバリア層上に
ゲート電極を形成した後ゲート絶縁膜を成膜し、その上
にチャネル領域を形成する等しても良い。また、酸化シ
リコン（ＳｉＯ2 ）膜にボロン（Ｂ）及びリン（Ｐ）の
混合イオン、もしくはリン（Ｐ）イオンをドーピングす
る際の使用ガスも限定されず、ジボラン（Ｂ2Ｈ6 ）等
を用いる等してもよい。Further, the structure of the TFT is not limited to the top gate type, and a channel region may be provided above the gate electrode with a gate insulating film interposed therebetween. In the first and second embodiments, the TFT is formed on a glass substrate. After forming a gate electrode on a barrier layer to be formed, a gate insulating film may be formed, and a channel region may be formed thereon. Further, the gas used for doping the silicon oxide (SiO 2 ) film with a mixed ion of boron (B) and phosphorus (P) or phosphorus (P) ion is not limited, and diborane (B 2 H 6) or the like may be used. You may.
【００２６】[0026]
【発明の効果】以上説明したように本発明によれば、チ
ャネル領域及びゲート電極間のゲート絶縁膜として、ボ
ロン（Ｂ）及びリン（Ｐ）の混合イオン、もしくはリン
（Ｐ）イオンが含有される酸化シリコン（ＳｉＯ2 ）膜
を用いる事により、ＴＦＴの製造過程にて不純物が混入
されても不純物は、ゲート絶縁膜内でトラップされ、可
動イオンの動作をしなく成ることから、従来の様に可動
イオンによりＴＦＴの特性が損なわれる事が無く、信頼
性の高いＴＦＴを得られ、大画面、高密度、高精細の液
晶表示装置の駆動素子への適用を図れ、大型、高精細な
アクティブマトリクス型の液晶表示装置の実現が可能と
なる。As described above, according to the present invention, a mixed ion of boron (B) and phosphorus (P) or phosphorus (P) ion is contained in a gate insulating film between a channel region and a gate electrode. When a silicon oxide (SiO 2 ) film is used, even if impurities are mixed in the manufacturing process of the TFT, the impurities are trapped in the gate insulating film and the mobile ions do not operate. The characteristics of the TFT are not impaired by the mobile ions, and a highly reliable TFT can be obtained. It can be applied to the driving element of a large-screen, high-density, high-definition liquid crystal display device, and a large, high-definition active A matrix type liquid crystal display device can be realized.
【図１】本発明の第１の実施の形態のｐ−ＳｉＴＦＴの
製造工程を示す概略説明図であり、（ａ）はそのガラス
基板上にバリア層、ｐ−Ｓｉ膜を形成した状態を示す説
明図で有り、（ｂ）は、ｐ−Ｓｉ膜上にゲート絶縁膜を
形成した状態を示す説明図であり、（ｃ）はゲート電極
を形成した状態を示す説明図で有り、（ｄ）は、チャネ
ル領域両側に不純物高濃度領域を形成する状態を示す説
明図であり、（ｅ）は、ガラス基板上にｐ−ＳｉＴＦＴ
を形成した状態を示す説明図である。FIG. 1 is a schematic explanatory view showing a manufacturing process of a p-Si TFT according to a first embodiment of the present invention. FIG. 1 (a) shows a state in which a barrier layer and a p-Si film are formed on a glass substrate thereof. It is an explanatory view, (b) is an explanatory view showing a state where a gate insulating film is formed on a p-Si film, (c) is an explanatory view showing a state where a gate electrode is formed, and (d) is an explanatory view. FIG. 4 is an explanatory view showing a state in which a high impurity concentration region is formed on both sides of a channel region. FIG. 4 (e) shows a p-Si TFT on a glass substrate.
FIG. 4 is an explanatory view showing a state in which is formed.
【図２】本発明の第１の実施の形態のゲート絶縁膜のリ
ン（Ｐ）濃度分布を示すグラフである。FIG. 2 is a graph showing a phosphorus (P) concentration distribution of a gate insulating film according to the first embodiment of the present invention.
【図３】本発明の第１の実施の形態のｐ−ＳｉＴＦＴの
電流−電圧特性の劣化を示すグラフである。FIG. 3 is a graph showing deterioration of current-voltage characteristics of the p-Si TFT according to the first embodiment of the present invention.
【図４】本発明の第２の実施の形態のｐ−ＳｉＴＦＴの
製造工程を示す概略説明図であり、（ａ）はそのガラス
基板上にバリア層、ｐ−Ｓｉ膜を形成した状態を示す説
明図で有り、（ｂ）は、ｐ−Ｓｉ膜上にゲート絶縁膜を
形成した状態を示す説明図であり、（ｃ）はゲート電極
を形成した状態を示す説明図で有り、（ｄ）は、チャネ
ル領域両側に不純物高濃度領域を形成する状態を示す説
明図であり、（ｅ）は、ガラス基板上にｐ−ＳｉＴＦＴ
を形成した状態を示す説明図である。FIG. 4 is a schematic explanatory view showing a manufacturing process of a p-Si TFT according to a second embodiment of the present invention, and (a) shows a state in which a barrier layer and a p-Si film are formed on the glass substrate. It is an explanatory view, (b) is an explanatory view showing a state where a gate insulating film is formed on a p-Si film, (c) is an explanatory view showing a state where a gate electrode is formed, and (d) is an explanatory view. FIG. 4 is an explanatory view showing a state in which a high impurity concentration region is formed on both sides of a channel region. FIG. 4 (e) shows a p-Si TFT on a glass substrate.
FIG. 4 is an explanatory view showing a state in which is formed.
【図５】従来のｐ−ＳｉＴＦＴを示す説明図で有る。FIG. 5 is an explanatory view showing a conventional p-Si TFT.
【図６】従来のＴＦＴの電流−電圧特性の劣化を示すグ
ラフである。FIG. 6 is a graph showing deterioration of current-voltage characteristics of a conventional TFT.
１０…ｐ−ＳｉＴＦＴ １１…ガラス基板 １２…バリア層 １４…ｐ−Ｓｉ膜 １６…ゲート絶縁膜 １６ａ…低イオン濃度部 １６ｂ…高イオン濃度部 １７…ゲート電極 １８…チャネル領域 DESCRIPTION OF SYMBOLS 10 ... p-SiTFT 11 ... glass substrate 12 ... barrier layer 14 ... p-Si film 16 ... gate insulating film 16a ... low ion concentration part 16b ... high ion concentration part 17 ... gate electrode 18 ... channel region
Claims (7)
るチャネル領域及びゲート電極の間にゲート絶縁膜を介
して成る薄膜トランジスタ装置において、前記ゲート絶
縁膜が、ボロン（Ｂ）及びリン（Ｐ）の混合イオン、も
しくはリン（Ｐ）イオンを含有する酸化シリコン（Ｓｉ
Ｏ2 ）膜から成る事を特徴とする薄膜トランジスタ装
置。1. A thin film transistor device having a gate insulating film interposed between a channel region and a gate electrode formed of a semiconductor material and formed on an insulating substrate, wherein the gate insulating film is formed of boron (B) and phosphorus (P). Silicon oxide (Si) containing mixed ions or phosphorus (P) ions
O 2 ) film.
る、ボロン（Ｂ）及びリン（Ｐ）の混合イオン、もしく
はリン（Ｐ）イオンの濃度分布の少なくとも一部が１Ｅ
＋１８atoms ／cc以上である事を特徴とする請求項１に
記載の薄膜トランジスタ装置。2. A concentration distribution of a mixed ion of boron (B) and phosphorus (P) or a concentration of phosphorus (P) ion contained in a silicon oxide (SiO 2 ) film is at least 1E.
2. The thin film transistor device according to claim 1, wherein the value is not less than +18 atoms / cc.
ボロン（Ｂ）及びリン（Ｐ）の混合イオン、もしくはリ
ン（Ｐ）イオンの濃度分布が酸化シリコン（ＳｉＯ2 ）
膜の厚さ方向に異なり、前記濃度分布が、チャネル領域
側に比し、絶縁基板側の方が濃い事を特徴とする請求項
１又は請求項２のいずれかに記載の薄膜トランジスタ装
置。3. The concentration distribution of a mixed ion of boron (B) and phosphorus (P) contained in a silicon oxide (SiO 2 ) film or a concentration of phosphorus (P) ion is silicon oxide (SiO 2 ).
The thin film transistor device according to claim 1, wherein the concentration distribution is different in a thickness direction of the film, and the concentration distribution is higher on the insulating substrate side than on the channel region side.
る、ボロン（Ｂ）及びリン（Ｐ）の混合イオン、もしく
はリン（Ｐ）イオンの濃度分布がチャネル領域側では１
Ｅ＋１７atoms ／cc以下であり、絶縁基板側では１Ｅ＋
１８atoms ／cc以上である事を特徴とする請求項３に記
載の薄膜トランジスタ装置。4. A concentration distribution of mixed ions of boron (B) and phosphorus (P) or phosphorus (P) ions contained in a silicon oxide (SiO 2 ) film is 1 on the channel region side.
E + 17 atoms / cc or less, and 1E +
4. The thin film transistor device according to claim 3, wherein the speed is 18 atoms / cc or more.
ネル領域上方にゲート電極を形成する薄膜トランジスタ
装置の製造方法において、 前記チャネル領域を形成する工程と、前記チャネル領域
上面に酸化シリコン（ＳｉＯ2 ）膜を成膜する工程と、
前記酸化シリコン（ＳｉＯ2 ）膜にボロン（Ｂ）及びリ
ン（Ｐ）の混合イオン、もしくはリン（Ｐ）イオンをド
ーピングする工程とを実施する事を特徴とする薄膜トラ
ンジスタ装置の製造方法。5. A method of manufacturing a thin film transistor device, wherein a gate electrode is formed above a channel region on a insulating substrate with a gate insulating film interposed therebetween, the method comprising: forming the channel region; and forming silicon oxide (SiO 2) on the upper surface of the channel region. A) forming a film;
Doping a mixed ion of boron (B) and phosphorus (P) or phosphorus (P) ions into the silicon oxide (SiO 2 ) film.
ネル領域上方にゲート電極を形成する薄膜トランジスタ
装置の製造方法において、 前記チャネル領域を形成する工程と、前記チャネル領域
上面にボロン（Ｂ）及びリン（Ｐ）の混合イオン、もし
くはリン（Ｐ）イオンを含有する酸化シリコン（ＳｉＯ
2 ）膜を成膜する工程と、前記酸化シリコン（Ｓｉ
Ｏ2 ）膜上にゲート電極を形成する工程とを実施する事
を特徴とする薄膜トランジスタ装置の製造方法。6. A method of manufacturing a thin film transistor device, wherein a gate electrode is formed above a channel region on a insulating substrate with a gate insulating film interposed therebetween, wherein: a step of forming the channel region; Silicon oxide (SiO 2) containing phosphorus (P) mixed ions or phosphorus (P) ions
2 ) a step of forming a film;
O 2 ) forming a gate electrode on the film.
ト電極上方にチャネル領域を形成する薄膜トランジスタ
装置の製造方法において、 前記ゲート電極を形成する工程と、前記ゲート電極上面
にボロン（Ｂ）及びリン（Ｐ）の混合イオン、もしくは
リン（Ｐ）イオンを含有する酸化シリコン（ＳｉＯ2 ）
膜を成膜する工程と、前記酸化シリコン（ＳｉＯ2 ）膜
上にチャネル領域を形成する工程とを実施する事を特徴
とする薄膜トランジスタ装置の製造方法。7. A method of manufacturing a thin film transistor device in which a channel region is formed above a gate electrode via a gate insulating film on an insulating substrate, wherein: a step of forming the gate electrode; Silicon oxide (SiO 2 ) containing phosphorus (P) mixed ions or phosphorus (P) ions
A method for manufacturing a thin film transistor device, comprising: performing a step of forming a film and a step of forming a channel region on the silicon oxide (SiO 2 ) film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9065888A JPH10261801A (en) | 1997-03-19 | 1997-03-19 | Thin film transistor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9065888A JPH10261801A (en) | 1997-03-19 | 1997-03-19 | Thin film transistor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10261801A true JPH10261801A (en) | 1998-09-29 |
Family
ID=13299972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9065888A Pending JPH10261801A (en) | 1997-03-19 | 1997-03-19 | Thin film transistor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10261801A (en) |
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