JPH10256466A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH10256466A JPH10256466A JP7912497A JP7912497A JPH10256466A JP H10256466 A JPH10256466 A JP H10256466A JP 7912497 A JP7912497 A JP 7912497A JP 7912497 A JP7912497 A JP 7912497A JP H10256466 A JPH10256466 A JP H10256466A
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- JP
- Japan
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- chip
- capacitor
- package
- integrated circuit
- arranging
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 ＬＯＣ構造をもつ半導体集積回路パッケージ
において電源リード間、バスバー間にチップコンデンサ
を配置してパッケージに内にとりこむこと。 【解決手段】 あらかじめバスバー１５間にチップコン
デンサ２１を置き、端子とバスバー間をワイヤボンディ
ングを行って接続し、ワイヤボンド後、通常のトランス
ファモールドを行って組み立てた。外部にバイパスコン
デンサを使用せずにＳＩＭＭ基板に実装して動作させる
ことができた。
において電源リード間、バスバー間にチップコンデンサ
を配置してパッケージに内にとりこむこと。 【解決手段】 あらかじめバスバー１５間にチップコン
デンサ２１を置き、端子とバスバー間をワイヤボンディ
ングを行って接続し、ワイヤボンド後、通常のトランス
ファモールドを行って組み立てた。外部にバイパスコン
デンサを使用せずにＳＩＭＭ基板に実装して動作させる
ことができた。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
するものである。
するものである。
【０００２】
【従来の技術】従来技術としては特公平３−１２７８１
号公報に示す、ＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）構
造の半導体装置がある。図３に示すように記憶用半導体
集積回路パッケージに占める半導体集積回路チップ１１
（以後チップ１１）割合の増加によりリードフレーム上
にチップ１１が位置する構造からチップ上にリードを配
置するＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）構造が適用
されてきた。また、図３では、電源部分を共通化し、チ
ップ１１に対して低インピーダンス化して高速化を図っ
たバスバーリード１５を備えるようになっている。チッ
プ１１とリード１４の接合はポリイミドテープ１２等の
樹脂を用いて熱を加えることによりチップ１１表面にダ
メージを加えない様に行い、チップ上１１に配置される
電極パッド１６はワイヤボンド可能な様にリードや接合
用樹脂との干渉を防ぐためにその隙間に配置されるが、
チップの中央部にバスバー１５に並行に一列に配列して
バスバー１５を越えるようにボンディングワイヤ１３の
ボンディングを行う構成が一般的である。
号公報に示す、ＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）構
造の半導体装置がある。図３に示すように記憶用半導体
集積回路パッケージに占める半導体集積回路チップ１１
（以後チップ１１）割合の増加によりリードフレーム上
にチップ１１が位置する構造からチップ上にリードを配
置するＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）構造が適用
されてきた。また、図３では、電源部分を共通化し、チ
ップ１１に対して低インピーダンス化して高速化を図っ
たバスバーリード１５を備えるようになっている。チッ
プ１１とリード１４の接合はポリイミドテープ１２等の
樹脂を用いて熱を加えることによりチップ１１表面にダ
メージを加えない様に行い、チップ上１１に配置される
電極パッド１６はワイヤボンド可能な様にリードや接合
用樹脂との干渉を防ぐためにその隙間に配置されるが、
チップの中央部にバスバー１５に並行に一列に配列して
バスバー１５を越えるようにボンディングワイヤ１３の
ボンディングを行う構成が一般的である。
【０００３】一般にＤＲＡＭ−ＩＣをメモリモジュール
として実装し動作させるためには瞬間的な電力消費を補
償するために電源リードに最短で各ＩＣ毎にバイパスコ
ンデンサを設けているのが現状である。
として実装し動作させるためには瞬間的な電力消費を補
償するために電源リードに最短で各ＩＣ毎にバイパスコ
ンデンサを設けているのが現状である。
【０００４】
【発明が解決しようとする課題】メモリＩＣを動作させ
るために必ず必要となるコンデンサをＩＣの外部に設け
なければならないので、ＳＩＭＭなどのメモリモジュー
ルに高密度にＩＣを実装する上でコンデンサの配置を実
装基板上に行わなければならない。バイパスコンデンサ
をＩＣに少しでも近くかつ実装面積を少しでも少なくす
るようにＳＯＪパッケージのモジュール実装ではＩＣパ
ッケージの下部にチップコンデンサ２１を配置すること
が主流となっている（図４）が、これではモジュールを
より薄く実装するためにＴＳＯＰ形状のＩＣを実装面積
の増加なしには実装することができない。そのため、外
部にかつＩＣ近傍に実装しなければならないコンデンサ
の配置がモジュールの小型化を阻害してきた要因の一つ
であった。
るために必ず必要となるコンデンサをＩＣの外部に設け
なければならないので、ＳＩＭＭなどのメモリモジュー
ルに高密度にＩＣを実装する上でコンデンサの配置を実
装基板上に行わなければならない。バイパスコンデンサ
をＩＣに少しでも近くかつ実装面積を少しでも少なくす
るようにＳＯＪパッケージのモジュール実装ではＩＣパ
ッケージの下部にチップコンデンサ２１を配置すること
が主流となっている（図４）が、これではモジュールを
より薄く実装するためにＴＳＯＰ形状のＩＣを実装面積
の増加なしには実装することができない。そのため、外
部にかつＩＣ近傍に実装しなければならないコンデンサ
の配置がモジュールの小型化を阻害してきた要因の一つ
であった。
【０００５】
【課題を解決するための手段】本発明は、従来技術の課
題を有利に解決するものであって、ＬＯＣ構造をもつ半
導体集積回路パッケージにおいて電源リード間、バスバ
ー間にチップコンデンサを配置してパッケージに内にと
りこむことを特徴とする半導体装置である。
題を有利に解決するものであって、ＬＯＣ構造をもつ半
導体集積回路パッケージにおいて電源リード間、バスバ
ー間にチップコンデンサを配置してパッケージに内にと
りこむことを特徴とする半導体装置である。
【０００６】
【作用】本発明では、あらかじめリードフレームの電源
リード間（バスバー間）にチップコンデンサを配置して
おくことで、外部にバイパスコンデンサを配置しないで
基板実装を行うことが可能となる。
リード間（バスバー間）にチップコンデンサを配置して
おくことで、外部にバイパスコンデンサを配置しないで
基板実装を行うことが可能となる。
【０００７】
【発明の実施の形態】図１は本発明の第１の実施の形態
を示す図であり、ＬＯＣ実装構造を持つメモリデバイス
において、本発明による電源リード間にチップコンデン
サを配置したパッケージを作製した。電源リード間には
幅０．５ｍｍ、長さ１．０ｍｍ、１ｎＦのチップコンデ
ンサを使用したものであり、あらかじめバスバー１５間
にチップコンデンサ２１を置き、端子とバスバー間をワ
イヤボンディングを行って接続し、ワイヤボンド後、通
常のトランスファモールドを行って組み立てた。
を示す図であり、ＬＯＣ実装構造を持つメモリデバイス
において、本発明による電源リード間にチップコンデン
サを配置したパッケージを作製した。電源リード間には
幅０．５ｍｍ、長さ１．０ｍｍ、１ｎＦのチップコンデ
ンサを使用したものであり、あらかじめバスバー１５間
にチップコンデンサ２１を置き、端子とバスバー間をワ
イヤボンディングを行って接続し、ワイヤボンド後、通
常のトランスファモールドを行って組み立てた。
【０００８】外部にバイパスコンデンサを使用せずにＳ
ＩＭＭ基板に実装して動作させることができた。
ＩＭＭ基板に実装して動作させることができた。
【０００９】図２は本発明の第２の実施の形態を示す図
であり、本発明による電源リード間のコンデンサ配置を
従来構造の実装で作製した図である。図２において、チ
ップコンデンサ２１は集積回路チップより大きくとった
リードフレームのアイランド上に配置し、電源インナー
リードよりワイヤボンディングを行って接続した。アイ
ランドにはチップコンデンサ２１を集積回路チップより
のボンディングワイヤと干渉させないためにへこみを設
け、チップコンデンサ２１の端子がアイランドで短絡し
ないようにポリイミドテープで固定した。
であり、本発明による電源リード間のコンデンサ配置を
従来構造の実装で作製した図である。図２において、チ
ップコンデンサ２１は集積回路チップより大きくとった
リードフレームのアイランド上に配置し、電源インナー
リードよりワイヤボンディングを行って接続した。アイ
ランドにはチップコンデンサ２１を集積回路チップより
のボンディングワイヤと干渉させないためにへこみを設
け、チップコンデンサ２１の端子がアイランドで短絡し
ないようにポリイミドテープで固定した。
【００１０】
【発明の効果】本発明により、半導体集積回路パッケー
ジ空間内にチップコンデンサを配置することによって、
従来わずらわしかったパッケージ外部のコンデンサ接続
を省略することができた。
ジ空間内にチップコンデンサを配置することによって、
従来わずらわしかったパッケージ外部のコンデンサ接続
を省略することができた。
【図１】ＬＯＣ構造を説明する図である。
【図２】コンデンサの配置を説明する図である。
【図３】バスバー間にチップコンデンサを説明する図で
ある。
ある。
【図４】アイランド上にチップコンデンサを配置した状
態を説明する図である。
態を説明する図である。
１１ 集積回路チップ １２ ポリイミドテープ １３ ボンディングワイヤ １４ インナーリード １５ バスバー ２１ チップコンデンサ ２２ 集積回路パッケージ ２３ プリント基板
Claims (2)
- 【請求項１】 半導体集積回路パッケージにおいて電源
供給リード間にコンデンサを有することを特徴とする半
導体装置。 - 【請求項２】 上記半導体集積回路パッケージがＬＯＣ
構造で、バスバー間にチップコンデンサを有することを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7912497A JPH10256466A (ja) | 1997-03-14 | 1997-03-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7912497A JPH10256466A (ja) | 1997-03-14 | 1997-03-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256466A true JPH10256466A (ja) | 1998-09-25 |
Family
ID=13681198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7912497A Pending JPH10256466A (ja) | 1997-03-14 | 1997-03-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256466A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201023A (ja) * | 2006-01-24 | 2007-08-09 | Fujitsu Ltd | 半導体装置および半導体装置の製造方法 |
-
1997
- 1997-03-14 JP JP7912497A patent/JPH10256466A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201023A (ja) * | 2006-01-24 | 2007-08-09 | Fujitsu Ltd | 半導体装置および半導体装置の製造方法 |
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