JPH10247149A - マイクロプロセッサ異常時のバックアップ装置 - Google Patents
マイクロプロセッサ異常時のバックアップ装置Info
- Publication number
- JPH10247149A JPH10247149A JP9069072A JP6907297A JPH10247149A JP H10247149 A JPH10247149 A JP H10247149A JP 9069072 A JP9069072 A JP 9069072A JP 6907297 A JP6907297 A JP 6907297A JP H10247149 A JPH10247149 A JP H10247149A
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- Japan
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- signal
- backup
- address
- microprocessor
- selector
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B20/00—Energy efficient lighting technologies, e.g. halogen lamps or gas discharge lamps
- Y02B20/40—Control techniques providing energy savings, e.g. smart controller or presence detection
Landscapes
- Circuit Arrangement For Electric Light Sources In General (AREA)
Abstract
(57)【要約】
【課題】 マイクロプロセッサが異常の場合にも負荷を
制御するデータ信号をより確実に出力可能とする。 【解決手段】 マイクロプロセッサ３の異常時に、バッ
クアップ切替信号１５がアドレスセレクタ５とデータセ
レクタ７及び出力信号セククタ２に入力されると、アド
レスセレクタ５はアドレスカウンタ１３からのアドレス
カウント信号１２がバックアップメモリ９に供給される
ように制御され、データセレクタ７はマイクロプロセッ
サ３からのパラレルデータ信号６がバックアップメモリ
９に供給されないように制御され、出力信号セククタ２
はシフトレジスタ１４からのシリアルデータ信号１６が
入力されるように制御され、アドレスカウンタ１３から
のアドレスカウント信号１２に従ってバックアップメモ
リ９から読み出されたバックアップデータ信号（バック
アップメモリ９に格納されていたバックアップデータ信
号）がボーレートジェネレータ１０のクロック信号１１
によりシフトレジスタ１４を介して出力信号セククタ２
からシリアルバックアップデータ信号として出力され
る。
制御するデータ信号をより確実に出力可能とする。 【解決手段】 マイクロプロセッサ３の異常時に、バッ
クアップ切替信号１５がアドレスセレクタ５とデータセ
レクタ７及び出力信号セククタ２に入力されると、アド
レスセレクタ５はアドレスカウンタ１３からのアドレス
カウント信号１２がバックアップメモリ９に供給される
ように制御され、データセレクタ７はマイクロプロセッ
サ３からのパラレルデータ信号６がバックアップメモリ
９に供給されないように制御され、出力信号セククタ２
はシフトレジスタ１４からのシリアルデータ信号１６が
入力されるように制御され、アドレスカウンタ１３から
のアドレスカウント信号１２に従ってバックアップメモ
リ９から読み出されたバックアップデータ信号（バック
アップメモリ９に格納されていたバックアップデータ信
号）がボーレートジェネレータ１０のクロック信号１１
によりシフトレジスタ１４を介して出力信号セククタ２
からシリアルバックアップデータ信号として出力され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サ異常時のバックアップ装置に関する。
サ異常時のバックアップ装置に関する。
【０００２】
【従来の技術】マイクロプロセッサを含む装置により照
明負荷などを制御する場合、突発的なマイクロプロセッ
サの異常事態の発生に対応し、負荷制御の信頼性を向上
させる手法としてマイクロプロセッサを含む回路ブロッ
クを２系統備えておくことが考えられる。すなわち、２
系統のマイクロプロセッサを含む回路ブロックに全く同
じ動作をさせておき、通常時は負荷を制御するデータ信
号出力を一方のマイクロプロセッサを含む回路ブロック
から供給しておいて、そのマイクロプロセッサに突発的
な異常事態が発生した場合には、負荷を制御するデータ
信号出力を他方のマイクロプロセッサを含む回路ブロッ
クから供給して負荷の制御を続行させるものとなる。
明負荷などを制御する場合、突発的なマイクロプロセッ
サの異常事態の発生に対応し、負荷制御の信頼性を向上
させる手法としてマイクロプロセッサを含む回路ブロッ
クを２系統備えておくことが考えられる。すなわち、２
系統のマイクロプロセッサを含む回路ブロックに全く同
じ動作をさせておき、通常時は負荷を制御するデータ信
号出力を一方のマイクロプロセッサを含む回路ブロック
から供給しておいて、そのマイクロプロセッサに突発的
な異常事態が発生した場合には、負荷を制御するデータ
信号出力を他方のマイクロプロセッサを含む回路ブロッ
クから供給して負荷の制御を続行させるものとなる。
【０００３】
【発明が解決しようとする課題】しかしながら、マイク
ロプロセッサを含む回路ブロックを２系統用意しておく
必要があるため、コスト高となり、そのための設置スペ
ースも必要となってくる。また、２系統のマイクロプロ
セッサを含む回路ブロックに全く同じ動作をさせている
ために、一方のマイクロプロセッサに異常事態が発生し
た場合、他方のマイクロプロセッサにも異常が発生する
可能性が高く、２系統のマイクロプロセッサを含む回路
ブロックが共倒れになる確率が大きいという解決すべき
課題があることに着目されるべきである。本発明はこの
ような解決すべき課題を鑑み、マイクロプロセッサが異
常の場合にも負荷を制御するデータ信号をより確実に出
力可能なマイクロプロセッサ異常時のバックアップ装置
を提供することを目的とする。
ロプロセッサを含む回路ブロックを２系統用意しておく
必要があるため、コスト高となり、そのための設置スペ
ースも必要となってくる。また、２系統のマイクロプロ
セッサを含む回路ブロックに全く同じ動作をさせている
ために、一方のマイクロプロセッサに異常事態が発生し
た場合、他方のマイクロプロセッサにも異常が発生する
可能性が高く、２系統のマイクロプロセッサを含む回路
ブロックが共倒れになる確率が大きいという解決すべき
課題があることに着目されるべきである。本発明はこの
ような解決すべき課題を鑑み、マイクロプロセッサが異
常の場合にも負荷を制御するデータ信号をより確実に出
力可能なマイクロプロセッサ異常時のバックアップ装置
を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明を要約すると、シ
リアルデータ信号を出力信号セククタを介して出力する
マイクロプロセッサと、マイクロプロセッサからのアド
レス信号がアドレスセレクタを介して供給されるととも
に、マイクロプロセッサからのパラレルデータ信号がデ
ータセレクタを介してバックアップデータ信号として格
納されるバックアップメモリと、ボーレートジェネレー
タのクロック信号によりアドレスカウント信号を生成す
るアドレスカウンタと、バックアップメモリと出力信号
セククタの間に介在するシフトレジスタとを備え、マイ
クロプロセッサの異常時に、バックアップ切替信号がア
ドレスセレクタとデータセレクタ及び出力信号セククタ
に入力されると、アドレスセレクタはアドレスカウンタ
からのアドレスカウント信号がバックアップメモリに供
給されるように制御され、データセレクタはマイクロプ
ロセッサからのパラレルデータ信号がバックアップメモ
リに供給されないように制御され、出力信号セククタは
シフトレジスタからのシリアルデータ信号が入力される
ように制御され、アドレスカウンタからのアドレスカウ
ント信号に従ってバックアップメモリから読み出された
バックアップデータ信号がボーレートジェネレータのク
ロック信号によりシフトレジスタを介して出力信号セク
クタからシリアルバックアップデータ信号として出力さ
れるマイクロプロセッサ異常時のバックアップ装置であ
る。また、本発明において、バックアップメモリに格納
されるバックアップデータ信号は前記シリアルバックア
ップデータ信号の順序と同一のアドレス順序でバックア
ップメモリに格納されるマイクロプロセッサ異常時のバ
ックアップ装置が好ましいものである。
リアルデータ信号を出力信号セククタを介して出力する
マイクロプロセッサと、マイクロプロセッサからのアド
レス信号がアドレスセレクタを介して供給されるととも
に、マイクロプロセッサからのパラレルデータ信号がデ
ータセレクタを介してバックアップデータ信号として格
納されるバックアップメモリと、ボーレートジェネレー
タのクロック信号によりアドレスカウント信号を生成す
るアドレスカウンタと、バックアップメモリと出力信号
セククタの間に介在するシフトレジスタとを備え、マイ
クロプロセッサの異常時に、バックアップ切替信号がア
ドレスセレクタとデータセレクタ及び出力信号セククタ
に入力されると、アドレスセレクタはアドレスカウンタ
からのアドレスカウント信号がバックアップメモリに供
給されるように制御され、データセレクタはマイクロプ
ロセッサからのパラレルデータ信号がバックアップメモ
リに供給されないように制御され、出力信号セククタは
シフトレジスタからのシリアルデータ信号が入力される
ように制御され、アドレスカウンタからのアドレスカウ
ント信号に従ってバックアップメモリから読み出された
バックアップデータ信号がボーレートジェネレータのク
ロック信号によりシフトレジスタを介して出力信号セク
クタからシリアルバックアップデータ信号として出力さ
れるマイクロプロセッサ異常時のバックアップ装置であ
る。また、本発明において、バックアップメモリに格納
されるバックアップデータ信号は前記シリアルバックア
ップデータ信号の順序と同一のアドレス順序でバックア
ップメモリに格納されるマイクロプロセッサ異常時のバ
ックアップ装置が好ましいものである。
【０００５】
【発明の実施の形態】次に、本発明の実施形態を説明す
るが、それはあくまで本発明に基づいて採択された例示
的な実施形態であり、本発明をその実施形態のみに特有
な事項に基づいて限定解釈してはならず、本発明の技術
的範囲は、請求項に示した事項あるいはその事項と実質
的に等価である事項に基づいて定めなければならない。
るが、それはあくまで本発明に基づいて採択された例示
的な実施形態であり、本発明をその実施形態のみに特有
な事項に基づいて限定解釈してはならず、本発明の技術
的範囲は、請求項に示した事項あるいはその事項と実質
的に等価である事項に基づいて定めなければならない。
【０００６】図示の実施形態は、負荷を制御するシリア
ルデータ信号１を出力信号セククタ２を介して出力する
マイクロプロセッサ３と、マイクロプロセッサ３からの
アドレス信号４がアドレスセレクタ５を介して供給され
るとともに、マイクロプロセッサ３からのパラレルデー
タ信号６がデータセレクタ７を介してバックアップデー
タ信号８として格納されるバックアップメモリ９と、ボ
ーレートジェネレータ１０のクロック信号１１によりア
ドレスカウント信号１２を生成するアドレスカウンタ１
３と、バックアップメモリ９と出力信号セククタ２の間
に介在するシフトレジスタ１４とを備えている。
ルデータ信号１を出力信号セククタ２を介して出力する
マイクロプロセッサ３と、マイクロプロセッサ３からの
アドレス信号４がアドレスセレクタ５を介して供給され
るとともに、マイクロプロセッサ３からのパラレルデー
タ信号６がデータセレクタ７を介してバックアップデー
タ信号８として格納されるバックアップメモリ９と、ボ
ーレートジェネレータ１０のクロック信号１１によりア
ドレスカウント信号１２を生成するアドレスカウンタ１
３と、バックアップメモリ９と出力信号セククタ２の間
に介在するシフトレジスタ１４とを備えている。
【０００７】そして、マイクロプロセッサ３の異常時
に、バックアップ切替信号１５がアドレスセレクタ５と
データセレクタ７及び出力信号セククタ２に人為的に入
力されると、アドレスセレクタ５はアドレスカウンタ１
３からのアドレスカウント信号１２がバックアップメモ
リ９に供給されるように制御され、データセレクタ７は
マイクロプロセッサ３からのパラレルデータ信号６がバ
ックアップメモリ９に供給されないように制御され、出
力信号セククタ２はシフトレジスタ１４からのシリアル
データ信号１６が入力されるように制御され、アドレス
カウンタ１３からのアドレスカウント信号１２に従って
バックアップメモリ９から読み出されたバックアップデ
ータ信号（バックアップメモリ９に格納されていたバッ
クアップデータ信号）がボーレートジェネレータ１０の
クロック信号１１によりシフトレジスタ１４を介して出
力信号セククタ２からシリアルバックアップデータ信号
として出力される。
に、バックアップ切替信号１５がアドレスセレクタ５と
データセレクタ７及び出力信号セククタ２に人為的に入
力されると、アドレスセレクタ５はアドレスカウンタ１
３からのアドレスカウント信号１２がバックアップメモ
リ９に供給されるように制御され、データセレクタ７は
マイクロプロセッサ３からのパラレルデータ信号６がバ
ックアップメモリ９に供給されないように制御され、出
力信号セククタ２はシフトレジスタ１４からのシリアル
データ信号１６が入力されるように制御され、アドレス
カウンタ１３からのアドレスカウント信号１２に従って
バックアップメモリ９から読み出されたバックアップデ
ータ信号（バックアップメモリ９に格納されていたバッ
クアップデータ信号）がボーレートジェネレータ１０の
クロック信号１１によりシフトレジスタ１４を介して出
力信号セククタ２からシリアルバックアップデータ信号
として出力される。
【０００８】また、バックアップメモリ９に格納される
バックアップデータ信号は前記シリアルバックアップデ
ータ信号の順序と同一のアドレス順序でバックアップメ
モリ９に格納されるのがより好ましい。
バックアップデータ信号は前記シリアルバックアップデ
ータ信号の順序と同一のアドレス順序でバックアップメ
モリ９に格納されるのがより好ましい。
【０００９】なお、出力信号セククタ２からのデータ信
号はドライバ１７を介してＤＭＸ５１２信号インターフ
ェース１８に入力されてアナログ信号に変換され、この
信号により調光ユニット１９を介して照明２０などの負
荷が制御される。
号はドライバ１７を介してＤＭＸ５１２信号インターフ
ェース１８に入力されてアナログ信号に変換され、この
信号により調光ユニット１９を介して照明２０などの負
荷が制御される。
【００１０】さらに詳述すると、図示しない操作器から
照明２０制御用の調光データ信号がマイクロプロセッサ
３に入力される。操作器では通常、数種類の調光データ
信号をパターン化して設定保持でき、その内の少なくと
も一種類の調光データ信号がマイクロプロセッサ３に入
力される。通常動作時におけるシリアルデータ信号１は
マイクロプロセッサ３から標準化されたＤＭＸ５１２信
号として出力信号セククタ２に供給され、照明２０が所
定状態で制御されている。
照明２０制御用の調光データ信号がマイクロプロセッサ
３に入力される。操作器では通常、数種類の調光データ
信号をパターン化して設定保持でき、その内の少なくと
も一種類の調光データ信号がマイクロプロセッサ３に入
力される。通常動作時におけるシリアルデータ信号１は
マイクロプロセッサ３から標準化されたＤＭＸ５１２信
号として出力信号セククタ２に供給され、照明２０が所
定状態で制御されている。
【００１１】図３は、バックアップメモリ９に格納され
るバックアップデータ信号のメモリマップを示し、この
ように図４に示す前述のシリアルバックアップデータ信
号の順序と同一のアドレス順序でバックアップメモリ９
に格納される。
るバックアップデータ信号のメモリマップを示し、この
ように図４に示す前述のシリアルバックアップデータ信
号の順序と同一のアドレス順序でバックアップメモリ９
に格納される。
【００１２】本実施形態によれば、マイクロプロセッサ
３が異常の場合にも負荷を制御するシリアルデータ信号
をより確実に出力可能なものとなる。
３が異常の場合にも負荷を制御するシリアルデータ信号
をより確実に出力可能なものとなる。
【図１】回路ブロック図
【図２】同回路ブロックの後続回路ブロック図
【図３】バックアップメモリのメモリマップ図
【図４】シリアルデータ信号図
１ シリアルデータ信号 ２ 出力信号セククタ ３ マイクロプロセッサ ４ アドレス信号 ５ アドレスセレクタ ６ パラレルデータ信号 ７ データセレクタ ８ バックアップデータ信号 ９ バックアップメモリ １０ ボーレートジェネレータ １１ クロック信号 １２ アドレスカウント信号 １３ アドレスカウンタ １４ シフトレジスタ １５ バックアップ切替信号 １６ シリアルデータ信号
Claims (2)
- 【請求項１】 シリアルデータ信号を出力信号セククタ
を介して出力するマイクロプロセッサと、マイクロプロ
セッサからのアドレス信号がアドレスセレクタを介して
供給されるとともに、マイクロプロセッサからのパラレ
ルデータ信号がデータセレクタを介してバックアップデ
ータ信号として格納されるバックアップメモリと、ボー
レートジェネレータのクロック信号によりアドレスカウ
ント信号を生成するアドレスカウンタと、バックアップ
メモリと出力信号セククタの間に介在するシフトレジス
タとを備え、マイクロプロセッサの異常時に、バックア
ップ切替信号がアドレスセレクタとデータセレクタ及び
出力信号セククタに入力されると、アドレスセレクタは
アドレスカウンタからのアドレスカウント信号がバック
アップメモリに供給されるように制御され、データセレ
クタはマイクロプロセッサからのパラレルデータ信号が
バックアップメモリに供給されないように制御され、出
力信号セククタはシフトレジスタからのシリアルデータ
信号が入力されるように制御され、アドレスカウンタか
らのアドレスカウント信号に従ってバックアップメモリ
から読み出されたバックアップデータ信号がボーレート
ジェネレータのクロック信号によりシフトレジスタを介
して出力信号セククタからシリアルバックアップデータ
信号として出力されるマイクロプロセッサ異常時のバッ
クアップ装置。 - 【請求項２】 請求項１において、バックアップメモリ
に格納されるバックアップデータ信号は前記シリアルバ
ックアップデータ信号の順序と同一のアドレス順序でバ
ックアップメモリに格納されるマイクロプロセッサ異常
時のバックアップ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9069072A JPH10247149A (ja) | 1997-03-03 | 1997-03-03 | マイクロプロセッサ異常時のバックアップ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9069072A JPH10247149A (ja) | 1997-03-03 | 1997-03-03 | マイクロプロセッサ異常時のバックアップ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10247149A true JPH10247149A (ja) | 1998-09-14 |
Family
ID=13392019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9069072A Pending JPH10247149A (ja) | 1997-03-03 | 1997-03-03 | マイクロプロセッサ異常時のバックアップ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10247149A (ja) |
-
1997
- 1997-03-03 JP JP9069072A patent/JPH10247149A/ja active Pending
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