JPH10241553A

JPH10241553A - 冷陰極型電界放出素子及びその製造方法

Info

Publication number: JPH10241553A
Application number: JP4118997A
Authority: JP
Inventors: Toshinao Suzuki; 利尚鈴木; Kunio Suzuki; 国雄鈴木; Osamu Mochizuki; 修望月; Atsuo Hattori; 敦夫服部
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1997-02-25
Filing date: 1997-02-25
Publication date: 1998-09-11

Abstract

(57)【要約】【課題】放出電流の増大を図ると共に、真空封止のた
めの高温プロセスにも電極機能が損なわれることがない
ようにした面電子源を持つ冷陰極型電界放出素子とその
製造方法を提供する。【解決手段】絶縁性基板１１上に下部電極１２が配列
形成され、この下部電極１２が形成され面に絶縁層１２
を介して電子加速層１３が形成され、電子加速層１３上
に上部電極１５が配列形成された冷陰極型電界放出素子
において、上部電極１５の少なくとも下部電極１２と対
向して面電子源となる領域に多数の穴１６を配列形成し
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、平面ディスプレ
イ等に適用される、面電子源を用いた冷陰極型電界放出
素子及びその製造方法に関する。

【０００２】

【従来の技術】近年、液晶ディスプレイに代わる平面デ
ィスプレイとして、冷陰極電子源を二次元マトリクス状
に配列した電子源アレイを用いたＦＥＤ（Field Emissi
on Display）が注目され、各所で研究開発が行われてい
る。冷陰極電子源の方式は、大きく分けて、先端を針の
ように尖らせたスピント（Spindt）方式に代表される点
電子源と、平面から電子を取り出す面電子源との二つが
ある。これらのうち、点電子源は取り出せる電流は大き
いが、雑音に弱く、残留ガスの吸着・脱離等の影響が大
きく、また電子ビームが拡がるために集束手段を必要と
するといった難点がある。一方面電子源は、取り出せる
電流は小さいが、低雑音・高安定の動作が可能で、電子
ビームが拡がることなく放出されるため集束手段も要ら
ないといった長所を有する。従って、ＦＥＤ等には面電
子源が好ましい。

【０００３】面電子源は、上下電極間の電界印加により
加速電子を得て上部電極を透過させて電子を取り出す
が、その加速電子を生成するための層の構造によって、
以下に列記するようなものがある。図３３（ａ）に示すように、上下部電極１，２間に薄
い絶縁層３を挟んだＭＩＭ（Metal Insulator Metal）
構造として、高電界により絶縁膜３をトンネリングした
電子を取り出す方式（例えば、日本学術振興会真空マイ
クロエレクトロニクス第１５８委員会第５回研究会資料
ｐ．１〜６参照）。図３３（ｂ）に示すように、上下電極１，２間にＰＮ
接合を形成する半導体層４ａ，４ｂを有する構造を用
い、高電界によりアバランシェブレークダウンを起こし
てホットエレクトロンを生成するＰＮ接合素子方式（例
えば、１９９１年１月発行の「電子材料」ｐ．３４参
照）。図３３（ｃ）に示すように、上下電極１，２の間に上
部電極１との間でショットキー接合を構成する半導体層
５を挟み、高電界によりアバランシェブレークダウンを
起こしてホットエレクトロンを生成するショットキー接
合素子方式（例えば、１９９０年電子情報通信学会秋季
全国大会，ＳＣ−８−６参照）。図３３（ｄ）に示すように、上下電極間１，２に絶縁
層６と半導体層７を挟んだＭＯＳ（Metal Insulator Se
miconductor）構造を用い、高電界により絶縁層６をト
ンネリングした電子を取り出す方式（例えば、１９９０
年電子情報通信学会秋季全国大会，ＳＣ−８−７参
照）。図３４（ｅ）に示すように、上下電極間１，２に電子
加速層８と絶縁層９を挟んだＥＬ（Electro Luminescen
ce）素子構造を用い、電子加速層８でホットエレクトロ
ンを生成する方式（例えば、「応用物理」第６３巻第６
号（１９９４）Ｐ．５９２〜Ｐ．５９５参照）。

【０００４】

【発明が解決しようとする課題】上述した〜の面電
子源は、上述したようにＦＥＤ用として好ましい長所を
有するが、実用化のためにはまだ解決すべき問題があ
る。一つは、素子内部に流れる電流に対する外部に取り
出される電流の割合が、点電子源に比べて小さいことで
ある。これは、電子を透過させるＡｕやＡｌ等の上部電
極での電子散乱が大きいためである。散乱を小さくする
ために、上部電極には１０ｎｍ以下という薄膜が用いら
れが、これでも十分な放出電子が得られない。もう一つ
は、ＦＥＤ等への適用のためには電子源アレイを低融点
ガラス等により真空封止することが必要であるが、その
際に面電子源アレイを４００℃以上に加熱しなければな
らず、１０ｎｍといった薄い上部電極はこの熱処理工程
で膜が凝集して、電極の機能が損なわれるということで
ある。これらは、〜のいずれを用いる場合にも共通
の問題としてある。

【０００５】上述した〜の面電子源に対して、上部
電極での電子散乱の問題を解決できるものとして、図３
４に示すように上下電極１，２間に絶縁層３を挟んだＭ
ＩＭ構造において、上部電極１と絶縁層３とにわたって
これらを貫通するピンホール１０を配列形成した陰極構
造も提案されている（特開平６−２０３７７２号公報参
照）。しかしこの構造は、ピンホール１０内に露出する
下部電極２から真空中への電界による電子放出を利用す
るもので、固体中のホットエレクトロンを利用する〜
とは異なり、真空管の原理を利用している点でスピン
ト型に近い。しかし、スピント型のように先端が尖って
いないため、形状による電界集中を利用できず、絶縁層
３の厚みが１μm として１ｋＶ程度の電圧が必要になる
という問題を有する。

【０００６】この発明は、上記事情を考慮してなされた
もので、放出電流の増大を図ると共に、真空封止のため
の高温プロセスにも電極機能が損なわれることがないよ
うにした面電子源を持つ冷陰極型電界放出素子とその製
造方法を提供することを目的としている。

【０００７】

【課題を解決するための手段】この発明は、少なくとも
表面部に下部電極となる導電層を有する基板と、この基
板の前記下部電極上に形成された電子加速層と、この電
子加速層上に前記下部電極に対向するように形成されて
前記下部電極との間に電圧を印加する上部電極とを有す
る冷陰極型電界放出素子において、前記上部電極に複数
の穴が形成されていることを特徴とする。この発明はま
た、少なくとも表面部に下部電極となる導電層を有する
基板と、この基板の前記下部電極上に絶縁層を介して形
成された電子加速層と、この電子加速層上に前記下部電
極に対向するように形成された上部電極とを有し、前記
上部電極と下部電極の間に交流電圧を印加して前記上部
電極から前記電子加速層に注入された電子を加速して前
記上部電極側から放出させるようにした冷陰極型電界放
出素子において、前記上部電極に複数の穴が形成されて
いることを特徴とする。この発明において好ましくは、
前記上部電極の各穴の大きさは、前記上部電極と下部電
極間の厚みの５倍以下に設定される。

【０００８】この発明はまた、少なくとも表面部に下部
電極となる導電層を有する基板の前記下部電極上に電子
加速層を形成し、この電子加速層上に前記下部電極に対
向するように前記下部電極との間に電圧を印加する上部
電極を形成する工程を有する冷陰極型電界放出素子の製
造方法において、前記上部電極に複数の穴を形成する工
程を有することを特徴とする。前記上部電極に複数の穴
を形成する工程として、具体的には次のような工程を用
い得る。（ａ）前記上部電極上に耐エッチングマスクをパターン
形成して前記上部電極を選択エッチングする。（ｂ）前記上部電極形成に先だって前記電子加速層上の
前記複数の穴に対応する位置に犠牲層をパターン形成
し、その後上部電極を積層形成した後、前記犠牲層を除
去することにより前記上部電極をリフトオフ加工する。（ｃ）前記電子加速層をその表面に凹凸のある状態に形
成し、この電子加速層上に前記凹凸を反映した凹凸を有
する上部電極を形成し、この上部電極表面の凹部に耐エ
ッチング材を埋め込み形成して前記上部電極を選択エッ
チングする。（ｄ）前記電子加速層上に前記上部電極材料となる微粒
子を分散させた溶液を塗布し、加熱焼成して多孔質の上
部電極を形成する。

【０００９】この発明による面電子源構造では、上部電
極に複数の穴を形成しており、この穴の大きさやピッチ
を最適化することによって、穴の部分においても電子加
速層には大きな電界がかかり、電子加速層で加速された
電子がこれらの穴から放出される。従って従来のように
上部電極での散乱がなくなるため、上部電極を透過させ
て電子を取り出す従来方式に比べて１桁程度の放出電流
の増加が可能となる。またこの発明においては、電子放
出が上部電極の穴を通して行われるから、上部電極を薄
くする必要はなく、従って、低融点ガラス等により封止
する場合に高温プロセスにさらされても、上部電極の導
通が失われることはない。更にこの発明のものは、電極
から真空中に直接電子を電界放出させる真空管方式と異
なり、固体の電子加速層で電子を加速して取り出す方式
であるから、残留ガスの陰極への悪影響がなく、雑音が
少なく、また面電子源構造であって電子をほぼ垂直に取
り出すことができるといった長所を有し、ＦＥＤ等に最
適な冷陰極電子放出素子となる。

【００１０】この発明において、上部電極に形成する穴
は小さい程好ましく、実験によれば、電子加速層を含む
上下電極間の厚みの５倍以下に設定することにより、従
来の上部電極を透過させる方式に比べて放出電流増加に
有意差が認められる。穴の大きさの下限は、加工限界に
より制限される。

【００１１】なおこの明細書において、“電子加速層”
は、図３３（ｅ）のＥＬ素子型におけるように、交流駆
動による上部電極からの注入電子を加速する電子加速層
の他、図３３（ｂ），（ｃ）に示すような、アバランシ
ェのためのＰＮ接合やショットキー接合を構成する半導
体層、更に図３３（ａ），（ｄ）に示すＭＩＭ型やＭＯ
Ｓ型におけるトンネリングを利用する絶縁層をも含む意
味で用いている。即ちこの発明は、図３３（ａ）〜
（ｅ）のいずれの型にも適用される。

【００１２】

【発明の実施の形態】以下、図面を参照して、この発明
をＥＬ素子型の冷陰極型電界放出素子に適用した実施例
を説明する。図１（ａ），（ｂ）は、電子源を二次元的
に配列形成した実施例の電界放出素子の平面図とそのＡ
−Ａ′断面図である。ガラス，石英等の絶縁性基板１１
上に、ＩＴＯ膜を用いた下部電極１２が所定間隔で配列
形成され、これを覆うように絶縁層１３を介して電子加
速層１４が形成されている。絶縁層１３はＴａ₂Ｏ₅であ
り、電子加速層１４はこの実施例ではＺｎＳまたはＺｎ
Ｓｅ等の半導体層である。電子加速層１４として、Ｙ₂
Ｏ₃のような絶縁層を用いることもできる。電子加速層
１４の上には、Ａｕ膜またはＡｌ膜を用いた上部電極１
５が下部電極とは交差する方向に配列形成されている。

【００１３】図１（ａ）に斜線で示したように、上部電
極１５と下部電極１２とが対向する各交差部が、ＦＥＤ
応用の場合の１画素に対応する一つの面電子源であっ
て、図２（ａ）はその一つの面電子源部分を拡大して示
した平面図であり、同図（ｂ）は更にこれを拡大して一
部切欠して示す斜視図である。図示のようにこの実施例
では、上部電極１５の少なくとも下部電極１２と対向す
る面電子源の領域に、多数の正方形状の穴１６が配列形
成されている。穴１６の大きさは例えば、ａ＝１μm で
あり、これがピッチｐ＝２μm でマトリクス状に配列形
成される。この様な穴１６を１０００×１０００個配列
したとき、面電子源の面積は２×２ｍｍ²となり、複数
の穴１６の総面積の電子源面積に対する比率（以下、開
口率という）は、約１／４（＝２５％）となる。なお、
穴１６の形状は正方形に限らず、図２（ｃ）に示したよ
うな長方形状（細長い形状）の穴１６′でもよい。

【００１４】なお、上部電極１５に形成される穴１６の
大きさは、後に具体的データを用いて詳細に説明する
が、小さい方がよく、好ましくは、電子加速層１４と絶
縁層１３の合計厚みｂの５倍以下にする。また、穴１６
の幅と間隔をほぼ等しくすると、開口率は約１／４とな
る。穴１６の形状は、矩形である必要はなく、丸い穴で
あってもよい。穴１６の配列はマトリクス状に規則的で
あることも必ずしも必要ではなく、ランダムに配置され
てもよい。これらの穴形状や配列は、以下に例示するよ
うに、具体的な製造方法により適宜選択することができ
る。

【００１５】実施例１図３（ａ）に示すように、絶縁性基板１１上にＩＴＯ膜
を蒸着し、これをリソグラフィ工程を用いてストライプ
状にパターニングして下部電極１２を形成する。下部電
極１２が形成された基板上に、図３（ｂ）に示すよう
に、絶縁層１３としてＴａ₂Ｏ₅をスパッタ法により０．
３μm 堆積し、引き続き図３（ｃ）に示すように、ホッ
トウォール法またはスパッタ法により電子加速層１４と
してＺｎＳを０．７μm 堆積する。その後、図４（ａ）
に示すように、電子加速層１４上に上部電極１５となる
Ａｕ膜をスパッタ法により１０ｎｍ以上、好ましくは１
０〜１００ｎｍの厚み堆積し、その上に図４（ｂ）に示
すように、フォトレジストパターン１７を形成する。レ
ジストパターン１７は例えば、ノボラック系ポジ型レジ
ストを用い、ＮＡ＝０．５のｉ線ステッパにて露光し、
ＴＭＡＨ２．３８％のアルカリ現像液で現像する。

【００１６】レジストパターン１７は例えば、図５の斜
視図を示すように、１μm 角の窓１８が２μm ピッチで
マトリクス状に配列形成されたものとする。但し、これ
らの製造工程図は、一つの面電子源の要部について示し
たものであり、実際にはレジストパターン１７は、図１
で説明したように上部電極１５をストライプ状にパター
ニングするための窓も有する。このレジストパターン１
７を用いてＡｕ膜をイオンミリング装置によりエッチン
グして、図４（ｃ）に示すように、電子加速層１４を露
出する多数の穴１６が配列された上部電極１５を形成す
る。レジストパターン１７は、Ｏ₂アッシャーにより、
或いは剥離液，硫酸＋過酸化水素水等で除去する。

【００１７】実施例２上部電極１５のパターニングにリフトオフ法を適用した
製造方法の工程図を図６に示す。電子加速層１４を形成
する図３（ｃ）までは実施例１と同じであり、その後電
子加速層１４に上部電極膜を形成する前に、リフトオフ
の犠牲膜となるフォトレジストパターン１７ａを形成す
る（図６（ａ））。このときレジストパターン１７ａ
は、図７に示すように例えば１μm φの円形パターンが
２μm ピッチでマトリクス状に配列されたものとする。
この後、上部電極１５となるＡｕ膜をスパッタにより１
０〜２０ｎｍ堆積する（図６（ｂ））。スパッタによる
Ａｕ膜はステップカバレージが悪く、図示のようにレジ
ストパターン１７ａの側壁底部では膜厚が薄くなる。こ
れをレジスト剥離液に浸漬すると、剥離液はＡｕ膜の薄
いレジスト側壁から侵入して、レジストパターン１７ａ
を溶解し、その上のＡｕ膜をリフトオフして、電子加速
層１４を露出するように形成された穴１６を有する上部
電極１５を得ることができる（図６（ｃ））。

【００１８】実施例３電子加速層１４としてＺｎＳ層或いはＺｎＳｅ層を用い
た場合、これらは多結晶であるために、表面には高さ
０．２〜０．５μmの周期的凹凸が形成されることが多
い。図８はこのことを示すＺｎＳ層表面のＳＥＭ写真で
ある。この表面の凹凸を利用してセルフアラインで上部
電極１５に穴１６を開ける方法の工程図を図９及び図１
０に示す。

【００１９】実施例１，２と同様の工程に従って、電子
加速層１４としてＺｎＳ層を形成した状態で、図９
（ａ）に示すように表面には凹凸ができる。この後、上
部電極１５となるＡｕ膜をその表面に凹凸が反映するよ
うに０．１μm 堆積し（図９（ｂ））、更にフォトレジ
スト１７ｂを塗布してベークし、表面を平坦化する（図
９（ｃ））。次いで、フォトレジスト１７ｂを例えば、
０₂プラズマ雰囲気中でＲＩＥにより、凹部にフォトレ
ジスト１７ｂが残り、凸部のフォトレジスト１７ｂが除
去されるようにエッチングする（図１０（ａ））。そし
て凹部に埋め込まれた状態のフォトレジスト１７ｂをマ
スクとしてＡｕ膜をエッチングすることにより、電子加
速層１４を露出するように形成された穴１６を有する上
部電極１５をパターニングする事ができる（図１０
（ｃ））。なおこの方法は、電子加速層１４の表面が平
坦である場合に、その表面に凹凸を人為的に例えばエッ
チング等により形成して適用することもできる。また、
フォトレジスト１７ｂに代わって、ポリイミド等の他の
有機材料やＳＯＧ（Spin On Glass）等の無機材料を用
いることが可能である。

【００２０】実施例４穴開き上部電極１５として多孔質層を利用する方法の工
程図を図１１に示す。電子加速層１４を形成するまで
は、実施例１〜３と同じである。電子加速層１４の上
に、Ａｕ微粒子を分散させた溶液１９を塗布する（図１
１（ａ））。具体的には例えば、平均粒径８ｎｍのＡｕ
微粒子を含む溶液パーフェクトゴールド（商品名；真空
冶金（株）製）をトルエンで希釈してスピンコーティン
グする。そして、３００℃，３０分程度加熱焼成する。
これにより、０．１μm 程度の微小な穴１６が多数開い
た多孔質の上部電極１５が得られる（図１１（ｂ））。
図１２は、実際にこの方法で形成された上部電極のＳＥ
Ｍ写真である。

【００２１】次に、各実施例により得られる電界放出素
子の具体的な動作と特性データを詳細に説明する。実施
例の電界放出素子は、図１３に示すように、蛍光層３２
を形成したアノード３１に対向するカソードとして、全
体を真空封止して用いられる。この実施例の場合、電界
放出素子はＥＬ素子であって、上部電極１５と下部電極
１２の間に交流電圧ＶCC（具体的には図１５に示すよう
なパルス電圧）が印加され、上部電極１５とアノード２
１の間にはアノード電圧Ｖａが印加される。

【００２２】図１４は、ＥＬ素子型の電子放出素子の電
子放出の原理を示すバンド図である。下部電極（ＩＴ
Ｏ）１２側が正のとき、図１４（ａ）に示すように、上
部電極（Ａｕ）１５から電子加速層（ＺｎＳ）１４に電
子が注入され、注入された電子は絶縁層（Ｔａ₂Ｏ₅）１
３との界面にトラップされる。下部電極１２が負になる
と、図１４（ｂ）に示すように、トラップされていた電
子が飛び出して電子加速層１４で加速されて高エネルギ
ーを得て、上部電極１５を透過して放出される。上部電
極１５を１００ｎｍ程度と厚くした場合には、電子は上
部電極１５を透過して放出されることはなく、従ってこ
の実施例の場合上部電極１５の穴１６を通してのみ電子
放出される。図１５（ｂ）には、この電子放出によるカ
ソードルミネセンス波形を示している。これは蛍光層３
２として、ＺｎＳ：Ａｇを用い、ＶCCとしてパルス幅１
００μＳのパルス電圧を用い、Ｖａ＝４ｋＶを与えた場
合の例である。

【００２３】具体的に、実施例１による試作素子につい
て、パルス電圧値ＶCC（絶対値）と、蛍光層３２の輝度
の関係を測定した結果を図１６に示す。これは上部電極
１５の厚みが１００ｎｍ、穴１６はａ＝１μm でピッチ
ｐ＝２μm の場合である。比較例は、上部電極として１
０ｎｍのＡｕ連続膜を用いた他、実施例１と同様の素子
条件によるものである。図から明らかなように、実施例
１の素子では比較例に比べて、約３倍の輝度が得られて
いる。

【００２４】先に挙げた従来例によれば、１０ｎｍの
Ａｕ膜によって、外部に放出される電子電流は約１／１
０に減衰される。実施例１の場合、開口率が約１／４で
あり、１μm 角の穴からのみ均一に電子が放出されると
すれば、１０ｎｍのＡｕ連続膜を形成した比較例に対し
て、２．５倍の強度の電子電流が得られるはずであり、
図１６の実験データと概ね合致する。しかし、後に説明
するシミュレーション結果から、この実施例の素子は穴
全体から均一に電子が放出しているとは考えられず、従
来とは異なる状態（例えば、穴に露出するＺｎＳ層のＺ
ｎＳ−真空界面の状態等）が放出電流増大に寄与してい
る可能性がある。いずれにしても、上部電極に穴を配列
形成することにより、放出電流を増加させる効果がある
ことが実証された。

【００２５】実施例２による電界放出素子の場合の同様
のデータを、図１７に示す。図６及び図７では丸い穴を
形成する例を示しているが、このデータは実施例１と同
様に１μm 角の穴を２μm ピッチで形成した素子の場合
である。上部電極Ａｕ膜は１０ｎｍのものと２０ｎｍの
ものを用意したが、これらに有意差はなかった。比較例
は図１６と同じである。この実施例２の素子も同様に放
出電流の増加が認められる。

【００２６】実施例３及び実施例４による電界放出素子
の同様のデータをそれぞれ、図１８及び図１９に示す。
実施例３の素子は、上部電極の穴の大きさ及び配列にば
らつきがあるが、開口率は約１／４である。実施例１，
２とほぼ同様の放出電流増加が認められる。実施例４の
素子は、比較例に対してそれほど大きな放出電流増大は
得られていないが、開口率が小さかったこと等が理由と
考えられ、製造条件を最適化すれば、一層の効果が期待
される。

【００２７】次に、実施例１の素子について、穴１６の
大きさをａ＝１，３，５μmと異ならせたものを作り、
これらについてパルス電圧ＶCCをパラメータとして輝度
を測定したデータを図２０に示す。ａ＝１，３，５μm
に対応してそれぞれピッチｐ＝２，６，１０μm として
いる。従って開口率はいずれも、約１／４である。図の
穴径０のデータは、図１６〜図１９に示した比較例のも
のである。この結果から、ａ＝３μm の場合に、ほぼ比
較例と同等の輝度となっている。ａ＝５μm の場合に
も、穴の間隔を１〜３μm と小さくして開口率を大きく
すれば、比較例より大きな輝度を得ることは可能であ
る。但し開口率を余り大きくとると、上部電極１５の抵
抗値が大きくなるので、抵抗値増加が問題にならない範
囲で大きくすることが好ましい。

【００２８】図２０のデータから、穴の大きさを１μm
以下とすれば、更に放出電流が増すことが予想される。
そこで、ａ＝１μm 以下の場合を含めて、等電位線分布
のシミュレーションを行った。そのデータを、図２１及
び図２２に示す。図２１（ａ）は、ａ＝２μm ，ｐ＝３
μm の場合、図２１（ｂ）はａ＝１μm ，ｐ＝２μmの
場合である。また図２２（ａ）（ｂ）（ｃ）はａ＝０．
５μm ，０．２μm ，０．１μm とし、ピッチｐをいず
れも２μm とした場合である。これらのシミュレーショ
ンは、絶縁層１３と電子加速層１４をまとめて同じ絶縁
層として単純化して、上部電極１５と下部電極１２の間
の等電位線分布を求めたものである。

【００２９】以上のシミュレーションデータから、ａ＝
２μm の場合、穴部では等電位線が殆ど外部（真空）に
飛び出しており、穴内部の電界は上部電極直下に比べて
小さく、従ってこの場合、穴の周辺部からの電子放出が
多くなる。穴の大きさを小さくする程、穴中央の電界は
上部電極直下の電界に近づき、穴からの電子放出が大き
くなることが分かる。

【００３０】図２０のデータから、開口率を考慮してａ
＝５μm まで有効とすると、このとき、絶縁層１３と電
子加速層１４の合計厚み、即ち上部電極１５と下部電極
１２間の厚みがｂ＝１μm であるから、ａ／ｂは５であ
る。素子のサイズを全体の形状を保持したまま拡大或い
は縮小しても、等電位線分布は変わらないから、ａ／ｂ
≦５の範囲に設定することが従来より大きな放出電流を
得る上で好ましいことが分かる。ａ／ｂの下限は、加工
限界により決まる。

【００３１】また、上部電極１５の厚みを１００ｎｍ程
度とすれば、４００℃程度の高温プロセスにも耐えるこ
とができる。具体的に実施例１による電界放出素子を蛍
光層付きのアノード板に対向させて低融点ガラスで封止
してディスプレイを試作した。ガラス封止は、Ｎ₂ガス
中で４００℃加熱により行った。なおアノード板側に
は、予めガラス管を取り付ておき、このガラス管を用い
て真空排気した後、ガラス管をバーナーで焼き切ること
により真空封止した。この結果、電子放出による発光が
確認され、上部電極が正常に導通を保っていることが確
認された。上部電極が１０ｎｍである上述の比較例の素
子を用いて同様の条件でディスプレイを作ったが、動作
不能となり、解析の結果上部電極Ａｕが凝集して電極機
能を失っていることが確認された。

【００３２】この発明において、上部電極を薄くすれ
ば、上部電極を透過した電子放出も見込めることから、
より放出電流が増加する。従って、４００℃程度の加熱
処理に耐えられる範囲で上部電極をできる限り薄くする
ことは好ましい。またここまで説明した実施例では、上
部電極１５に設けられる穴１６の底部には、電子加速層
１４が露出する状態としたが、例えば実施例１におい
て、穴１６の底部の電極材料を完全にエッチングするこ
とは必ずしも必要ではない。穴１６の底部に残す電極膜
は７ｎｍ以下とすることが、穴１６からの電子放出を妨
げないためには重要であり、この範囲で電極膜を残すこ
とにより、穴１６の上部電極１５と下部電極１２の間の
電界が増加し、その結果放出電流の増加を見込むことが
できる。

【００３３】この発明の更に他の実施例をいくつか説明
する。図２３は、例えば実施例１の方法で穴１６が形成
された上部電極１５を形成した後、改めて全面に１０ｎ
ｍ以下、好ましくは７ｎｍ以下のＡｕ膜１５ｂをスパッ
タ法により成膜したものである。先に説明したように、
穴１６を開けるエッチング工程で底部に電極膜を残すこ
とができるが、１０ｎｍ以下の膜を残す際に面内均一
性、基板間均一性，及びロット間均一性等を十分満たす
ことは難しい。この実施例のように、穴１６の底部を完
全に露出するまでエッチングを行い、改めてスパッタに
より全面に膜厚１０ｎｍ以下のＡｕ等の導電性電極膜を
成膜すれば、穴１６の内部の電極膜厚を精度よく制御す
ることができる。この場合、穴１６の内部においては、
下部のＺｎＳ層１４が全て覆われるのではなく、図２３
（ｂ）に示すようにＡｕが凝集した島構造１６ａを有し
ており、ＺｎＳ層１４が一部露出されていて、その露出
されたＺｎＳ層１４から図２３（ｃ）に示すように電子
が放出される。従って、ＺｎＳ層１４を完全に露出する
ように穴１６を形成してから膜厚１０ｎｍ以下の膜を穴
１６に堆積しても、穴１６の底部が完全に露出した状態
で電子を放出させる場合と比較して、実質的に同じよう
に電子を放出させることができる。

【００３４】図２４は、上部電極１５にテーパエッチン
グを行うようにした実施例であり、実施例１の図４
（ｂ）の工程に続く工程を示している。レジストパター
ン１７は例えばノボラック系のポジ型レジストであっ
て、これをアルカリ現像液で現像した後、ホットプレー
トにて１８０℃，９０秒の加熱処理を行って、レジスト
パターン１７をリフローさせる（図２４（ａ））。この
様にリフローさせたレジストパターン１７を用いてＡｕ
上部電極１５をイオンミリングすると、テーパ加工され
た上部電極１５を得ることができる（図２４（ｂ））。
その後更に、Ａｕ膜１５ａを１０ｎｍ以下の範囲でスパ
ッタにより堆積してもよい（図２４（ｃ））。

【００３５】次に、上部電極１５の穴１６の大きさや開
口率を調整する方法をいくつか説明する。実施例１の図
４（ｂ）の工程で例えば、レジストパターン１７を、窓
１８の径０．５μm 、ピッチ１μm で形成したとする。
この後、Ｏ₂アッシャーにてレジストを等方的にエッチ
ングすると、窓１８の径を大きくすることができる。具
体的には例えば、窓１８を０．８μm 径まで拡大する。
その後は実施例１と同様の工程で上部電極１５をエッチ
ングする。この方法により、上部電極１５の開口率を約
０．２から約０．５まで、２．５倍程大きくすることが
可能である。

【００３６】図２５及び図２６は、上部電極１５の耐エ
ッチングマスクとしてシリコン酸化膜を利用する方法で
ある。実施例１の図４（ａ）の工程の後、上部電極１５
上にシリコン酸化膜２１を２００ｎｍ程度堆積する（図
２５（ａ））。更にシリコン酸化膜２１上に、ノボラッ
ク系ポジ型レジストを用いてレジストパターン２２を形
成する（図２５（ｂ））。そして緩衝弗酸（ＨＦ＋ＮＨ
₄Ｆ）を用いてシリコン酸化膜２１を等方的にエッチン
グする（図２５（ｃ））。そしてレジストパターン２２
を剥離し（図２６（ａ））、その後開口部が薄くなった
シリコン酸化膜２１をマスクとして上部電極１５をイオ
ンミリングによりテーパエッチングして、穴１６を開け
る（図２６（ｂ））。最後にシリコン酸化膜２１を緩衝
弗酸によりエッチング除去する（図２６（ｃ））。

【００３７】この方法によっても、上部電極１５の穴１
６の大きさや開口率の調整ができる。開口率を大きくす
るには、犠牲膜であるシリコン酸化膜２１の膜厚を小さ
くすればよい。シリコン酸化膜２１の膜厚を小さくする
と、加工される上部電極１５のテーパ部の面積は減少す
る。シリコン酸化膜２１に代わって、シリコン窒化膜や
アルマイト等他の絶縁膜、多結晶シリコン，アモルファ
スシリコン，ゲルマニウム等の半導体膜、Ａｌ，Ｃｕ，
Ｎｉ，Ｍｏ等の金属膜、ＷＳｉ，ＭｏＳｉ，ＮｉＳｉ，
ＴａＳｉ等のシリサイド膜を用いることもできる。

【００３８】図２７及び図２８は、上部電極１５の耐エ
ッチングマスクとしてＢＰＳＧ，ＰＳＧ等のガラス膜を
利用して、そのリフロー処理により開口率を調整する方
法である。実施例１の図４（ａ）の工程の後、上部電極
１５上に例えば、ＢＰＳＧ膜２３を２００ｎｍ堆積する
（図２７（ａ））。このＢＰＳＧ膜２３上に上の実施例
と同様にレジストパターン２２を形成し（図２７
（ｂ））、ＢＰＳＧ膜２３を異方性エッチングする（図
２７（ｃ））。具体的には、マイクロ波プラズマエッチ
ング装置を用い、ＣＨＦ₃＋ＣＯ₂＋Ａｒガスを用いて、
垂直側壁を出すようにエッチングする。その後、レジス
トパターン２２を除去して、ＢＰＳＧ膜２３をリフロー
させる（図２８（ａ））。このフロー処理は、１０５０
℃まで１０秒で昇温し、１０秒間保持するという条件の
ランプアニールによる。その後、上の実施例と同様に上
部電極１５をテーパエッチングし（図２８（ｂ））、Ｂ
ＰＳＧ膜２３を除去する（図２８（ｃ））。

【００３９】図２９は２層のシリコン酸化膜を犠牲膜と
して利用して開口率を調整する方法である。図２５
（ａ）と同様にシリコン酸化膜２１を上部電極１５上に
堆積した後、これを異方性エッチングして垂直側壁を持
つ窓を開けたシリコン酸化膜２１ａをパターン形成し、
更にその側壁にシリコン酸化膜２１ｂを形成する（図２
９（ａ））。具体的に第２層のシリコン酸化膜２１ｂは
例えば、Ｏ₃＋ＴＥＯＳを原料とした常圧ＣＶＤにより
堆積し、これをＣＨＦ₃＋ＣＯ₂＋Ａｒガスを用いたプラ
ズマエッチングにより異方的にエッチングすることによ
り、第１層のシリコン酸化膜２１ａの側壁のみに残すこ
とができる。これら２層のシリコン酸化膜２１ａ，２１
ｂをマスクとして上部電極１５をエッチングすることに
より、テーパ付きの穴１６を開ける（図２９（ｂ））。

【００４０】図３０は、図２９の２層目のシリコン酸化
膜２１ｂに代わって、ＳＯＧ膜を用いて側壁絶縁膜を形
成する方法である。ＳＯＧ膜を塗布してこれをエッチバ
ックすることにより、なだらかに傾斜する側壁絶縁膜と
してのＳＯＧ膜２１ｂ′を得ることができる（図３０
（ａ））。その後図２９と同様に上部電極１５をエッチ
ングしてテーパ付きの穴１６を開ける（図３０
（ｂ））。

【００４１】図３１は、側壁絶縁膜のみを上部電極エッ
チングの耐エッチングマスクとして利用して開口率を調
整する方法である。図２９或いは図３０と同様の工程
で、上部電極１５上に二種の絶縁膜２５ａ，２５ｂによ
るマスクをパターン形成する（図３１（ａ））。例え
ば、第１の絶縁膜２５ａにはＣＶＤシリコン窒化膜を用
い、これを異方性エッチングによりパターン形成した
後、第２の絶縁膜２５ｂとしてＳＯＧ膜を塗布しエッチ
バックして側壁に残す。そして、第１の絶縁膜２５ａを
第２の絶縁膜２５ｂに対して選択比の大きいエッチング
法で除去する。例えば第１の絶縁膜２５ａがシリコン窒
化膜、第２の絶縁膜２５ｂがＳＯＧ膜であれば、シリコ
ン窒化膜を熱燐酸により選択的にエッチングすることが
できる。その後、側壁絶縁膜である第２の絶縁膜２５ｂ
のみをマスクとして上部電極１５をエッチングする（図
３１（ｂ））。この方法によると、図２９或いは図３０
に比べて一層大きい開口率を得ることが可能である。第
１，第２の絶縁膜２５ａ，２５ｂには、エッチングの選
択比を大きくとれる他の適当な材料の組み合わせを用い
ることができる。

【００４２】なお、図２４〜図３１に示した方法におい
て、上部電極１５をパターニングした後、更に１０ｎｍ
以下の薄い電極膜を全面に形成する図２３の方法を適用
することができる。また、上部電極１５としてＡｌ等の
低融点金属を用いれば、穴１６を形成した後にリフロー
処理ができる。Ａｌ膜の場合であれば、窒素または硫黄
雰囲気の炉で５００℃，３０分の加熱処理でリフローで
きる。またこのリフロー処理にランプアニールやレーザ
アニールを利用すれば、１０秒程度の処理時間でリフロ
ー可能である。この加熱処理時間の短縮は、電子加速層
にＺｎＳ層を用いた場合に、加熱処理での硫黄（Ｓ）の
離脱を抑制する上で有利である。

【００４３】図３２は更に別の実施例の電界放射素子を
示す図１（ａ）のＡ−Ａ′とは直交する方向の断面図で
ある。図示のように下部電極１２はストライプ状にパタ
ーン形成されて配列されるから、この下部電極１２の面
には凹凸がある。従って、図３２では、絶縁層１３とし
て２層の絶縁層１３ａ，１３ｂを用いて平坦化してい
る。具体的に第２層目の絶縁層１３ｂとしてＳＯＧ等を
用いて、平坦化する事ができる。

【００４４】また、実施例では絶縁性基板を用いてこれ
に下部電極を形成したが、下部電極を兼ねた導電性基板
を出発基板とすることもできる。その他この発明はその
趣旨を逸脱しない範囲で種々変形して実施することが可
能である。

【００４５】

【発明の効果】以上述べたようにこの発明によれば、上
部電極に複数の穴を形成することによって放出電流の増
大を図ると共に、上部電極の厚みを確保して真空封止の
ための高温プロセスにも電極機能が損なわれることがな
いようにした面電子源を持つ冷陰極型電界放出素子を得
ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例による電界放出素子の平
面図とそのＡ−Ａ′断面図である。

【図２】同実施例の一つの面電子源部分の平面図と一
部切欠した斜視図である。

【図３】実施例１の要部製造工程を示す断面図であ
る。

【図４】実施例１の要部製造工程を示す断面図であ
る。

【図５】図４（ｂ）の状態の斜視図である。

【図６】実施例２の要部製造工程を示す断面図であ
る。

【図７】図６（ａ）の状態の斜視図である。

【図８】ＺｎＳ層の表面状態を示すＳＥＭ写真であ
る。

【図９】実施例３の要部製造工程を示す断面図であ
る。

【図１０】実施例３の要部製造工程を示す断面図であ
る。

【図１１】実施例４の要部製造工程を示す断面図であ
る。

【図１２】図１１（ｂ）の上部電極表面状態を示すＳ
ＥＭ写真である。

【図１３】実施例の電界放出素子の応用例を示す図で
ある。

【図１４】実施例の電界放出素子の電子放出原理を説
明するためのバンド図である。

【図１５】図１３におけるパルス電圧とカソードルミ
ネセンスの波形を示す。

【図１６】実施例１の電界放出素子の輝度特性を示す
図である。

【図１７】実施例２の電界放出素子の輝度特性を示す
図である。

【図１８】実施例３の電界放出素子の輝度特性を示す
図である。

【図１９】実施例４の電界放出素子の輝度特性を示す
図である。

【図２０】実施例１の電界放出素子の輝度と穴の大き
さの関係を示す図である。

【図２１】実施例による電界放出素子の等電位線分布
のシミュレーション結果を示す図である。

【図２２】実施例による電界放出素子の等電位線分布
のシミュレーション結果を示す図である。

【図２３】他の実施例による電界放出素子の断面図で
ある。

【図２４】他の実施例による要部製造工程を示す断面
図である。

【図２５】他の実施例による要部製造工程を示す断面
図である。

【図２６】同実施例による要部製造工程を示す断面図
である。

【図２７】他の実施例による要部製造工程を示す断面
図である。

【図２８】同実施例による要部製造工程を示す断面図
である。

【図２９】他の実施例による要部製造工程を示す断面
図である。

【図３０】他の実施例による要部製造工程を示す断面
図である。

【図３１】他の実施例による要部製造工程を示す断面
図である。

【図３２】他の実施例による電界放出素子の断面図で
ある。

【図３３】従来の面電子源の構成法を示す図である。

【図３４】他の従来例の面電子源の構成法を示す図で
ある。

【符号の説明】

１１…絶縁性基板、１２…下部電極、１３…絶縁層、１
４…電子加速層、１５…上部電極、１６…穴。

フロントページの続き (72)発明者服部敦夫静岡県浜松市中沢町10番１号ヤマハ株式会社内

Claims

【特許請求の範囲】

【請求項１】少なくとも表面部に下部電極となる導電
層を有する基板と、この基板の前記下部電極上に形成さ
れた電子加速層と、この電子加速層上に前記下部電極に
対向するように形成されて前記下部電極との間に電圧を
印加する上部電極とを有する冷陰極型電界放出素子にお
いて、前記上部電極に複数の穴が形成されていることを特徴と
する冷陰極型電界放出素子。
【請求項２】少なくとも表面部に下部電極となる導電
層を有する基板と、この基板の前記下部電極上に絶縁層
を介して形成された電子加速層と、この電子加速層上に
前記下部電極に対向するように形成された上部電極とを
有し、前記上部電極と下部電極の間に交流電圧を印加し
て前記上部電極から前記電子加速層に注入された電子を
加速して前記上部電極側から放出させるようにした冷陰
極型電界放出素子において、前記上部電極に複数の穴が形成されていることを特徴と
する冷陰極型電界放出素子。
【請求項３】前記上部電極の各穴の大きさは、前記上
部電極と下部電極間の厚みの５倍以下に設定されている
ことを特徴とする請求項１または２に記載の冷陰極電界
放出素子。
【請求項４】少なくとも表面部に下部電極となる導電
層を有する基板の前記下部電極上に電子加速層を形成
し、この電子加速層上に前記下部電極に対向するように
前記下部電極との間に電圧を印加する上部電極を形成す
る工程を有する冷陰極型電界放出素子の製造方法におい
て、前記上部電極に複数の穴を形成する工程を有することを
特徴とする冷陰極電界放出素子の製造方法。
【請求項５】前記上部電極に複数の穴を形成する工程
は、前記上部電極上に耐エッチングマスクをパターン形
成して前記上部電極を選択エッチングするものであるこ
とを特徴とする請求項４記載の冷陰極型電界放出素子の
製造方法。
【請求項６】前記上部電極に複数の穴を形成する工程
は、前記上部電極形成に先だって前記電子加速層上の前
記複数の穴に対応する位置に犠牲層をパターン形成し、
その後上部電極を積層形成した後、前記犠牲層を除去す
ることにより前記上部電極をリフトオフ加工するもので
あることを特徴とする請求項４記載の冷陰極型電界放出
素子の製造方法。
【請求項７】前記上部電極に複数の穴を形成する工程
は、前記電子加速層をその表面に凹凸のある状態に形成
し、この電子加速層上に前記凹凸を反映した凹凸を有す
る上部電極を形成し、この上部電極表面の凹部に耐エッ
チング材を埋め込み形成して前記上部電極を選択エッチ
ングするものであることを特徴とする請求項４記載の冷
陰極型電界放出素子の製造方法。
【請求項８】前記上部電極に複数の穴を形成する工程
は、前記電子加速層上に前記上部電極材料となる微粒子
を分散させた溶液を塗布し、加熱焼成して多孔質の上部
電極を形成するものであることを特徴とする請求項４記
載の冷陰極型電界放出素子の製造方法。
【請求項９】前記上部電極に複数の穴を形成する工程
は、第１の上部電極材料膜を成膜した後、この第１の上
部電極材料膜上に耐エッチングマスクをパターン形成し
て第１の上部電極材料膜を選択エッチングした後、第２
の上部電極材料膜を成膜するものであることを特徴とす
る請求項４記載の冷陰極型電界放出素子の製造方法。
【請求項１０】前記上部電極に複数の穴を形成する工
程は、前記上部電極上に耐エッチングマスクをパターン
形成し、前記耐エッチングマスクをリフローさせた後、
前記上部電極を選択エッチングするものであることを特
徴とする請求項４記載の冷陰極型電界放出素子の製造方
法。
【請求項１１】前記上部電極に複数の穴を形成する工
程は、前記上部電極上に耐エッチングマスクをパターン
形成し、前記耐エッチングマスクをエッチバックして穴
径を増大させた後、前記上部電極を選択エッチングする
ものであることを特徴とする請求項４記載の冷陰極型電
界放出素子の製造方法。
【請求項１２】前記上部電極に複数の穴を形成する工
程は、前記上部電極上に犠牲膜を成膜し、次いで耐エッ
チングマスクをパターン形成し、前記犠牲膜を等方的に
エッチングした後、前記上部電極を選択エッチングする
ものであることを特徴とする請求項４記載の冷陰極型電
界放出素子の製造方法。
【請求項１３】前記上部電極に複数の穴を形成する工
程は、前記上部電極上にＰＳＧ，ＢＰＳＧ等の低融点犠
牲膜を成膜し、次いで耐エッチングマスクをパターン形
成し、前記犠牲膜を等方的にエッチングし、前記犠牲膜
をリフローさせた後、前記上部電極を選択エッチングす
るものであることを特徴とする請求項４記載の冷陰極型
電界放出素子の製造方法。
【請求項１４】前記上部電極に複数の穴を形成する工
程は、前記上部電極上に第１の犠牲膜を成膜し、次いで
耐エッチングマスクをパターン形成し、前記第１の犠牲
膜を等方的にエッチングした後、第２の犠牲膜を成膜
し、前記第２の犠牲膜をエッチバックし、前記第１の犠
牲膜の側壁にサイドスペーサを形成した後、前記上部電
極を選択エッチングするものであることを特徴とする請
求項４記載の冷陰極型電界放出素子の製造方法。
【請求項１５】前記上部電極に複数の穴を形成する工
程は、前記上部電極上に第１の犠牲膜を成膜し、次いで
耐エッチングマスクをパターン形成し、前記第１の犠牲
膜を等方的にエッチングした後、ＳＯＧ等を第２の犠牲
膜として塗布し、前記第２の犠牲膜をエッチバックした
後、前記上部電極を選択エッチングするものであること
を特徴とする請求項４記載の冷陰極型電界放出素子の製
造方法。
【請求項１６】前記上部電極に複数の穴を形成する工
程は、前記上部電極上に第１の犠牲膜を成膜し、次いで
耐エッチングマスクをパターン形成し、前記第１の犠牲
膜を等方的にエッチングした後、第２の犠牲膜を成膜
し、前記第２の犠牲膜をエッチバックし、前記第１の犠
牲膜の側壁にサイドスペーサを形成し、前記第１の犠牲
膜を選択的に除去した後、前記上部電極を選択エッチン
グするものであることを特徴とする請求項４記載の冷陰
極型電界放出素子の製造方法。
【請求項１７】前記上部電極に複数の穴を形成する工
程は、前記上部電極上に第１の犠牲膜を成膜し、次いで
耐エッチングマスクをパターン形成し、前記第１の犠牲
膜を等方的にエッチングした後、ＳＯＧ等を第２の犠牲
膜として塗布してエッチバックを行い、前記第１の犠牲
膜を選択的に除去した後、前記上部電極を選択エッチン
グするものであることを特徴とする請求項４記載の冷陰
極型電界放出素子の製造方法。
【請求項１８】前記上部電極に複数の穴を形成する工
程は、前記上部電極として低融点導電材料膜を成膜し、
次いで耐エッチングマスクをパターン形成し、前記上部
電極を等方的にエッチングした後、前記上部電極をリフ
ローさせるものであることを特徴とする請求項４記載の
冷陰極型電界放出素子の製造方法。
【請求項１９】前記上部電極に複数の穴を形成する工
程は、前記上部電極に前記電子加速層が露出するように
穴を形成した後、厚さ１０ｎｍ以下の導電性電極材料膜
を形成する工程を含むことを特徴とする請求項４記載の
冷陰極型電界放出素子の製造方法。