JPH10233466A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10233466A JPH10233466A JP9035299A JP3529997A JPH10233466A JP H10233466 A JPH10233466 A JP H10233466A JP 9035299 A JP9035299 A JP 9035299A JP 3529997 A JP3529997 A JP 3529997A JP H10233466 A JPH10233466 A JP H10233466A
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- interposer
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- bonding pad
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- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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-
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 通常のチップを用いてチップサイズと同程度
の大きさで形成され、かつフレキシビリティのある半導
体装置を提供すること。 【解決手段】 チップ１１に貼り付けられたインターポ
ーザ１３を有する半導体装置１０であって、前記インタ
ーポーザの大きさを前記チップの大きさよりも小さく
し、前記インターポーザのボンディングパッド１６と電
極１４との間に段差を設け、前記インターポーザのボン
ディングパッドと前記チップのボンディングパッド１２
とをワイヤ１７接続する。
の大きさで形成され、かつフレキシビリティのある半導
体装置を提供すること。 【解決手段】 チップ１１に貼り付けられたインターポ
ーザ１３を有する半導体装置１０であって、前記インタ
ーポーザの大きさを前記チップの大きさよりも小さく
し、前記インターポーザのボンディングパッド１６と電
極１４との間に段差を設け、前記インターポーザのボン
ディングパッドと前記チップのボンディングパッド１２
とをワイヤ１７接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、チップ（ＬＳ
Ｉ）を有する半導体装置に関するものである。
Ｉ）を有する半導体装置に関するものである。
【０００２】
【従来の技術】従来より、半導体装置であるパッケージ
として、例えばチップ・サイズ・パッケージ（ＣＳＰ：
Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）、クォード・フ
ラット・パッケージ（ＱＦＰ：Ｑｕａｄ Ｆｌａｔ Ｐ
ａｃｋａｇｅ）、ボール・グリッド・アレイ（ＢＧＡ：
Ｂａｌｌ Ｇｒｉｄ Ａｒｒｅｙ）等が知られている。
として、例えばチップ・サイズ・パッケージ（ＣＳＰ：
Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）、クォード・フ
ラット・パッケージ（ＱＦＰ：Ｑｕａｄ Ｆｌａｔ Ｐ
ａｃｋａｇｅ）、ボール・グリッド・アレイ（ＢＧＡ：
Ｂａｌｌ Ｇｒｉｄ Ａｒｒｅｙ）等が知られている。
【０００３】これらのパッケージのうちＣＳＰは、チッ
プと外部端子との間をつなぐ材料（インターポーザ）が
チップに取り付けられ、樹脂モールドでチップとほとん
ど変わらない大きさに封止されて形成されている。この
ようなＣＳＰは、インターポーザの種類によっておおむ
ね以下の３種類に分かれている。
プと外部端子との間をつなぐ材料（インターポーザ）が
チップに取り付けられ、樹脂モールドでチップとほとん
ど変わらない大きさに封止されて形成されている。この
ようなＣＳＰは、インターポーザの種類によっておおむ
ね以下の３種類に分かれている。
【０００４】図５及び図６は、２５μｍ〜５０μｍ厚と
比較的薄いテープを使うタイプ（テープタイプ）であ
る。図７及び図９は、５０μｍ〜１００μｍ厚の厚いプ
ラスチック基板やセラミック基板等、それだけでチップ
を支持できる材料を使うタイプ（キャリアタイプ）であ
る。図８、図１０及び図１１は、リードフレームや金属
配線パターン等を使うタイプである。
比較的薄いテープを使うタイプ（テープタイプ）であ
る。図７及び図９は、５０μｍ〜１００μｍ厚の厚いプ
ラスチック基板やセラミック基板等、それだけでチップ
を支持できる材料を使うタイプ（キャリアタイプ）であ
る。図８、図１０及び図１１は、リードフレームや金属
配線パターン等を使うタイプである。
【０００５】
【発明が解決しようとする課題】従来の半導体装置であ
るＣＳＰのうち、図５〜図８に示すＣＳＰはチップの外
側に電極（Ｃｕ配線、バンプ、金属配線パターン等）が
出ないためチップサイズよりも大きくならないが、チッ
プタイプ毎にインタポーザを作成しなければならず、フ
レキシビリティが無いという欠点がある。
るＣＳＰのうち、図５〜図８に示すＣＳＰはチップの外
側に電極（Ｃｕ配線、バンプ、金属配線パターン等）が
出ないためチップサイズよりも大きくならないが、チッ
プタイプ毎にインタポーザを作成しなければならず、フ
レキシビリティが無いという欠点がある。
【０００６】図９及び図１０に示すＣＳＰはチップと電
極（Ｃｕ配線、Ｐｄ／Ｎｉ／Ｐｄメッキ層）とがＡｕワ
イヤで接続されているためインタポーザはある程度共用
可能でフレキシビリティが有るが、電極とＡｕワイヤの
接続部が外側に出るためその分チップサイズよりも大き
くなるという欠点がある。図１１に示すＣＳＰはチップ
の中央部から電極（リードフレーム）を取り出してお
り、特殊なチップが必要になるという欠点がある。
極（Ｃｕ配線、Ｐｄ／Ｎｉ／Ｐｄメッキ層）とがＡｕワ
イヤで接続されているためインタポーザはある程度共用
可能でフレキシビリティが有るが、電極とＡｕワイヤの
接続部が外側に出るためその分チップサイズよりも大き
くなるという欠点がある。図１１に示すＣＳＰはチップ
の中央部から電極（リードフレーム）を取り出してお
り、特殊なチップが必要になるという欠点がある。
【０００７】この発明は、上記課題を解決するためにな
されたものであり、通常のチップを用いてチップサイズ
と同程度の大きさで形成され、かつフレキシビリティの
ある半導体装置を提供することを目的とする。
されたものであり、通常のチップを用いてチップサイズ
と同程度の大きさで形成され、かつフレキシビリティの
ある半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的は、この発明に
よれば、チップに貼り付けられたインターポーザを有す
る半導体装置であって、前記インターポーザの大きさを
前記チップの大きさよりも小さくし、前記インターポー
ザのボンディングパッドと電極との間に段差を設け、前
記インターポーザのボンディングパッドと前記チップの
ボンディングパッドとをワイヤ接続することにより達成
される。
よれば、チップに貼り付けられたインターポーザを有す
る半導体装置であって、前記インターポーザの大きさを
前記チップの大きさよりも小さくし、前記インターポー
ザのボンディングパッドと電極との間に段差を設け、前
記インターポーザのボンディングパッドと前記チップの
ボンディングパッドとをワイヤ接続することにより達成
される。
【０００９】上記構成によれば、インターポーザのボン
ディングパッドとチップのボンディングパッドとの間に
段差による空間が生じるので、それらをワイヤ接続して
封止してもチップサイズと同程度の大きさにすることが
できる。
ディングパッドとチップのボンディングパッドとの間に
段差による空間が生じるので、それらをワイヤ接続して
封止してもチップサイズと同程度の大きさにすることが
できる。
【００１０】
【発明の実施の形態】以下、この発明の好適な実施の形
態を添付図面に基づいて詳細に説明する。なお、以下に
述べる実施形態は、この発明の好適な形態であるから、
技術的に好ましい種々の限定が付されているが、この発
明の範囲は、以下の説明において特にこの発明を限定す
る旨の記載がない限り、これらの態様に限られるもので
はない。
態を添付図面に基づいて詳細に説明する。なお、以下に
述べる実施形態は、この発明の好適な形態であるから、
技術的に好ましい種々の限定が付されているが、この発
明の範囲は、以下の説明において特にこの発明を限定す
る旨の記載がない限り、これらの態様に限られるもので
はない。
【００１１】図１は、この発明の半導体装置の実施形態
を示す一部断面斜視図であり、図２は、その断面側面図
である。この半導体装置１０は、平板状のＳｉ（シリコ
ン）等で成るチップ１１の一面の周辺に沿ってボンディ
ングパッド（以下、チップ・ボンディングパッドとい
う）１２が複数配列されている。
を示す一部断面斜視図であり、図２は、その断面側面図
である。この半導体装置１０は、平板状のＳｉ（シリコ
ン）等で成るチップ１１の一面の周辺に沿ってボンディ
ングパッド（以下、チップ・ボンディングパッドとい
う）１２が複数配列されている。
【００１２】また、インターポーザ基板１３の一面には
電極（はんだボール）１４が複数配列されている。そし
て、チップ１１の一面、即ちチップ・ボンディングパッ
ド１２が設けられている側の面と、インターポーザ基板
１３の他面、即ち電極１４が設けられている側とは反対
側の面とが接着剤１５を介して貼り付けられている。
電極（はんだボール）１４が複数配列されている。そし
て、チップ１１の一面、即ちチップ・ボンディングパッ
ド１２が設けられている側の面と、インターポーザ基板
１３の他面、即ち電極１４が設けられている側とは反対
側の面とが接着剤１５を介して貼り付けられている。
【００１３】インターポーザ基板１３は、チップ・ボン
ディングパッド１２の配列の輪郭よりも小さい平板状の
フランジ部１３ａ及びボス部１３ｂを有する。フランジ
部１３の接着面とは反対側の面の周辺に沿って、複数の
チップ・ボンディングパッド１２にそれぞれ対応してイ
ンターポーザ基板１３のボンディングパッド（以下、イ
ンターポーザ・ボンディングパッドという）１６が複数
配列されている。
ディングパッド１２の配列の輪郭よりも小さい平板状の
フランジ部１３ａ及びボス部１３ｂを有する。フランジ
部１３の接着面とは反対側の面の周辺に沿って、複数の
チップ・ボンディングパッド１２にそれぞれ対応してイ
ンターポーザ基板１３のボンディングパッド（以下、イ
ンターポーザ・ボンディングパッドという）１６が複数
配列されている。
【００１４】尚、これらのインターポーザ・ボンディン
グパッド１６は、ボス部１３ｂ内にて電極１４と接続さ
れている。各チップ・ボンディングパッド１２と、それ
らに対応した各インターポーザ・ボンディングパッド１
６は、ワイヤ１７で結線されている。
グパッド１６は、ボス部１３ｂ内にて電極１４と接続さ
れている。各チップ・ボンディングパッド１２と、それ
らに対応した各インターポーザ・ボンディングパッド１
６は、ワイヤ１７で結線されている。
【００１５】そして、チップ１１の他面、即ちチップ・
ボンディングパッド１２が設けられている側の面上であ
って、インターポーザ基板１３の周囲が、封止剤１８に
よりカバーされ、各チップ・ボンディングパッド１２
と、それらに対応した各インターポーザ・ボンディング
パッド１６と、ワイヤ１７とが封止されている。
ボンディングパッド１２が設けられている側の面上であ
って、インターポーザ基板１３の周囲が、封止剤１８に
よりカバーされ、各チップ・ボンディングパッド１２
と、それらに対応した各インターポーザ・ボンディング
パッド１６と、ワイヤ１７とが封止されている。
【００１６】ここで、インターポーザ基板１３の材料と
しては、例えばガラス布基材エポキシ樹脂等の有機材料
やセラミック等の無機材料が使用される。接着剤１５や
封止剤１８の材料としては、例えばエポキシ樹脂等が使
用される。ワイヤ１７の材料としては、例えば金（Ａ
ｕ) 、アルミニウム（Ａｌ) 、銅（Ｃｕ）が使用され
る。
しては、例えばガラス布基材エポキシ樹脂等の有機材料
やセラミック等の無機材料が使用される。接着剤１５や
封止剤１８の材料としては、例えばエポキシ樹脂等が使
用される。ワイヤ１７の材料としては、例えば金（Ａ
ｕ) 、アルミニウム（Ａｌ) 、銅（Ｃｕ）が使用され
る。
【００１７】このような構成において、その製造方法に
ついて図３のフローチャート及び図４の側面図で説明す
る。図４（Ａ）に示すチップ１１の他面、即ちチップ・
ボンディングパッド１２が設けられている側の面に例え
ばエポキシ樹脂で成る接着剤１５を図４（Ｂ）に示すよ
うに塗布する（ＳＴＰ１）。
ついて図３のフローチャート及び図４の側面図で説明す
る。図４（Ａ）に示すチップ１１の他面、即ちチップ・
ボンディングパッド１２が設けられている側の面に例え
ばエポキシ樹脂で成る接着剤１５を図４（Ｂ）に示すよ
うに塗布する（ＳＴＰ１）。
【００１８】チップ１１の接着剤１５の塗布面にインタ
ーポーザ基板１３の他面、即ち電極１４が設けられてい
る側とは反対側の面が来るようにして、インターポーザ
基板１３を一般的なダイボンダを用いて図４（Ｃ）に示
すようにマウントする（ＳＴＰ２）。
ーポーザ基板１３の他面、即ち電極１４が設けられてい
る側とは反対側の面が来るようにして、インターポーザ
基板１３を一般的なダイボンダを用いて図４（Ｃ）に示
すようにマウントする（ＳＴＰ２）。
【００１９】次に、各チップ・ボンディングパッド１２
と、それらに対応した各インターポーザ・ボンディング
パッド１６を、例えば金で成るワイヤ１７で一般的なワ
イヤボンダを用いて図４（Ｄ）に示すようにワイヤボン
ディングする（ＳＴＰ３）。
と、それらに対応した各インターポーザ・ボンディング
パッド１６を、例えば金で成るワイヤ１７で一般的なワ
イヤボンダを用いて図４（Ｄ）に示すようにワイヤボン
ディングする（ＳＴＰ３）。
【００２０】最後に、チップ１１の他面、即ちチップ・
ボンディングパッド１２が設けられている側の面上であ
って、インターポーザ基板１３の周囲を、例えばエポキ
シ樹脂で成る封止剤１８で一般的なチップコータを用い
て図４（Ｅ）に示すように封止し（ＳＴＰ４）、半導体
装置１０とする。
ボンディングパッド１２が設けられている側の面上であ
って、インターポーザ基板１３の周囲を、例えばエポキ
シ樹脂で成る封止剤１８で一般的なチップコータを用い
て図４（Ｅ）に示すように封止し（ＳＴＰ４）、半導体
装置１０とする。
【００２１】以上のような半導体装置１０によれば、イ
ンターポーザ基板１３がチップ・ボンディングパッド１
２の配列の輪郭よりも小さいので、全体として小型のパ
ッケージとすることができる。また、半導体装置１０の
内側に位置するインターポーザ・ボンディングパッド１
６と、半導体装置１０の外側に位置するチップ・ボンデ
ィングパッド１２とを接続するようにしているので、種
類の異なるチップに対してもインターポーザ基板１３を
ある程度共用することができる。
ンターポーザ基板１３がチップ・ボンディングパッド１
２の配列の輪郭よりも小さいので、全体として小型のパ
ッケージとすることができる。また、半導体装置１０の
内側に位置するインターポーザ・ボンディングパッド１
６と、半導体装置１０の外側に位置するチップ・ボンデ
ィングパッド１２とを接続するようにしているので、種
類の異なるチップに対してもインターポーザ基板１３を
ある程度共用することができる。
【００２２】さらに、インターポーザ・ボンディングパ
ッド１６と電極１４とは段違い、即ち図１で見た場合は
インターポーザ・ボンディングパッド１６が電極１４よ
り低くなっているので、ワイヤボンディングや封止の領
域を十分に確保することができる。
ッド１６と電極１４とは段違い、即ち図１で見た場合は
インターポーザ・ボンディングパッド１６が電極１４よ
り低くなっているので、ワイヤボンディングや封止の領
域を十分に確保することができる。
【００２３】
【発明の効果】以上述べたように、この発明によれば、
通常のチップを用いてチップサイズと同程度の大きさの
パッケージをフレキシブルにかつ簡単に得ることができ
る。
通常のチップを用いてチップサイズと同程度の大きさの
パッケージをフレキシブルにかつ簡単に得ることができ
る。
【図１】この発明の半導体装置の実施形態を示す一部断
面斜視図。
面斜視図。
【図２】図１に示す半導体装置の断面側面図。
【図３】図１に示す半導体装置の製造方法を説明するた
めのフローチャート。
めのフローチャート。
【図４】図１に示す半導体装置の製造方法を説明するた
めの側面図。
めの側面図。
【図５】従来の半導体装置の第１の例を示す断面側面
図。
図。
【図６】従来の半導体装置の第２の例を示す断面側面
図。
図。
【図７】従来の半導体装置の第３の例を示す断面側面
図。
図。
【図８】従来の半導体装置の第４の例を示す断面側面
図。
図。
【図９】従来の半導体装置の第５の例を示す断面側面
図。
図。
【図１０】従来の半導体装置の第６の例を示す断面側面
図。
図。
【図１１】従来の半導体装置の第７の例を示す断面側面
図。
図。
１０・・・半導体装置、１１・・・チップ、１２、１６
・・・ボンディングパッド、１３・・・インターポーザ
基板、１３ａ・・・ボス部、１３ｂ・・・フランジ部、
１４・・・電極、１５・・・接着剤、１７・・・ワイ
ヤ、１８・・・封止剤
・・・ボンディングパッド、１３・・・インターポーザ
基板、１３ａ・・・ボス部、１３ｂ・・・フランジ部、
１４・・・電極、１５・・・接着剤、１７・・・ワイ
ヤ、１８・・・封止剤
Claims (2)
- 【請求項１】 チップに貼り付けられたインターポーザ
を有する半導体装置であって、 前記インターポーザの大きさが前記チップの大きさより
も小さく、 前記インターポーザのボンディングパッドと電極との間
に段差が設けられ、 前記インターポーザのボンディングパッドと前記チップ
のボンディングパッドとがワイヤ接続されていることを
特徴とする半導体装置。 - 【請求項２】 前記インターポーザは、前記チップのボ
ンディングパッドが露出できる大きさに形成されている
請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9035299A JPH10233466A (ja) | 1997-02-19 | 1997-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9035299A JPH10233466A (ja) | 1997-02-19 | 1997-02-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10233466A true JPH10233466A (ja) | 1998-09-02 |
Family
ID=12437909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9035299A Pending JPH10233466A (ja) | 1997-02-19 | 1997-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10233466A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340736A (ja) * | 1999-05-26 | 2000-12-08 | Sony Corp | 半導体装置及びその実装構造、並びにこれらの製造方法 |
-
1997
- 1997-02-19 JP JP9035299A patent/JPH10233466A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340736A (ja) * | 1999-05-26 | 2000-12-08 | Sony Corp | 半導体装置及びその実装構造、並びにこれらの製造方法 |
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