JPH10232777A - 並列演算プロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 並列に命令を実行できる並列演算プロセッサ 【解決手段】 命令キャッシュ１５０は、セレクタ１６
０により切り替えて、プログラム・メモリ１７０に代わ
って、乗累算部用の命令デコーダ１３０に対して命令を
供給できるような構成である。この命令キャッシュに
は、乗累算部１１０を用いて、データについては１つの
データ・メモリすなわち１つのメモリ・バスのみを用い
る演算する命令を格納する。乗累算部１１０が命令キャ
ッシュ１５０からの命令により、メモリ・バスの１つを
用いて演算を行っているのに並行して、プログラム・メ
モリ１７０から他のメモリ・バスを用いて、算術論理演
算部で行う演算例えばビット処理やシステム制御処理を
行う命令を読み出し、実行することができる。命令キャ
ッシュ１５０からの命令と、プログラム・メモリ１７０
からの命令とを全く独立に実行することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサの構成
に関し、特に、複数の演算器を有し、その複数の演算器
を用いて並列の演算を行うことができる並列演算プロセ
ッサに関するものである。

【０００２】

【従来の技術】従来から、コンピュータ・アーキテクチ
ャにおいて、複数の演算器を有し、その演算器を並列に
動作することにより、並列演算することは行われてい
る。このような並列動作する例としては、たとえば、種
類の異なる演算器（たとえば乗累算器と算術論理演算
器）を有するデジタル信号処理プロセッサ（ＤＳＰ）が
ある。

【０００３】このような複数の演算器を有するプロセッ
サの場合は、並列演算を行うために命令語に複数の演算
器に対応したフィールドを設け、このフィールドにより
同時に複数の演算器の動作を制御している。

【０００４】

【発明が解決しようとする課題】このような構成のプロ
セッサにおいて、並列演算のネックとなるのは、メモリ
からデータや命令を取り出すためのメモリ・バスであ
る。このメモリ・バスを複数設けることにより、ネック
を少なくすることは行われている。しかし、このメモリ
・バスを設けることは、データ長（たとえば１６ビッ
ト）の導線を設けることであり、チップ上に大きな面積
を占めることになり、また外部接続のためのピン等を設
ける必要がある。このため、メモリ・バスを増設するこ
とは、プロセッサ・チップの面積を増大させ、また、価
格を増加することを意味する。

【０００５】また、命令語に並列動作させるために、複
数のフィールドを設けることは、命令語を長くし、命令
語メモリの効率を下げることを意味する。

【０００６】本発明の目的は、メモリ・バスを増設する
ことなく、並列動作することができるプロセッサを提供
することである。

【０００７】また、本発明の目的は、各演算器ごとのフ
ィールドを設けることなく、並列演算を行うことのでき
るプロセッサを提供することである。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、相互にバスの競合を起こさない少なくと
も２種類の演算命令を有するプロセッサであって、プロ
グラムを格納したプログラム・メモリと、前記２種類の
命令のうちの一方の種類の命令を格納する命令キャッシ
ュと、前記命令キャッシュから読み出された命令を実行
する第１の演算部と、前記２種類の命令のうちの他の種
類の命令を実行する第２の演算部とを有し、前記命令キ
ャッシュから読み出された命令を実行する間、前記プロ
グラム・メモリから前記他の種類の命令を実行すること
を特徴とする。

【０００９】この発明では、命令キャッシュからの命令
と、プログラム・メモリからの命令とを全く独立に実行
することができるため、１つのプロセッサのなかに、あ
たかも２つの独立のプロセッサが存在するような処理が
可能になる。

【００１０】また、前記バスは少なくとも２本あり、前
記一方の種類の演算命令は、前記２本のバスのうち片方
のみを用いる命令であるとすることもできる。

【００１１】前記命令キャッシュに格納される命令は、
繰り返して用いるループ・プログラムであるとすること
もできる。

【００１２】そのうえ、第１の演算部は乗累算部であ
り、その乗累算部は、複数の乗累算器と、前記乗累算器
間に挿入した遅延部と、ローカル・データ・メモリとを
有し、前記バスからのデータと前記ローカル・データ・
メモリからのデータとを演算することもできる。

【００１３】乗累算部を有するプロセッサにおいては、
フィルタの演算に多く利用されており、並列に動作する
ことのできる機会が多く、命令キャッシュを用いること
により並列に処理できることが多く、本発明を有効に利
用できる。

【００１４】

【発明の実施の形態】本発明の実施形態を、図面を参照
して詳細に説明する。

【００１５】図１は、本発明の並列演算プロセッサの演
算部の実施形態の一例を示すブロック図である。図１に
示した並列演算プロセッサは、積和を計算することがで
きる乗累算部および算術論理演部を有する信号処理プロ
セッサ（ＤＳＰ）を示している。

【００１６】図１において、１０１および１０２はバン
ク構成のデータ・メモリ１およびデータ・メモリ２であ
り、それぞれメモリ・バス１ １０３およびメモリバス
２１０４に接続されて、データ・メモリ１ １０１およ
びデータ・メモリ２ １０２とは、独立にアクセスでき
る構成となっている。１１０は複数の乗累算器を有する
乗累算部、１２０は算術論理演算器を有する算術論理演
算部である。乗累算部１２０の構成については後で詳し
く説明する。算術論理演算部は、通常のプロセッサが有
する演算器の機能を備えている。

【００１７】１３０は乗累算部１１０に対する命令デコ
ーダで、１４０は算術演算部１２０に対する命令デコー
ダである。１５０は命令語を一時的に格納する命令キャ
ッシュである。１７０は、命令語が格納されており、上
記データ・メモリとは独立に読み出すことができるプロ
グラム・メモリである。１６０は、乗累算部用デコーダ
に入力する命令語を、命令キャッシュ１５０から入力す
るか、プログラム・メモリ１７０から入力するかを選択
するセレクタである。１０５は、命令語が格納されてい
るプログラム・メモリ１７０から読み出された命令語を
乗累算部用命令デコーダ１０３、算術論理演算部用命令
デコーダ１４０または命令キャッシュ１５０のどれに入
力するかを選択するためのデコーダである。

【００１８】さて、乗累算部１１０の構成および動作を
詳しく説明する。

【００１９】乗累算部１１０は、すくなくても２つ以上
の乗累算器１〜ｎの１１５〜１１７を備えている。各乗
累算器は、ａとｂの入力に対して、ａｂ＋ｃの積和を計
算することができる（ｃは乗累算器中のレジスタに記憶
している値である）。ローカル・データ・メモリ１１１
は、１０個程度のデータワード分を記憶できる容量を有
するローカル・メモリで、各乗累算器の入力の一方に接
続されている。また、各乗累算器間には１サイクルの遅
延ができる遅延回路１１２〜１１３が挿入されており、
ローカルメモリからのデータを遅延している。

【００２０】乗累算部１１０の動作を説明する。デジタ
ル信号処理でよく利用されているフィルタの場合を例に
して説明する。

【００２１】フィルタに用いられる計算式は、ｙ_t を出
力、ｘ_t を入力、αを係数とするとき、

【００２２】

【数１】ｙ_t ＝α₀ ｘ_t ＋α₁ ｘ_t+1 ＋α₂ ｘ_t+2 ＋α
₃ ｘ_t+3 ＋α₄ ｘ_t+4 ＋…＋α_k ｘ_t+k で表される。この計算式を、上述の乗累算部１１０で行
うことを説明する。なお、ｋは、正の整数である。

【００２３】さて、計算式の係数α₀ ，α₁ ，α₂ ，α
₃ ，α₄ ，・・・α_k をローカルメモリにまず格納して
おく。これは、データ・メモリ１またはデータ・メモリ
２からローカルメモリへの転送命令を用意しておき、こ
の転送命令を用いることにより行われる。

【００２４】入力データであるｘ_t ，ｘ_t+1 ，ｘ_t+2 ，
ｘ_t+3 ，ｘ_t+4 ，・・・ｘ_t+k は、データ・メモリ１
１０１からメモリ・バス１ １０３を介して順次読み出
され、乗累算部１１０に入力される。乗累算部１１０に
入力したデータは、乗累算器１ １１５，乗累算器２
１１６，乗累算器ｎ １１７に１サイクル遅れて入力さ
れる。また、係数α₀ ，α₁ ，α₂ ，α₃ ，α₄ ，・・
・α_k は、ローカルメモリ１１１から順次読み出され
て、乗累算器１，乗累算器２，・・・乗累算器ｎに、同
時に入力される。

【００２５】このように、入力されるデータを各乗累算
器で計算すると、ｔのときからｋサイクル後に、乗累算
器１，２，…，ｎには、それぞれｙ_t ，ｙ_t-1 ，…，ｙ
_t-nとして、

【００２６】

【数２】ｙ_t ＝α₀ ｘ_t ＋α₁ ｘ_t+1 ＋α₂ ｘ_t+2 ＋α
₃ ｘ_t+3＋α₄ ｘ_t+4 ＋…＋α_k x_t+k

【００２７】

【数３】ｙ_t-1 ＝α₀ ｘ_t-1 ＋α₁ ｘ_t ＋α₂ ｘ_t+1 ＋
α₃ ｘ_t+2＋α₄ ｘ_t+3 ＋…＋α_k ｘ_t+k-1

【００２８】

【数４】ｙ_t-n ＝α₀ ｘ_t-n ＋α₁ ｘ_t-n+1 ＋α₂ ｘ
_t-n+2 ＋α₃ ｘ_t-n+3＋α₄ ｘ_t-n+4 ＋…＋α_k ｘ_t-n+k が計算される。なお、ｘ_t-n ，…，ｘ_t-2 ，ｘ_t-1 は、
以前に入力したデータが各遅延回路１１２〜１１３に残
っていたものである。

【００２９】このように、ローカル・メモリおよび遅延
回路を用意することにより、データの読み出しは、２本
用意されているメモリ・バスの一方のみを利用すること
で、２入力の演算をｎ重の並列で行うことができる。し
かも、例えば同じフィルタの演算を繰り返し行うとき
は、最初にフィルタの演算に用いる係数をローカル・メ
モリに転送すれば、後はその転送された係数を用いるこ
とができるので、ローカル・メモリへの転送は、大した
オーバーヘッドにはならない。

【００３０】さて、命令キャッシュ１５０の動作につい
て説明する。この命令キャッシュ１５０は、セレクタ１
６０により切り替えて、プログラム・メモリ１７０に代
わって、乗累算部用の命令デコーダ１３０に対して命令
を供給できるような構成である。この命令キャッシュに
は、乗累算部１１０を用いて、データについては１つの
データ・メモリすなわち１つのメモリ・バスのみを用い
る演算する命令を格納する。この様な命令は、例えば、
前に説明したようなローカル・メモリを用いた演算を行
う命令である。

【００３１】乗累算部１１０が命令キャッシュ１５０か
らの命令により、メモリ・バスの１つを用いて演算を行
っているのに並行して、プログラム・メモリ１７０から
他のメモリ・バスを用いて、算術論理演算部で行う演算
例えばビット処理やシステム制御処理を行う命令を読み
出し、実行することができる。

【００３２】このように、命令キャッシュ１５０からの
命令と、プログラム・メモリ１７０からの命令とを全く
独立に実行することができるため、１つのプロセッサの
なかに、あたかも２つの独立のプロセッサが存在するよ
うな処理が可能になる。

【００３３】このローカル・メモリに対して格納される
命令としては、例えば、乗累算部１１０を用いて上述の
計算式を計算するようなループのプログラムの命令がよ
い。この様な場合、ループのプログラムを制御するため
のリピート（繰り返し）命令により、命令キャッシュを
用いて繰り返しを行うかを指定することが多い。

【００３４】図２（ａ）は、そのリピート命令のフォー
マットの１例を示している。

【００３５】リピート命令は、例えば、図２（ａ）で示
すように、命令を識別する命令コード、リピートを行う
範囲を示すプログラム・メモリのアドレス（Ａｄｄ）、
リピート回数（ｃｏｕｎｔ）、命令キャッシュを用いる
か否かを示すフラグ（Ｆ）で構成されている。

【００３６】図２（ｂ）を用いて、どのように図２
（ａ）に示したリピート命令と上述の命令キャッシュを
用いて、並列に演算を行うかを説明する。プログラム・
メモリ１７０から読み出した命令がリピート命令であ
り、命令キャッシュを用いてリピートを行うフラグが立
っているとする。このリピート命令で指定されたリピー
トの範囲が（Ａ）である。プロセッサの制御部は、引き
続き命令語をプログラム・メモリから読み出して実行す
るが、それとともに、読み出したリピートの範囲（Ａ）
の命令語を命令キャッシュ１５０に格納する。そして、
リピート範囲（Ａ）のプログラムの読み出しが終了する
と、フラグが立っている場合は、そのまま、引き続きプ
ログラム・メモリからの次のアドレスの命令語を読み出
して実行する。

【００３７】一方、命令キャッシュからも、リピート命
令で指定された回数から１回少ない回数、繰り返し命令
語が読み出されて実行される。この命令キャッシュから
読み出されている時間の間、プロセッサは、命令キャッ
シュからの命令とプログラム・メモリからの命令によ
り、並列に動作している。

【００３８】したがって、リピート命令のフラグで命令
キャッシュを利用して並列動作を行うことを指定した場
合は、ループのプログラムの次のプログラムは、ループ
を行っている時間の間、並列動作していることを意識し
て作成する必要がある。図２（ｂ）において、プログラ
ム・メモリ内の（Ｂ）と示した部分がその並列動作部分
のプログラムに対応している。

【００３９】なお、上記の例では、リピート命令により
フラグを用いて明示的に命令キャッシュを利用すること
を指定した。しかし、例えば乗累算部を用いるループの
場合に必ず命令キャッシュを利用するときは、リピート
範囲の乗累算部を用いる命令語を命令キャッシュに必ず
転送することにすると、上記で説明したフラグは必要な
くなる。

【００４０】上記では、乗累算部を有するデジタル信号
処理プロセッサ（ＤＳＰ）で説明した。これは、デジタ
ル信号処理プロセッサ（ＤＳＰ）においては、乗累算部
１１０の説明で例示したフィルタの演算に多く利用され
ており、並列に動作することのできる機会が多く、命令
キャッシュ１５０を用いることにより並列に処理できる
ことが多くなるからである。

【００４１】しかし、上述の命令キャッシュの構成は、
複数の演算部を有する汎用のプロセッサにも応用でき
る。この場合、少なくても命令キャッシュを設けた演算
部と他の１つの演算部において、互いにバスの競合がな
い演算が可能であることが必要である。

【００４２】

【発明の効果】上記の説明のように、本発明は、命令キ
ャッシュからの命令と、プログラム・メモリからの命令
とを全く独立に実行することができるため、１つのプロ
セッサのなかに、あたかも２つの独立のプロセッサが存
在するような処理が可能になる。

【００４３】乗累算部を有するプロセッサにおいては、
フィルタの演算に多く利用されており、並列に動作する
ことのできる機会が多く、命令キャッシュを用いること
により並列に処理できることが多く、本発明を有効に利
用できる。

【図面の簡単な説明】

【図１】本発明の実施形態を示すブロック図である。

【図２】本発明のプロセッサの動作を説明する図であ
る。

【符号の説明】

１０１，１０２ データ・メモリ １０３，１０４ メモリ・バス １０５ デコーダ １１０ 乗累算部 １１１ ローカル・データ・メモリ １１２，１１３ 遅延回路 １１５〜１１７ 乗累算器 １２０ 算術論理演算部 １３０ 乗累算部用命令デコーダ １４０ 算術論理演算用命令デコーダ １５０ 命令キャッシュ １６０ セレクタ １７０ プログラム・メモリ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 相互にバスの競合を起こさない少なくと
   も２種類の演算命令を有するプロセッサであって、 プログラムを格納したプログラム・メモリと、 前記２種類の命令のうちの一方の種類の命令を格納する
   命令キャッシュと、 前記命令キャッシュから読み出された命令を実行する第
   １の演算部と、 前記２種類の命令のうちの他の種類の命令を実行する第
   ２の演算部とを有し、 前記命令キャッシュから読み出された命令を実行する
   間、前記プログラム・メモリから前記他の種類の命令を
   実行することを特徴とする並列演算プロセッサ。
2. 【請求項２】 請求項１記載の並列演算プロセッサにお
   いて、 前記バスは少なくとも２本あり、前記一方の種類の演算
   命令は、前記２本のバスのうち片方のみを用いる命令で
   あることを特徴とする並列演算プロセッサ。
3. 【請求項３】 請求項１または２記載の並列演算プロセ
   ッサにおいて、 前記命令キャッシュに格納される命令は、繰り返して用
   いるループ・プログラムであることを特徴とする並列演
   算プロセッサ。
4. 【請求項４】 請求項１ないし３のいずれかに記載の並
   列演算プロセッサにおいて、前記第１の演算部は乗累算
   部であることを特徴とする並列演算プロセッサ。
5. 【請求項５】 請求項４記載の並列演算プロセッサにお
   いて、前記乗累算部は、 複数の乗累算器と、 前記乗累算器間に挿入した遅延部と、 ローカル・データ・メモリとを有し、 前記バスからのデータと前記ローカル・データ・メモリ
   からのデータとを演算することを特徴とする並列演算プ
   ロセッサ。