JPH10232761A - 並列演算プロセッサ - Google Patents
並列演算プロセッサInfo
- Publication number
- JPH10232761A JPH10232761A JP9036693A JP3669397A JPH10232761A JP H10232761 A JPH10232761 A JP H10232761A JP 9036693 A JP9036693 A JP 9036693A JP 3669397 A JP3669397 A JP 3669397A JP H10232761 A JPH10232761 A JP H10232761A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- multiply
- arithmetic
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【課題】 並列に命令を実行できる並列演算プロセッサ
【解決手段】 乗累算部１１０は、すくなくとも２つ以
上の乗累算器１〜ｎの１１５〜１１７を備えている。各
乗累算器は、ａとｂの入力に対して、ａｂ＋ｃの積和を
計算することができる（ｃは乗累算器中のレジスタに記
憶している値である）。ローカル・データ・メモリ１１
１は、１０個程度のデータワード分を記憶できる容量を
有するローカル・メモリで、各乗累算器の入力の一方に
接続されている。また、各乗累算器間には１サイクルの
遅延ができる遅延回路１１２〜１１３が挿入されてお
り、ローカルメモリからのデータを遅延している。
上の乗累算器１〜ｎの１１５〜１１７を備えている。各
乗累算器は、ａとｂの入力に対して、ａｂ＋ｃの積和を
計算することができる（ｃは乗累算器中のレジスタに記
憶している値である）。ローカル・データ・メモリ１１
１は、１０個程度のデータワード分を記憶できる容量を
有するローカル・メモリで、各乗累算器の入力の一方に
接続されている。また、各乗累算器間には１サイクルの
遅延ができる遅延回路１１２〜１１３が挿入されてお
り、ローカルメモリからのデータを遅延している。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサの構成
に関し、特に、複数の演算器を有し、その複数の演算器
を用いて並列の演算を行うことができる並列演算プロセ
ッサに関するものである。
に関し、特に、複数の演算器を有し、その複数の演算器
を用いて並列の演算を行うことができる並列演算プロセ
ッサに関するものである。
【０００２】
【従来の技術】従来から、コンピュータ・アーキテクチ
ャにおいて、複数の演算器を有し、その演算器を並列に
動作することにより、並列演算することは行われてい
る。このような並列動作する例としては、たとえば、種
類の異なる演算器（たとえば乗累算器と算術論理演算
器）を有するデジタル信号処理プロセッサ（ＤＳＰ）が
ある。
ャにおいて、複数の演算器を有し、その演算器を並列に
動作することにより、並列演算することは行われてい
る。このような並列動作する例としては、たとえば、種
類の異なる演算器（たとえば乗累算器と算術論理演算
器）を有するデジタル信号処理プロセッサ（ＤＳＰ）が
ある。
【０００３】
【発明が解決しようとする課題】このような構成のプロ
セッサにおいて、並列演算のネックとなるのは、メモリ
からデータや命令を取り出すためのメモリ・バスであ
る。このメモリ・バスを複数設けることにより、ネック
を少なくすることは行われている。しかし、このメモリ
・バスを設けることは、データ長（たとえば１６ビッ
ト）の導線を設けることであり、チップ上に大きな面積
を占めることになり、また外部接続のためのピン等を設
ける必要がある。このため、メモリ・バスを増設するこ
とは、プロセッサ・チップの面積を増大させ、また、価
格を増加することを意味する。
セッサにおいて、並列演算のネックとなるのは、メモリ
からデータや命令を取り出すためのメモリ・バスであ
る。このメモリ・バスを複数設けることにより、ネック
を少なくすることは行われている。しかし、このメモリ
・バスを設けることは、データ長（たとえば１６ビッ
ト）の導線を設けることであり、チップ上に大きな面積
を占めることになり、また外部接続のためのピン等を設
ける必要がある。このため、メモリ・バスを増設するこ
とは、プロセッサ・チップの面積を増大させ、また、価
格を増加することを意味する。
【０００４】本発明の目的は、メモリ・バスを増設する
ことなく、並列動作することができるプロセッサを提供
することである。
ことなく、並列動作することができるプロセッサを提供
することである。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数の演算器と、前記演算器間に挿入し
た遅延部と、ローカル・データ・メモリとを有する演算
部を含み、バスからのデータと前記ローカル・データ・
メモリからのデータとを演算することを特徴とする並列
演算プロセッサである。
に、本発明は、複数の演算器と、前記演算器間に挿入し
た遅延部と、ローカル・データ・メモリとを有する演算
部を含み、バスからのデータと前記ローカル・データ・
メモリからのデータとを演算することを特徴とする並列
演算プロセッサである。
【０００６】また、前記複数の演算器が累乗算器とする
こともできる。
こともできる。
【０００７】このように構成することにより、メモリ・
バスを増設することなく、並列動作することができるプ
ロセッサを提供することができる。
バスを増設することなく、並列動作することができるプ
ロセッサを提供することができる。
【０００８】
【発明の実施の形態】本発明の実施形態を、図面を参照
して詳細に説明する。
して詳細に説明する。
【０００９】図１は、本発明の並列演算プロセッサの演
算部の実施形態の一例を示すブロック図である。図１に
示した並列演算プロセッサは、積和を計算することがで
きる乗累算部および算術論理演部を有する信号処理プロ
セッサ（ＤＳＰ）を示している。
算部の実施形態の一例を示すブロック図である。図１に
示した並列演算プロセッサは、積和を計算することがで
きる乗累算部および算術論理演部を有する信号処理プロ
セッサ（ＤＳＰ）を示している。
【００１０】図１において、１０１および１０２はバン
ク構成のデータ・メモリ１およびデータ・メモリ２であ
り、それぞれメモリ・バス１ １０３およびメモリバス
２１０４に接続されて、データ・メモリ１ １０１およ
びデータ・メモリ２ １０２とは、独立にアクセスでき
る構成となっている。１１０は複数の乗累算器を有する
乗累算部、１２０は算術論理演算器を有する算術論理演
算部である。乗累算部１２０の構成については後で詳し
く説明する。算術論理演算部は、通常のプロセッサが有
する演算器の機能を備えている。
ク構成のデータ・メモリ１およびデータ・メモリ２であ
り、それぞれメモリ・バス１ １０３およびメモリバス
２１０４に接続されて、データ・メモリ１ １０１およ
びデータ・メモリ２ １０２とは、独立にアクセスでき
る構成となっている。１１０は複数の乗累算器を有する
乗累算部、１２０は算術論理演算器を有する算術論理演
算部である。乗累算部１２０の構成については後で詳し
く説明する。算術論理演算部は、通常のプロセッサが有
する演算器の機能を備えている。
【００１１】１３０は乗累算部１１０に対する命令デコ
ーダで、１４０は算術演算部１２０に対する命令デコー
ダである。１７０は、命令語が格納されており、上記デ
ータ・メモリとは独立に読み出すことができるプログラ
ム・メモリである。１０５は、命令語が格納されている
プログラム・メモリ１７０から読み出された命令語を乗
累算部用命令デコーダ１０３または算術論理演算部用命
令デコーダ１４０に入力するかを選択するためのデコー
ダである。
ーダで、１４０は算術演算部１２０に対する命令デコー
ダである。１７０は、命令語が格納されており、上記デ
ータ・メモリとは独立に読み出すことができるプログラ
ム・メモリである。１０５は、命令語が格納されている
プログラム・メモリ１７０から読み出された命令語を乗
累算部用命令デコーダ１０３または算術論理演算部用命
令デコーダ１４０に入力するかを選択するためのデコー
ダである。
【００１２】さて、乗累算部１１０の構成および動作を
詳しく説明する。
詳しく説明する。
【００１３】乗累算部１１０は、すくなくとも２つ以上
の乗累算器１〜ｎの１１５〜１１７を備えている。各乗
累算器は、ａとｂの入力に対して、ａｂ＋ｃの積和を計
算することができる（ｃは乗累算器中のレジスタに記憶
している値である）。ローカル・データ・メモリ１１１
は、１０個程度のデータワード分を記憶できる容量を有
するローカル・メモリで、各乗累算器の入力の一方に接
続されている。また、各乗累算器間には１サイクルの遅
延ができる遅延回路１１２〜１１３が挿入されており、
ローカルメモリからのデータを遅延している。
の乗累算器１〜ｎの１１５〜１１７を備えている。各乗
累算器は、ａとｂの入力に対して、ａｂ＋ｃの積和を計
算することができる（ｃは乗累算器中のレジスタに記憶
している値である）。ローカル・データ・メモリ１１１
は、１０個程度のデータワード分を記憶できる容量を有
するローカル・メモリで、各乗累算器の入力の一方に接
続されている。また、各乗累算器間には１サイクルの遅
延ができる遅延回路１１２〜１１３が挿入されており、
ローカルメモリからのデータを遅延している。
【００１４】乗累算部１１０の動作を説明する。デジタ
ル信号処理でよく利用されているフィルタの場合を例に
して説明する。
ル信号処理でよく利用されているフィルタの場合を例に
して説明する。
【００１５】フィルタに用いられる計算式は、ｙt を出
力、ｘt を入力、αを係数とするとき、
力、ｘt を入力、αを係数とするとき、
【００１６】
【数１】ｙt ＝α0 ｘt ＋α1 ｘt+1 ＋α2 ｘt+2 ＋α
3 ｘt+3 ＋α4 ｘt+4 ＋・・・＋αk ｘt+k で表される。この計算式を、上述の乗累算部１１０で行
うことを説明する。なお、ｋは、正の整数である。
3 ｘt+3 ＋α4 ｘt+4 ＋・・・＋αk ｘt+k で表される。この計算式を、上述の乗累算部１１０で行
うことを説明する。なお、ｋは、正の整数である。
【００１７】さて、計算式の係数α0 ，α1 ，α2 ，α
3 ，α4 ，・・・αk をローカルメモリにまず格納して
おく。これは、データ・メモリ１またはデータ・メモリ
２からローカルメモリへの転送命令を用意しておき、こ
の転送命令を用いることにより行われる。
3 ，α4 ，・・・αk をローカルメモリにまず格納して
おく。これは、データ・メモリ１またはデータ・メモリ
２からローカルメモリへの転送命令を用意しておき、こ
の転送命令を用いることにより行われる。
【００１８】入力データであるｘt ，ｘt+1 ，ｘt+2 ，
ｘt+3 ，ｘt+4 ，・・・ｘt+k は、データ・メモリ１
１０１からメモリ・バス１ １０３を介して順次読み出
され、乗累算部１１０に入力される。乗累算部１１０に
入力したデータは、乗累算器１ １１５，乗累算器２
１１６，乗累算器ｎ １１７に同時に入力される。ま
た、係数α0 ，α1 ，α2 ，α3 ，α4 ，・・・αk
は、ローカルメモリ１１１から順次読み出されて、乗累
算器１，乗累算器２，・・・乗累算器ｎに、１サイクル
毎遅れて入力される。
ｘt+3 ，ｘt+4 ，・・・ｘt+k は、データ・メモリ１
１０１からメモリ・バス１ １０３を介して順次読み出
され、乗累算部１１０に入力される。乗累算部１１０に
入力したデータは、乗累算器１ １１５，乗累算器２
１１６，乗累算器ｎ １１７に同時に入力される。ま
た、係数α0 ，α1 ，α2 ，α3 ，α4 ，・・・αk
は、ローカルメモリ１１１から順次読み出されて、乗累
算器１，乗累算器２，・・・乗累算器ｎに、１サイクル
毎遅れて入力される。
【００１９】このように、入力されるデータを各乗累算
器で計算すると、ｔのときからｋサイクル後に、乗累算
器１，２，…，ｎには、それぞれｙ1 ，ｙt-1 ，ｙt-n
として、
器で計算すると、ｔのときからｋサイクル後に、乗累算
器１，２，…，ｎには、それぞれｙ1 ，ｙt-1 ，ｙt-n
として、
【００２０】
【数２】ｙt ＝α0 ｘt ＋α1 ｘt+1 ＋α2 ｘt+2 ＋α
3 ｘt+3＋α4 ｘt+4 ＋・・・＋αk ｘｔ＋ｋ
3 ｘt+3＋α4 ｘt+4 ＋・・・＋αk ｘｔ＋ｋ
【００２１】
【数３】ｙｔ−１ ＝α0 ｘt-1 ＋α1 ｘt ＋α2 ｘ
t+1 ＋α3 ｘt+2＋α4 ｘt+3 ＋・・・＋αk ｘt+k-1
t+1 ＋α3 ｘt+2＋α4 ｘt+3 ＋・・・＋αk ｘt+k-1
【００２２】
【数４】ｙt-n ＝α0 ｘt-n ＋α1 ｘt-n+1 ＋α2 ｘ
t-n+2 ＋α3 ｘt-n+3＋α4 ｘt-n+4 ＋・・・＋αk ｘ
t-n+k が計算される。なお、ｘt-n ，…，ｘt-2 ，ｘt-1 は、
以前に入力されたデータが各遅延回路１１２〜１１３に
残っていたものである。
t-n+2 ＋α3 ｘt-n+3＋α4 ｘt-n+4 ＋・・・＋αk ｘ
t-n+k が計算される。なお、ｘt-n ，…，ｘt-2 ，ｘt-1 は、
以前に入力されたデータが各遅延回路１１２〜１１３に
残っていたものである。
【００２３】上記の演算器１１０の動作を、ｔ＝０、ｎ
＝３の場合を例にとり、図２を用いて詳しく説明する。
図２（ａ）〜図２（ｃ）は、サイクル１〜３の時の演算
器１１０の状態を各々表している。
＝３の場合を例にとり、図２を用いて詳しく説明する。
図２（ａ）〜図２（ｃ）は、サイクル１〜３の時の演算
器１１０の状態を各々表している。
【００２４】図２（ａ）において、メモリ・バス１０３
からは、ｘ0 が入力され、ローカル・メモリ１１１から
は、係数α0 が読み出される。また、遅延素子１１２，
１１３からは、前のサイクルのときに入力されたデータ
ｘ-1，ｘ-2がそれぞれ乗累算器１１６，１１７に入力さ
れている。従って、図２（ｄ）に示すように、サイクル
１においては、乗累算器１１５〜１１７においては、α
0 ｘ0 ，α0 ｘ-1，α0 ｘ-2が計算される。
からは、ｘ0 が入力され、ローカル・メモリ１１１から
は、係数α0 が読み出される。また、遅延素子１１２，
１１３からは、前のサイクルのときに入力されたデータ
ｘ-1，ｘ-2がそれぞれ乗累算器１１６，１１７に入力さ
れている。従って、図２（ｄ）に示すように、サイクル
１においては、乗累算器１１５〜１１７においては、α
0 ｘ0 ，α0 ｘ-1，α0 ｘ-2が計算される。
【００２５】図２（ｂ）では、サイクル２の時の様子が
示されており、データｘ1 が入力され、係数α1 が読み
出される。上記と同様に各乗累算器１１５〜１１７にお
いては、α1 ｘ1 ，α1 ｘ0 ，α1 ｘ-1が計算される。
示されており、データｘ1 が入力され、係数α1 が読み
出される。上記と同様に各乗累算器１１５〜１１７にお
いては、α1 ｘ1 ，α1 ｘ0 ，α1 ｘ-1が計算される。
【００２６】図２（ｃ）では、サイクル３の時の様子が
示されており、データｘ2 が入力され、係数α2 が読み
出される。上記と同様に各乗累算器１１５〜１１７にお
いては、α2 ｘ2 ，α2 ｘ1 ，α2 ｘ0 が計算される。
示されており、データｘ2 が入力され、係数α2 が読み
出される。上記と同様に各乗累算器１１５〜１１７にお
いては、α2 ｘ2 ，α2 ｘ1 ，α2 ｘ0 が計算される。
【００２７】したがって、ｋ−１サイクル後には、図２
（ｄ）に示すような計算が、各乗累算器１１５〜１１７
に求められる。
（ｄ）に示すような計算が、各乗累算器１１５〜１１７
に求められる。
【００２８】このように、ローカル・メモリおよび遅延
回路を用意することにより、データの読み出しは、２本
用意されているメモリ・バスの一方のみを利用すること
で、２入力の演算をｎ重の並列で行うことができる。し
かも、例えば同じフィルタの演算を繰り返し行うとき
は、最初にフィルタの演算に用いる係数をローカル・メ
モリに転送すれば、後はその転送された係数を用いるこ
とができるので、ローカル・メモリへの転送は、大した
オーバーヘッドにはならない。
回路を用意することにより、データの読み出しは、２本
用意されているメモリ・バスの一方のみを利用すること
で、２入力の演算をｎ重の並列で行うことができる。し
かも、例えば同じフィルタの演算を繰り返し行うとき
は、最初にフィルタの演算に用いる係数をローカル・メ
モリに転送すれば、後はその転送された係数を用いるこ
とができるので、ローカル・メモリへの転送は、大した
オーバーヘッドにはならない。
【００２９】
【発明の効果】上述のように、本発明によれば、ローカ
ル・メモリを演算器内に設けたことにより、バスの競合
が少なくなり、プロセッサにおいて並列演算を行うこと
が容易になる。
ル・メモリを演算器内に設けたことにより、バスの競合
が少なくなり、プロセッサにおいて並列演算を行うこと
が容易になる。
【図１】本発明の実施形態を示すブロック図である。
【図２】乗累算部１１０の動作を説明する図である。
１０１，１０２ データ・メモリ １０３，１０４ メモリ・バス １０５ デコーダ １１０ 乗累算部 １１１ ローカル・データ・メモリ １１２，１１３ 遅延回路 １１５〜１１７ 乗累算器 １２０ 算術論理演算部 １３０ 乗累算部用命令デコーダ １４０ 算術論理演算用命令デコーダ １７０ プログラム・メモリ
Claims (2)
- 【請求項１】 複数の演算器と、 前記演算器間に挿入した遅延部と、 ローカル・データ・メモリとを有する演算部を含み、 バスからのデータと前記ローカル・データ・メモリから
のデータとを演算することを特徴とする並列演算プロセ
ッサ。 - 【請求項２】 前記複数の演算器が累乗算器であること
を特徴とする並列演算プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9036693A JPH10232761A (ja) | 1997-02-20 | 1997-02-20 | 並列演算プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9036693A JPH10232761A (ja) | 1997-02-20 | 1997-02-20 | 並列演算プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10232761A true JPH10232761A (ja) | 1998-09-02 |
Family
ID=12476887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9036693A Withdrawn JPH10232761A (ja) | 1997-02-20 | 1997-02-20 | 並列演算プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10232761A (ja) |
-
1997
- 1997-02-20 JP JP9036693A patent/JPH10232761A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |