JPH1023104A

JPH1023104A - 状態監視装置

Info

Publication number: JPH1023104A
Application number: JP8172331A
Authority: JP
Inventors: Yutaka Shinozaki; 豊篠▲崎▼
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-07-02
Filing date: 1996-07-02
Publication date: 1998-01-23

Abstract

(57)【要約】【課題】本発明は状態監視装置に関し、簡単な回路構
成で、監視対象の所望の状態遷移を高速かつ効率良く検
出可能な状態監視装置の提供を課題とする。【解決手段】監視データを入力するデータ入力回路
と、データ入力回路に第１のポートＰ１を接続したデュ
アルポートＲＡＭと、デュアルポートＲＡＭの第２のポ
ートＰ２に接続したＣＰＵと、データ入力回路の監視デ
ータとデュアルポートＲＡＭの記憶データとを比較する
比較回路と、状態監視装置の制御を行う制御回路とを備
え、制御回路は、データ入力回路の監視データとデュア
ルポートＲＡＭの１又は２以上の記憶データとを比較す
ると共に、所定の比較条件を満足した場合は、その旨を
ＣＰＵに通知する。好ましくは、制御回路は、比較検査
後の監視データをデュアルポートＲＡＭの対応する記憶
データのアドレスに書き込むと共に、データ入力回路の
監視データと、これに対応するデュアルポートＲＡＭの
前回及び前々回の各記憶データとをシーケンシャルに比
較し、所定の比較条件を満足した場合は、その旨をＣＰ
Ｕに通知する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は状態監視装置に関
し、更に詳しくはデータ伝送装置等における膨大な量の
状態情報の監視や、スイッチ設定入力の変更監視等に使
用して好適なる状態監視装置に関する。この種の装置で
は、状態変化の迅速かつ信頼性の高い検出が必要とな
る。また、変化する状態の中から、特定の状態の発生を
高信頼性で検出するような用途にも使用される。

【０００２】

【従来の技術】従来は、ＣＰＵがＩ／Ｏインタフェース
等を介して監視データを直接にＲＡＭに取り込むと共
に、専らファームウエア（プログラム）の処理により、
状態変化の検出や状態変化の２重保護検出（チャタリン
グ防止等）を行っていた。

【０００３】

【発明が解決しようとする課題】しかし、メインのＣＰ
Ｕがこのような監視データの処理に関わるのは負担であ
り、メイン処理に支障を来す恐れがある。また、専用の
ＣＰＵを設ける方法もあるが、コスト増になると共に、
状態の変化速度が速い場合は、処理が追いつかない。

【０００４】また、監視対象の数が増した場合でも、Ｃ
ＰＵの処理速度の制限により、処理困難となる。本発明
の目的は、簡単な回路構成で、監視対象の所望の状態遷
移を高速かつ効率良く検出可能な状態監視装置を提供す
ることにある。

【０００５】

【課題を解決するための手段】上記の課題は例えば図１
の構成により解決される。即ち、本発明（１）の状態監
視装置は、監視データを入力するデータ入力回路と、デ
ータ入力回路に第１のポートＰ１を接続したデュアルポ
ートＲＡＭと、デュアルポートＲＡＭの第２のポートＰ
２に接続したＣＰＵと、データ入力回路の監視データと
デュアルポートＲＡＭの記憶データとを比較する比較回
路と、状態監視装置の制御を行う制御回路とを備え、制
御回路は、データ入力回路の監視データとデュアルポー
トＲＡＭの１又は２以上の記憶データとを比較すると共
に、所定の比較条件を満足した場合は、その旨をＣＰＵ
に通知するものである。

【０００６】本発明（１）によれば、簡単な回路構成の
付加により、監視対象の所望の状態遷移を高速に検出可
能であると共に、ＣＰＵは所定の比較条件を満足した場
合にのみ通知を受けるので、ＣＰＵの処理負担が大幅に
軽減される。即ち、ＣＰＵは監視対象の所望の状態遷移
を高速かつ効率良く検出可能となる。なお、監視データ
のサイズが大きい場合は、該監視データとデュアルポー
トＲＡＭの２以上の記憶データとを比較する場合もあり
得る。また、監視データのサイズが大きくなくても、後
述の本発明（５）のように、該監視データとデュアルポ
ートＲＡＭの２以上の記憶データとを比較する場合もあ
り得る。更には、この監視データは１ビットサイズでも
良い。

【０００７】好ましくは、本発明（２）においては、上
記本発明（１）において、制御回路は、比較検査後の監
視データをデュアルポートＲＡＭの対応する記憶データ
のアドレスに書き込む。例えば、入力の監視データと、
デュアルポートＲＡＭのアドレス「０」の記憶データと
を比較した場合に、比較検査後の前記監視データをデュ
アルポートＲＡＭのアドレス「０」に書き込む。

【０００８】従って、アドレス「０」の記憶データは時
系列に更新され、よて各監視データの時系列な監視（比
較）が高速に行える。また好ましくは、本発明（３）に
おいては、上記本発明（２）において、制御回路は、デ
ータ入力回路の監視データと、これに対応するデュアル
ポートＲＡＭの前回の記憶データとの比較が不一致の場
合は、その旨をＣＰＵに通知する。

【０００９】従って、監視データの変化の発生を効率良
く検出できる。また好ましくは、本発明（４）において
は、上記本発明（２）において、制御回路は、データ入
力回路の監視データと、これに対応するデュアルポート
ＲＡＭの前回の記憶データとの比較が一致の場合は、そ
の旨をＣＰＵに通知する。従って、監視データの２重保
護検出を効率良く行える。

【００１０】また好ましくは、本発明（５）において
は、上記本発明（２）において、制御回路は、データ入
力回路の監視データと、これに対応するデュアルポート
ＲＡＭの前回及び前々回の各記憶データとをシーケンシ
ャルに比較すると共に、所定の比較条件を満足した場合
は、その旨をＣＰＵに通知する。例えば、今回の入力の
監視データと前回の記憶データとの間で比較一致が得ら
れた場合に、更に前記監視データと他のアドレスに記憶
されている前々回の記憶データとの間で比較検査を行う
と共に、比較不一致の場合は、その旨をＣＰＵに通知す
る。

【００１１】従って、監視データの２重保護検出を効率
良く行えると共に、雑音の重畳やチャタリング等による
状態変化の誤検出を有効に回避できる。また好ましく
は、本発明（６）においては、上記本発明（１）におい
て、制御回路は、比較検査後の監視データをデュアルポ
ートＲＡＭに書き込まない。この場合は、データ入力回
路の監視データと、予めＣＰＵがデュアルポートＲＡＭ
に書き込んだ記憶データとを比較することが可能とな
る。これにより、入力の監視データと予めＣＰＵが書き
込んだ所望の記憶データとの間の一致／不一致を効率良
く検出できる。

【００１２】また好ましくは、本発明（７）において
は、上記本発明（１）において、制御回路は、ＣＰＵか
らの指示に従い、比較検査後の監視データのデュアルポ
ートＲＡＭへの書込を付勢又は消勢する。この場合は、
データ入力回路の監視データと、予めＣＰＵがデュアル
ポートＲＡＭに書き込んだ記憶データ、又はＣＰＵが任
意の時点で監視データをデュアルポートＲＡＭに取り込
んだ記憶データとを比較することが可能となる。

【００１３】また好ましくは、本発明（８）において
は、上記本発明（１）〜（７）において、制御回路は、
入力の監視データをチャネル毎に時系列に処理する。例
えば、チャネル「０」とチャネル「１」の監視データが
ある場合に、チャネル「０」の監視データはデュアルポ
ートＲＡＭのアドレス「０」で処理し、次にチャネル
「１」の監視データをデュアルポートＲＡＭのアドレス
「１」で処理する。従って、膨大な情報量の状態監視を
高速かつ効率良く行える。

【００１４】また好ましくは、本発明（９）において
は、上記本発明（８）において、制御回路は、各比較結
果の信号を時系列に記憶する記憶回路を備え、該記憶回
路の内容をＣＰＵから読取可能に構成したものである。
上記の如く、入力の監視データをチャネル毎に時系列に
処理する場合は、監視１フレーム（全チャネル）分の比
較結果の信号を時系列に記憶しておき、これをＣＰＵか
ら一括読取可能に構成しておけば、ＣＰＵはその内容を
調べることでどのチャネルで比較条件を満足したかを容
易に把握でき、事後の処理を能率良く行える。

【００１５】また好ましくは、本発明（１０）において
は、上記本発明（１）〜（９）において、データ入力回
路は、入力のシリアルの監視データをパラレルの監視デ
ータに変換する。従って、パラレル入力の監視情報のみ
ならず、シリアル入力の監視情報も高速かつ効率良く監
視できる。

【００１６】

【発明の実施の形態】以下、添付図面に従って本発明に
好適なる実施の形態を詳細に説明する。なお、全図を通
して同一符号は同一又は相当部分を示すものとする。図
２は第１の実施の形態による状態監視装置の構成を示す
図で、該図は入力の今回の監視データとデュアルポート
ＲＡＭに記憶した前回の監視データとの比較結果が不一
致の場合に、その旨をＣＰＵに通知する構成を示してい
る。

【００１７】図において、ＢＦ０〜ＢＦ７，ＢＦ１１は
出力３ステートのバッファ回路、ＤＰＲＡＭは例えば８
バイト分の記憶容量を有するデュアルポートＲＡＭ、Ｃ
ＭＰは各８ビットのデータを比較するコンパレータ、Ｆ
Ｆ１はＪ−Ｋタイプのフリップフロップ、ＦＦ２はＤタ
イプのフリップフロップ、ＣＴＲはバイナリーカウン
タ、ＤＥＣはデコーダ、ＤＬは入力信号の立ち上がり部
分を遅延させる遅延回路、Ａ１、Ａ２はＡＮＤゲート回
路、Ｉ１，Ｉ２はインバータ回路、ＳＢは監視データの
データバス、ＤＢ１はＤＰＲＡＭのポート１のデータバ
ス、ＤＢ２はＤＰＲＡＭのポート２のデータバスであ
る。

【００１８】なお、ＤＰＲＡＭのポート２は外部のＣＰ
Ｕ（主制御装置）に接続している。また、この例の入力
の監視データは１チャネル当たり８ビットから成り、８
チャネル分がパラレルに入力している。カウンタＣＴＲ
は、所定のクロック信号ＣＫによりカウント値０〜１５
を繰り返し計数している。デコーダＤＥＣは、カウンタ
ＣＴＲの各カウントビットＱ１〜Ｑ３をデコードしてお
り、これによりバッファ回路ＢＦＯ〜ＢＦ７の各チップ
選択信号＊ＣＳ０〜＊ＣＳ７（但し、記号＊は負論理を
示す）を巡回的に生成している。また、カウンタＣＴＲ
の各カウントビットＱ１〜Ｑ３はＤＰＲＡＭにおけるポ
ート１のアドレスＡ０〜Ａ２にも入力している。従っ
て、バッファ回路ＢＦＯ〜ＢＦ７の各監視データＩＮ０
〜ＩＮ７は夫々ＤＰＲＡＭのアドレス「０」〜「７」に
対応している。

【００１９】更に、カウンタＣＴＲの最下位のカウント
ビットＱ０（＊Ｑ０）はＤＰＲＡＭのリード／ライト制
御に使用される。この場合に、始めのビットＱ０＝０の
タイミングは、ＤＰＲＡＭにおけるポート１のリードタ
イミングであり、入力の監視データＩＮ０〜ＩＮ６／Ｉ
Ｎ７とＤＰＲＡＭの対応するアドレスからのリードデー
タＲＤ０〜ＲＤ６／ＲＤ７とを比較するタイミングでも
ある。

【００２０】これを具体的に言うと、例えばチップ選択
信号＊ＣＳ０＝０により、バッファ回路ＢＦ０の監視デ
ータＩＮ０がデータバスＳＢ上に出力される。この時、
バッファ回路ＢＦ１１は、そのゲート入力端子＊Ｇ＝１
（即ち、＊ＷＥ＝１）により、その出力レベルはハイイ
ンピーダンスである。一方、ＤＰＲＡＭの読出制御信号
＊Ｒ／Ｗ＝０（即ち、＊ＯＥ＝０）により、ＤＰＲＡＭ
からの読出データＲＤ０がデータバスＤＢ１上に出力さ
れる。コンパレータＣＭＰは、入力の監視データＩＮ０
とＤＰＲＡＭからの読出データＲＤ０とを比較してお
り、一致する場合は比較結果の出力端子（Ａ＝Ｂ）に論
理１を出力し、一致しない場合は論理０を出力する。こ
れがインバータ回路Ｉ１で反転され、比較結果信号Ａ≠
Ｂとなって、フリップフロップＦＦ１のＪ端子に入力す
る。また、ＡＮＤゲート回路Ａ１は比較結果信号の中央
のタイミングに検査クロック信号ＣＣＫを出力する。こ
れにより、フリップフロップＦＦ１は、Ａ＝Ｂ（即ち、
ＩＮ０＝ＲＤ０）の場合はセットされないが、Ａ≠Ｂ
（即ち、ＩＮ０≠ＲＤ０）の場合はセットされて出力の
検査信号ＣＦ＝１となる。監視データＩＮ１〜ＩＮ７と
読出データＲＤ１〜ＲＤ７の関係も同様である。

【００２１】次のＱ０＝１タイミングは監視データのラ
イトタイミングである。このタイミングには、ＤＰＲＡ
Ｍの書込制御信号＊ＷＥ＝０により、バッファ回路ＢＦ
１１が開き、監視データＩＮ０に対応する書込データＷ
Ｄ０がデータバスＤＢ１上に出力される。この時、読出
制御信号＊ＯＥ＝１によりＤＰＲＡＭはデータを読み出
していない。そして、データバスＤＢ１上の書込データ
ＷＤ０は、書込制御信号＊ＷＥ＝０により、ＤＰＲＡＭ
のアドレス「０」に書き込まれる。監視データＩＮ１〜
ＩＮ７のデータ書込についても同様である。

【００２２】こうして、各監視データＩＮ０〜ＩＮ７の
比較検査及びＤＰＲＡＭへの書込を時系列に行うと共
に、チップ選択信号＊ＣＳ７＝０のタイミングでは、カ
ウンタＣＴＲよりキャリー信号ＣＯが出力される。ＡＮ
Ｄゲート回路Ａ２はキャリー信号ＣＯとクロック信号＊
ＣＫとによりフレームパルス信号ＦＰを生成する。この
時点では、１フレーム分の比較検査で１つでも前回と比
較不一致の監視データが存在した場合は、フリップフロ
ップＦＦ１の検査信号ＣＦ＝１である。該信号ＣＦ＝１
はフレームパルス信号ＦＰの立ち上がりでフリップフロ
ップＦＦ２に転送され、その後遅延回路ＤＬにより遅れ
たタイミングにリセットされる。

【００２３】フリップフロップＦＦ２は、検査結果の信
号ＣＦ＝１（不一致検出）を転送されたことにより、Ｃ
ＰＵに対して割込要求ＩＲＱを掛ける。ＣＰＵは割込要
求ＩＲＱを受け付けたことにより、該割込要求の受付応
答信号＊ＩＡＫを返送し、これによりフリップフロップ
ＦＦ２はリセットされる。更に、この場合のＣＰＵは、
その割込処理において、必要ならＤＰＲＡＭの記憶デー
タを読み出し、どのチャネルの監視データがどの様に変
化したのかを解析する。

【００２４】図３は第１の実施の形態による状態監視装
置の動作タイミングチャートである。図において、最初
の検査フレームでは、今回の入力の監視データＩＮ０_C
〜ＩＮ７_Cがスキャン選択されるのに同期して、ＤＰＲ
ＡＭからは前回の検査フレームで書き込まれた各記憶デ
ータＤ０_b〜Ｄ７_bが順次読み出される。そして、今回
の各監視データＩＮ０_C〜ＩＮ７_Cに変化が無い場合
は、各比較でＡ≠Ｂ＝０となり、ＣＰＵに割込要求ＩＲ
Ｑは掛からない。即ち、この場合のＣＰＵは状態監視動
作には何ら感知する必要は無く、専ら本来のメイン処理
に専念できる。

【００２５】次の検査フレームでは、次フレーム中の監
視データＩＮ１_dと前回の記憶データＤ１_cとの比較で
不一致が生じている。即ち、次フレーム中の監視データ
ＩＮ１_dは前回の監視データＩＮ１_cから変化してい
る。その結果、この検査フレームの終わりにはＣＰＵに
割込要求ＩＲＱが掛かる。図４は第２の実施の形態によ
る状態監視装置の構成を示す図で、該図は図２の第１の
実施の形態による状態監視装置に対して、不一致が発生
した監視データの記憶場所を分かり易くするための回路
を付加した場合の構成を示している。

【００２６】図において、ＳＲはシフトレジスタ（シリ
アル−パラレル変換回路）、ＲＧは出力３ステートのレ
ジスタである。他の構成は図２と同一で良い。この構成
では、チップ選択信号＊ＣＳ０〜＊ＣＳ７の各検査タイ
ミングにおいて、シリアルに発生する各比較結果信号Ａ
≠Ｂの内容は、検査クロック信号ＣＣＫの各立ち上がり
によりシフトレジスタＳＲに順次シフトインする。そし
て、チップ選択信号＊ＣＳ７のタイミングでは、１フレ
ーム分の比較結果のデータがシフトレジスタＳＲに蓄積
されており、これをフレームパルス信号ＦＰの立ち上が
りによりレジスタＲＧに転送する。

【００２７】この場合のＣＰＵは、Ｉ／Ｏリード信号＊
ＩＯＲＤによりデータバスＤＢ２を介して比較結果のデ
ータを読取可能である。今、例えば比較結果のデータＱ
０〜Ｑ７＝「００１００１０」とすると、最初（右）か
ら２番目及び５番目の＊ＣＳ１，＊ＣＳ４の各タイミン
グに比較不一致が発生したことが分かる。そこで、ＣＰ
ＵはＤＰＲＡＭのポート２よりアドレス「１」，「４」
の各記憶データを読み出し、自己の保持データと比較す
ることで、夫々についてどのビットが変化したかを容易
に判別できる。他の記憶データについては変化が検出さ
れていないので、感知する必要は無い。

【００２８】図５は第３の実施の形態による状態監視装
置の構成を示す図で、該図は入力の今回の監視データと
デュアルポートＲＡＭに記憶した前回の監視データとの
比較結果が一致の場合に、その旨をＣＰＵに通知する構
成を示している。図５において、コンパレータＣＭＰの
比較結果出力の信号Ａ＝Ｂが直接フリップフロップＦＦ
１のＪ端子に入力している。他は図２の構成と同一で良
い。

【００２９】図６は第３の実施の形態による状態監視装
置の動作タイミングチャートである。図において、最初
の検査フレームでは、今回の入力の監視データＩＮ０_C
〜ＩＮ７_Cがスキャン選択されるのに同期して、ＤＰＲ
ＡＭからは前回の検査フレームで書き込まれた各記憶デ
ータＤ０_b〜Ｄ７_bが順次読み出される。そして、今回
の各監視データＩＮ０_C〜ＩＮ７_Cが前回より変化して
いる場合は、各比較で（Ａ＝Ｂ）＝０となり、ＣＰＵに
割込要求ＩＲＱは掛からない。次の検査フレームでは、
次フレーム中の監視データＩＮ１_dと前回の記憶データ
Ｄ１_cとの比較で比較一致が生じている。即ち、前回と
今回とで同一の監視データが得られた。その結果、この
検査フレームの終わりにはＣＰＵに割込要求ＩＲＱが掛
かる。

【００３０】図７は第４の実施の形態による状態監視装
置の構成を示す図で、該図は図５の第３の実施の形態に
よる状態監視装置に対して、比較一致が発生したデータ
の記憶場所を分かり易くするための回路を付加した場合
の構成を示している。図において、ＳＲはシフトレジス
タ、ＲＧは出力３ステートのレジスタであり、他の構成
は図５と同一で良い。

【００３１】この例では、ＣＰＵはレジスタＲＧの内容
を調べることで、どの監視データＩＮ０〜ＩＮ７につい
て比較一致が得られたかを容易に判別できる。図８は第
５の実施の形態による状態監視装置の構成を示す図で、
該図は監視データのデュアルポートＲＡＭへの書込可／
否をＣＰＵから制御可能な場合の構成を示している。

【００３２】図において、ＦＦ３はＲＳタイプのフリッ
プフロップ、Ｏ１はＯＲゲート回路である。他の構成は
図７（又は図２，図４，図５）と同一で良い。係る構成
で、例えばＣＰＵがＩ／Ｏセット信号＊ＩＯＳ（書込可
命令）を出力すると、ＦＦ３はセットされ、ＯＲゲート
回路Ｏ１の入力はＬＯＷレベルになる。この場合は、カ
ウンタＣＴＲの書込制御信号＊ＷＥ＝０によりＤＰＲＡ
Ｍの書込制御信号＊ＷＥ＝０となるので、入力の各監視
データはこれまでの各実施の形態と同様にＤＰＲＡＭに
書き込まれる。

【００３３】次に、ＣＰＵがＩ／Ｏリセット信号＊ＩＯ
Ｒ（書込不可命令）を出力すると、ＦＦ３がリセットさ
れ、ＯＲゲート回路Ｏ１の入力はＨＩＧＨレベルにな
る。この場合は、常にＤＰＲＡＭの書込制御信号＊ＷＥ
＝１となるので、入力の各監視データのＤＰＲＡＭへの
書込は行われない。本第５の実施の形態によると、様々
な態様のデータ監視動作を行える。

【００３４】例えば、ＣＰＵは、ＤＰＲＡＭを書込不可
としておき、かつＣＰＵから所定のデータをＤＰＲＡＭ
に書き込んでおく。図８の例では、監視データが記憶デ
ータと一致した時にＣＰＵに割込要求ＩＲＱが掛かるの
で、これは時々刻々に変化する監視データ群の中から所
望の監視データを探す場合に便利である。また、この構
成を図２又は図４の構成に適用しても良い。この場合
は、監視データが記憶データと不一致の時にＣＰＵに割
込要求ＩＲＱが掛かる。これは本来は変化しない入力の
監視データ群の中から所望と異なる監視データ（例えば
誤り監視データ）を探す場合に便利である。

【００３５】あるいは、ＣＰＵは、最初に、又は途中の
時点でＤＰＲＡＭを書込可としておき、次にＤＰＲＡＭ
を書込不可とすることが可能である。この場合は、最初
の、又は途中の時点でＤＰＲＡＭに取り込んだ監視デー
タが、以後の各監視データの比較の対象（記憶データ）
となる。図９は第６の実施の形態による状態監視装置の
構成を示す図で、該図は、今回の監視データとデュアル
ポートＲＡＭの前回の記憶データとを比較すると共に、
比較一致が得られた場合は、更にデュアルポートＲＡＭ
の前々回の記憶データと比較し、比較不一致の場合は、
その旨をＣＰＵに通知する場合の構成を示している。

【００３６】図において、ＣＴＲはバイナリーカウン
タ、ＦＦ３はＤタイプのフリップフロップ、Ａ３はＡＮ
Ｄゲート回路、ＤＥＣ２はデコーダ、ＥＯはＥＸ−ＯＲ
回路である。他の構成は図５と同様で良い。図１０，図
１１は第６の実施の形態による状態監視装置の動作タイ
ミングチャートであり、以下、図９〜図１１を参照して
動作を説明する。

【００３７】この例のカウンタＣＴＲは６ビットから成
っており、デコーダＤＥＣ２はその内の下位２ビットＱ
０，Ｑ１及びクロック信号＊ＣＫに基づき各種のタイミ
ング信号を生成している。今、カウンタビットＱ０，Ｑ
１でデコードされるタイミングをｔ０〜ｔ３とすると、
読出制御信号＊Ｒ／Ｗはｔ０，ｔ２のタイミングに真
（＝０）となり、書込制御信号＊ＷＥはｔ３のタイミン
グに真（＝０）となる。即ち、１つの監視データの入力
についてＤＰＲＡＭの２つのデータ読出サイクルと１つ
のデータ書込サイクルとが存在する。

【００３８】更に、第１の検査クロック信号ＣＣＫ１は
ｔ０のタイミングの中央で真（＝１）となり、また第２
の検査クロック信号ＣＣＫ２はｔ２のタイミングの中央
で真（＝１）となる。第１の検査クロック信号ＣＣＫ１
は入力の監視データと前回の記憶データとの間の比較一
致検査を行うためのものであり、また第２の検査クロッ
ク信号ＣＣＫ２は入力の監視データと前々回の記憶デー
タとの間の比較不一致検査を行うためのものである。

【００３９】また、ＤＰＲＡＭのアドレスＡ０〜Ａ２に
ついては夫々カウンタビットＱ２〜Ｑ４が入力してい
る。これにより、検査１フレーム毎に８チャネル分（こ
の例では８バイト分）の監視データを監視可能である。
この場合に、今、例えばチップ選択信号＊ＣＳ０＝０の
区間に対応する監視データＩＮ０に着目すると、各監視
データＩＮ０_a，ＩＮ０_b，ＩＮ０_c，ＩＮ０ _d，…が
時系列に入力することになる。この回路構成では、最初
の監視データＩＮ０_aをＤＰＲＡＭのＡＤＤ＝０に記憶
し、２番目の監視データＩＮ０_bをＡＤＤ＝８に記憶す
る。そして、３番目の監視データＩＮ０_cが入力した時
点では、まず前回のＡＤＤ＝８の記憶データＩＮ０_bと
比較一致の検査を行い、比較一致の場合は、更に前々回
のＡＤＤ＝０の記憶データＩＮ０_aと比較不一致の検査
を行う。これらの比較監査後は、３番目の監視データＩ
Ｎ０_cを前々回の記憶ＡＤＤ＝０に記憶する。

【００４０】ところで、次に４番目の監視データＩＮ０
_dが入力すると、今度は前回のＡＤＤ＝０の記憶データ
ＩＮ０_cと比較一致の検査を行い、比較一致の場合は、
更に前々回のＡＤＤ＝８の記憶データＩＮ０_bと比較不
一致の検査を行う必要がある。即ち、比較対象の記憶デ
ータの読出アドレスが１フレーム毎に反転している。本
実施の形態では、このような時系列の検査を実現するた
めに、ＤＰＲＡＭのポート１に加えるアドレス信号の一
部Ａ３を図示の如く変更している。即ち、ＤＰＲＡＭの
アドレスＡ３に対してはカウンタビットＱ１の信号を入
力すると共に、その中間に図示の如くＥＸ−ＯＲ回路Ｅ
Ｏを介在させ、かつ１検査フレーム毎に反転するような
カウンタビットＱ５の信号を設けて、これによりＤＰＲ
ＡＭのアドレスＡ３に入力する信号を１検査フレーム毎
に反転させている。

【００４１】従って、再びチップ選択信号＊ＣＳ０＝０
の区間に対応する監視データＩＮ０に着目すると、カウ
ンタビットＱ５＝０の検査フレームでは、今回の入力の
監視データは、まず前回のＡＤＤ＝０の記憶データと比
較され、比較一致の場合は、更に前々回のＡＤＤ＝８の
記憶データと比較され、これらの比較検査後に前々回の
記憶ＡＤＤ＝８に記憶される。

【００４２】次のカウンタビットＱ５＝１の検査フレー
ムでは、今回の入力の監視データは、まず前回のＡＤＤ
＝８の記憶データと比較され、比較一致の場合は、更に
前々回のＡＤＤ＝０の記憶データと比較され、これらの
比較検査後に前々回の記憶ＡＤＤ＝０に記憶されること
になる。従って、簡単な回路構成により、監視データの
時系列な検査が実現されている。他の監視データＩＮ１
〜ＩＮ７についても同様である。

【００４３】係る構成により、第１の検査クロック信号
ＣＣＫ１のタイミングに比較結果信号（Ａ＝Ｂ）＝１で
あると、ＦＦ３のプリ検査信号ＰＣＦ＝１となる。そし
て、次の第２の検査クロック信号ＣＣＫ２のタイミング
に比較結果信号（Ａ≠Ｂ）＝１であると、ＡＮＤゲート
回路Ａ３を満足し、ＦＦ１がセットされる。それ以外の
場合は、ＦＦ１はセットされない。

【００４４】本第６の実施の形態によれば、状態変化の
所謂２重保護検出が高速かつ能率良く行われる。図１２
は第７の実施の形態による状態監視装置の構成を示す図
で、該図は図９の第６の実施の形態による状態監視装置
に対して、前回一致かつ前々回不一致の発生した監視デ
ータの記憶場所を分かり易くするための回路を付加した
場合の構成を示している。

【００４５】図において、ＳＲはシフトレジスタ、ＲＧ
は出力３ステートのレジスタである。他は構成は図９の
構成と同一で良い。この回路構成では、ＣＰＵはレジス
タＲＧの内容を調べることで、どの監視データＩＮ０〜
ＩＮ７について、前回と比較一致、かつ前々回と比較不
一致が得られたかを容易に判別できる。

【００４６】図１３は第８の実施の形態による状態監視
装置の構成を示す図で、該図は入力の監視データがシリ
アルデータＳＩＮの場合の構成を示している。図におい
て、ＳＲ２はシフトレジスタ（シリアル−パラレル変換
回路）、ＲＧ２はＤタイプのレジスタ、ＣＴＲ１，ＣＴ
Ｒ２はバイナリーカウンタである。ここでは、カウンタ
ＣＴＲ１のカウント出力に基づきＤＰＲＡＭのリード／
ライト制御信号＊Ｒ／Ｗ，＊ＷＥ、及び検査クロック信
号ＣＣＫを生成すると共に、入力のビットシリアルデー
タＳＩＮを８ビット毎のビットパラレルデータに切り出
すための転送クロック信号＊ＸＰを生成している。

【００４７】カウンタＣＴＲ１には、毎回固定データの
「８」がプリロードされ、これによりカウント「８」〜
「１５」の８カウントを繰り返す。今、この８カウント
分をタイミングｔ０〜ｔ７で表すと、ＤＰＲＡＭの読出
制御信号＊Ｒ／Ｗはタイミングｔ０〜ｔ３の区間で真
（＝０）であり、書込制御信号＊ＷＥはタイミングｔ７
で真（＝０）である。更に、検査クロック信号ＣＣＫは
ｔ３のタイミングの中央で発生し、転送クロック信号＊
ＸＰはｔ７のタイミング中央で発生する。

【００４８】更に、このｔ７のタイミングでは、カウン
タＣＴＲ１よりキャリー信号ＣＯが発生し、これにより
上位のカウンタＣＴＲ２がインクリメントされる。この
カウンタＣＴＲ２は例えば４ビットから成っており、そ
の各カウンタビットＱ０〜Ｑ３がＤＰＲＡＭのアドレス
Ａ０〜Ａ３に夫々入力している。これにより、１検査フ
レーム毎に入力のシリアル監視データの１６チャネル分
（この例では１６バイト分）の時系列な監視が可能であ
る。

【００４９】図１４は第８の実施の形態による状態監視
装置の動作タイミングチャートである。図において、あ
る検査フレームの最初のチャネル０のシリアル監視デー
タＳＩ０_c〜ＳＩ７ｃ（１stByte）が入力するタイミン
グには、その直前のチャネル１５のシリアル監視データ
ＳＩ０_b〜ＳＩ７_b（16thByte）がシフトレジスタＳＲ
２によりシリアル−パラレル変換され、レジスタＲＧ２
に転送されている。

【００５０】そして、続くタイミングｔ０〜ｔ３の区間
では、ＤＰＲＡＭよりアドレス「１５」の前回の記憶デ
ータＤ１５_aを読み出し、今回の入力の監視データＰＤ
１５ _bと比較不一致の検査を行う。そして、比較不一致
の場合は、検査クロック信号ＣＣＫの立ち上がりでＦＦ
１がセットされ、検査信号ＣＦ＝１になる。そして、タ
イミングｔ７では、ＤＰＲＡＭのアドレス「１５」に今
回の入力の監視データＰＤ１５_bが書き込まれる。ま
た、このタイミングｔ７ではフレームパルス信号ＦＰが
生成され、これによりＦＦ２がセットされ、ＣＰＵに割
込要求ＩＲＱが掛かる。

【００５１】図１５は第９の実施の形態による状態監視
装置の構成を示す図で、該図は図１３の第８の実施の形
態による状態監視装置に対して、比較不一致が発生した
監視データの記憶場所を分かり易くするための回路を付
加した場合の構成を示している。図において、ＳＲ１は
シフトレジスタ、ＲＧ１は出力３ステートのレジスタで
あり、他の構成は図１３の構成と同一で良い。この回路
構成では、ＣＰＵはレジスタＲＧ１の内容を調べること
で、どのチャネルのシリアル監視データについて比較不
一致となったを容易に判別できる。

【００５２】なお、このシリアルーパラレル変換方式
は、上記の全ての実施の形態にも適用できることは言う
までも無い。また、上記各実施の形態で採用した監視デ
ータのサイズやチャネル数、又はＤＰＲＡＭの記憶容量
等は、上記の実施の形態のもに限定されない。また、上
記本発明に好適なる複数の実施の形態を述べたが、本発
明思想を逸脱しない範囲内で、構成、制御、及びこれら
の組合せの様々な変更が行えることは言うまでも無い。

【００５３】

【発明の効果】以上述べた如く本発明によれば、簡単な
回路構成で、監視対象の所望の状態遷移を高速かつ効率
良く検出可能となり、状態情報監視の高速化、高能率
化、高信頼性化に寄与する所が極めて大きい。

【図面の簡単な説明】

【図１】図１は本発明の原理を説明する図である。

【図２】図２は第１の実施の形態による状態監視装置の
構成を示す図である。

【図３】図３は第１の実施の形態による状態監視装置の
動作タイミングチャートである。

【図４】図４は第２の実施の形態による状態監視装置の
構成を示す図である。

【図５】図５は第３の実施の形態による状態監視装置の
構成を示す図である。

【図６】図６は第３の実施の形態による状態監視装置の
動作タイミングチャートである。

【図７】図７は第４の実施の形態による状態監視装置の
構成を示す図である。

【図８】図８は第５の実施の形態による状態監視装置の
構成を示す図である。

【図９】図９は第６の実施の形態による状態監視装置の
構成を示す図である。

【図１０】図１０は第６の実施の形態による状態監視装
置の動作タイミングチャート（１）である。

【図１１】図１１は第６の実施の形態による状態監視装
置の動作タイミングチャート（２）である。

【図１２】図１２は第７の実施の形態による状態監視装
置の構成を示す図である。

【図１３】図１３は第８の実施の形態による状態監視装
置の構成を示す図である。

【図１４】図１４は第８の実施の形態による状態監視装
置の動作タイミングチャートである。

【図１５】図１５は第９の実施の形態による状態監視装
置の構成を示す図である。

【符号の説明】

ＡＡＮＤゲート回路ＢＦバッファ回路ＣＭＰコンパレータＣＴＲカウンタ回路ＤＥＣデコーダＤＬ遅延回路ＤＰＲＡＭデュアルポートＲＡＭＥＯＥＸ−ＯＲ回路ＦＦフリップフロップ回路Ｉインバータ回路ＯＯＲゲート回路ＲＧレジスタＳＲシフトレジスタ

Claims

【特許請求の範囲】

【請求項１】監視データを入力するデータ入力回路
と、データ入力回路に第１のポートを接続したデュアルポー
トＲＡＭと、デュアルポートＲＡＭの第２のポートに接続したＣＰＵ
と、データ入力回路の監視データとデュアルポートＲＡＭの
記憶データとを比較する比較回路と、状態監視装置の制御を行う制御回路とを備え、制御回路は、データ入力回路の監視データとデュアルポ
ートＲＡＭの１又は２以上の記憶データとを比較すると
共に、所定の比較条件を満足した場合は、その旨をＣＰ
Ｕに通知することを特徴とする状態監視装置。
【請求項２】制御回路は、比較検査後の監視データを
デュアルポートＲＡＭの対応する記憶データのアドレス
に書き込むことを特徴とする請求項１の状態監視装置。
【請求項３】制御回路は、データ入力回路の監視デー
タと、これに対応するデュアルポートＲＡＭの前回の記
憶データとの比較が不一致の場合は、その旨をＣＰＵに
通知することを特徴とする請求項２の状態監視装置。
【請求項４】制御回路は、データ入力回路の監視デー
タと、これに対応するデュアルポートＲＡＭの前回の記
憶データとの比較が一致の場合は、その旨をＣＰＵに通
知することを特徴とする請求項２の状態監視装置。
【請求項５】制御回路は、データ入力回路の監視デー
タと、これに対応するデュアルポートＲＡＭの前回及び
前々回の各記憶データとをシーケンシャルに比較すると
共に、所定の比較条件を満足した場合は、その旨をＣＰ
Ｕに通知することを特徴とする請求項２の状態監視装
置。
【請求項６】制御回路は、比較検査後の監視データを
デュアルポートＲＡＭに書き込まないことを特徴とする
請求項１の状態監視装置。
【請求項７】制御回路は、ＣＰＵからの指示に従い、
比較検査後の監視データのデュアルポートＲＡＭへの書
込を付勢又は消勢することを特徴とする請求項１の状態
監視装置。
【請求項８】制御回路は、入力の監視データをチャネ
ル毎に時系列に処理することを特徴とする請求項１乃至
７の何れか１に記載の状態監視装置。
【請求項９】制御回路は、各比較結果の信号を時系列
に記憶する記憶回路を備え、該記憶回路の内容をＣＰＵ
から読取可能に構成したことを特徴とする請求項８の状
態監視装置。
【請求項１０】データ入力回路は、入力のシリアルの
監視データをパラレルの監視データに変換することを特
徴とする請求項１乃至９の何れか１に記載の状態監視装
置。