JPH10224981A - 充放電制御回路 - Google Patents
充放電制御回路Info
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- JPH10224981A JPH10224981A JP9027039A JP2703997A JPH10224981A JP H10224981 A JPH10224981 A JP H10224981A JP 9027039 A JP9027039 A JP 9027039A JP 2703997 A JP2703997 A JP 2703997A JP H10224981 A JPH10224981 A JP H10224981A
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- H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
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-
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
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- H02J7/0029—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with safety or protection devices or circuits
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- Measurement Of Current Or Voltage (AREA)
- Protection Of Static Devices (AREA)
- Secondary Cells (AREA)
Abstract
(57)【要約】
【課題】 １つのコンデンサを共用して各制御において
必要な時間遅延を得ることができるようにすること。 【解決手段】 過充電検出回路１１９と、過放電検出回
路１１８と、過電流検出回路１１７とを有し二次電池１
０１の充放電制御をスイッチ回路１０３をオン、オフ制
御して行うようにした充放電制御回路１０２において、
複数の電流源１４１〜１４３と単一のコンデンサ１４４
とを含み外部からの信号に応答して異なる遅延時間を選
択的に得ることができる遅延回路１４０を設け、第１制
御手段１５０によって必要な遅延出力Ｓを遅延回路１４
０から得られるよう遅延回路１４０を作動させると共
に、遅延出力Ｓによる遅延をもって所要の充放電制御が
行われるよう第２制御手段１６０によってスイッチ回路
１０２のオン、オフ制御を行う。
必要な時間遅延を得ることができるようにすること。 【解決手段】 過充電検出回路１１９と、過放電検出回
路１１８と、過電流検出回路１１７とを有し二次電池１
０１の充放電制御をスイッチ回路１０３をオン、オフ制
御して行うようにした充放電制御回路１０２において、
複数の電流源１４１〜１４３と単一のコンデンサ１４４
とを含み外部からの信号に応答して異なる遅延時間を選
択的に得ることができる遅延回路１４０を設け、第１制
御手段１５０によって必要な遅延出力Ｓを遅延回路１４
０から得られるよう遅延回路１４０を作動させると共
に、遅延出力Ｓによる遅延をもって所要の充放電制御が
行われるよう第２制御手段１６０によってスイッチ回路
１０２のオン、オフ制御を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチ回路のオ
ン、オフにより二次電池の充放電を制御するようにした
充放電制御回路に関するものである。
ン、オフにより二次電池の充放電を制御するようにした
充放電制御回路に関するものである。
【０００２】
【従来の技術】二次電池と直列にスイッチ回路を接続し
ておき、二次電池の端子電圧のレベルに応じてこのスイ
ッチ回路をオン、オフ制御し、これにより二次電池の充
放電を制御するようにした充放電制御回路が公知であ
る。例えば、リチウムイオン電池の充放電を制御する場
合、リチウムイオン電池を過充電から保護するため、リ
チウムイオン電池の端子電圧が所定レベル以上となった
か否かをコンパレータによる電圧比較で検出し、端子電
圧が所定レベル以上となったことが検出された場合遅延
回路により与えられる所定の遅延時間後にスイッチ回路
のスイッチ素子をオフにして、充電を禁止する構成が一
般に採用されている。この結果、過渡的な電池電圧の変
化に応答することなく、過充電状態を確実に検出して二
次電池が過充電状態となることがないよう二次電池への
充電が制御される。充放電制御回路では、このほか、過
放電を検出して二次電池から負荷への電流供給を停止さ
せる制御、及び二次電池から負荷への過電流を検出して
二次電池から負荷への電流供給を停止させる制御も同様
に行われるが、これらの制御においても同様の理由で遅
延回路がそれぞれ用いられている。
ておき、二次電池の端子電圧のレベルに応じてこのスイ
ッチ回路をオン、オフ制御し、これにより二次電池の充
放電を制御するようにした充放電制御回路が公知であ
る。例えば、リチウムイオン電池の充放電を制御する場
合、リチウムイオン電池を過充電から保護するため、リ
チウムイオン電池の端子電圧が所定レベル以上となった
か否かをコンパレータによる電圧比較で検出し、端子電
圧が所定レベル以上となったことが検出された場合遅延
回路により与えられる所定の遅延時間後にスイッチ回路
のスイッチ素子をオフにして、充電を禁止する構成が一
般に採用されている。この結果、過渡的な電池電圧の変
化に応答することなく、過充電状態を確実に検出して二
次電池が過充電状態となることがないよう二次電池への
充電が制御される。充放電制御回路では、このほか、過
放電を検出して二次電池から負荷への電流供給を停止さ
せる制御、及び二次電池から負荷への過電流を検出して
二次電池から負荷への電流供給を停止させる制御も同様
に行われるが、これらの制御においても同様の理由で遅
延回路がそれぞれ用いられている。
【０００３】
【発明が解決しようとする課題】したがって、従来のこ
の種の充放電制御回路にあっては、過充電検出回路、過
放電検出回路及び過電流検出回路のそれぞれに遅延回路
を設けることとなり、これら３つの遅延回路には遅延時
間を設定するためのコンデンサがそれぞれ設けられてい
る。このように、各制御に対する遅延時間設定用のコン
デンサが遅延回路毎に必要とされるため、充放電制御回
路のコストを上昇させる大きな要因の１つとなっている
ほか、実装面積の増大を招くという問題点をも有してい
た。
の種の充放電制御回路にあっては、過充電検出回路、過
放電検出回路及び過電流検出回路のそれぞれに遅延回路
を設けることとなり、これら３つの遅延回路には遅延時
間を設定するためのコンデンサがそれぞれ設けられてい
る。このように、各制御に対する遅延時間設定用のコン
デンサが遅延回路毎に必要とされるため、充放電制御回
路のコストを上昇させる大きな要因の１つとなっている
ほか、実装面積の増大を招くという問題点をも有してい
た。
【０００４】本発明の目的は、したがって、従来技術に
おけるこれらの問題点を解決することにあり、１つのコ
ンデンサを共用して各制御において必要な時間遅延を得
ることができるようにした充放電制御回路を提供するこ
とにある。
おけるこれらの問題点を解決することにあり、１つのコ
ンデンサを共用して各制御において必要な時間遅延を得
ることができるようにした充放電制御回路を提供するこ
とにある。
【０００５】
【課題を解決するための手段】上記課題を解決するため
の本発明の特徴は、外部電源端子にスイッチ回路を介し
て直列に接続された二次電池の充放電制御を前記スイッ
チ回路をオン、オフ制御して行うようにした充放電制御
回路において、前記二次電池が過充電状態か否かを検出
する過充電検出回路と、前記二次電池が過放電状態か否
かを検出する過放電検出回路と、前記二次電池から負荷
へ過電流が流れている否かを検出する過電流検出回路
と、複数の電流源もしくは抵抗と単一のコンデンサとを
含み外部からの信号に応答して異なる遅延時間を選択的
に得ることができる遅延回路と、前記過充電検出回路、
過放電検出回路及び過電流検出回路の各出力に応答しそ
の時々において必要な遅延出力が得られるよう前記遅延
回路を作動させるための第１制御手段と、該第１制御手
段の出力と前記遅延回路からの遅延出力とに応答して前
記スイッチ回路のオン、オフ制御を行うための制御信号
を出力する第２制御手段とを備えた点にある。
の本発明の特徴は、外部電源端子にスイッチ回路を介し
て直列に接続された二次電池の充放電制御を前記スイッ
チ回路をオン、オフ制御して行うようにした充放電制御
回路において、前記二次電池が過充電状態か否かを検出
する過充電検出回路と、前記二次電池が過放電状態か否
かを検出する過放電検出回路と、前記二次電池から負荷
へ過電流が流れている否かを検出する過電流検出回路
と、複数の電流源もしくは抵抗と単一のコンデンサとを
含み外部からの信号に応答して異なる遅延時間を選択的
に得ることができる遅延回路と、前記過充電検出回路、
過放電検出回路及び過電流検出回路の各出力に応答しそ
の時々において必要な遅延出力が得られるよう前記遅延
回路を作動させるための第１制御手段と、該第１制御手
段の出力と前記遅延回路からの遅延出力とに応答して前
記スイッチ回路のオン、オフ制御を行うための制御信号
を出力する第２制御手段とを備えた点にある。
【０００６】第１制御手段は、過充電検出回路、過放電
検出回路及び過電流検出回路の各出力に応答し、その時
に必要な遅延出力が得られるよう遅延回路を作動させ、
所要の遅延出力を遅延回路から出力させる。例えば、過
充電検出回路において二次電池の過充電状態が検出され
ると、遅延時間制御手段によって、過充電検出に見合っ
た所要の遅延出力が遅延回路から出力されるように遅延
回路を制御する。この遅延出力は第２制御手段において
処理され、過充電保護のために必要なスイッチ回路のオ
ン、オフ制御が行われる。
検出回路及び過電流検出回路の各出力に応答し、その時
に必要な遅延出力が得られるよう遅延回路を作動させ、
所要の遅延出力を遅延回路から出力させる。例えば、過
充電検出回路において二次電池の過充電状態が検出され
ると、遅延時間制御手段によって、過充電検出に見合っ
た所要の遅延出力が遅延回路から出力されるように遅延
回路を制御する。この遅延出力は第２制御手段において
処理され、過充電保護のために必要なスイッチ回路のオ
ン、オフ制御が行われる。
【０００７】第１制御手段による遅延回路の制御は予め
定められた制御テーブルに従いこれを行う構成とするこ
とができる。第２制御手段によるスイッチ回路のオン、
オフ制御も同様である。特に、複数の検出出力が得られ
ている場合には、スイッチ回路がそれに見合った最善の
オン、オフ制御状態となるよう、第１及び第２制御手段
に予めセットされている制御テーブルに従ってスイッチ
回路のオン、オフ制御を行う構成とすることができる。
定められた制御テーブルに従いこれを行う構成とするこ
とができる。第２制御手段によるスイッチ回路のオン、
オフ制御も同様である。特に、複数の検出出力が得られ
ている場合には、スイッチ回路がそれに見合った最善の
オン、オフ制御状態となるよう、第１及び第２制御手段
に予めセットされている制御テーブルに従ってスイッチ
回路のオン、オフ制御を行う構成とすることができる。
【０００８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態の一例につき詳細に説明する。図１は、本発明
の充放電制御回路の回路ブロック図である。外部電源端
子−ＶＯにスイッチ回路１０３を介して二次電池１０１
の負極が接続されている。スイッチ回路１０３は２個の
Ｎ−ｃｈ ＦＥＴで構成されており、図示の実施の形態
では、二次電池１０１側に過放電及び過電流制御のため
のＦＥＴ１１２が設けられ、外部電源端子−ＶＯ側に過
充電制御のためのＦＥＴ１１３が設けられている。二次
電池１０１の電圧は後述する如く充放電制御回路１０２
により検出され、この検出結果に応じてＦＥＴ１１２、
１１３がオン、オフ制御される。充放電制御回路１０２
は、過充電検出コンパレータ１１９、過放電検出コンパ
レータ１１８、過充電検出コンパレータ１１９及び過放
電検出コンパレータ１１８の各入力端子に所定の基準電
圧Ｖｒを与えるための基準電圧回路１１６、二次電池１
０１の端子電圧を分圧するため抵抗器Ｒ１〜Ｒ４から成
る電圧分割回路１２０、二次電池１０１の端子電圧を分
圧するため抵抗器Ｒ５〜Ｒ７から成る別の電圧分割回路
１２１、遅延ユニット１３０、及び出力制御ロジック回
路１２４を備えている。
施の形態の一例につき詳細に説明する。図１は、本発明
の充放電制御回路の回路ブロック図である。外部電源端
子−ＶＯにスイッチ回路１０３を介して二次電池１０１
の負極が接続されている。スイッチ回路１０３は２個の
Ｎ−ｃｈ ＦＥＴで構成されており、図示の実施の形態
では、二次電池１０１側に過放電及び過電流制御のため
のＦＥＴ１１２が設けられ、外部電源端子−ＶＯ側に過
充電制御のためのＦＥＴ１１３が設けられている。二次
電池１０１の電圧は後述する如く充放電制御回路１０２
により検出され、この検出結果に応じてＦＥＴ１１２、
１１３がオン、オフ制御される。充放電制御回路１０２
は、過充電検出コンパレータ１１９、過放電検出コンパ
レータ１１８、過充電検出コンパレータ１１９及び過放
電検出コンパレータ１１８の各入力端子に所定の基準電
圧Ｖｒを与えるための基準電圧回路１１６、二次電池１
０１の端子電圧を分圧するため抵抗器Ｒ１〜Ｒ４から成
る電圧分割回路１２０、二次電池１０１の端子電圧を分
圧するため抵抗器Ｒ５〜Ｒ７から成る別の電圧分割回路
１２１、遅延ユニット１３０、及び出力制御ロジック回
路１２４を備えている。
【０００９】出力制御ロジック回路１２４からの２つの
出力は端子１２５Ａ及び１２５Ｂにそれぞれ接続されて
おり、さらに信号線１０７Ａ、１０７Ｂでスイッチ回路
１０３のＦＥＴ１１２、１１３の各ゲートと接続されて
いる。出力制御ロジック回路１２４からはスイッチ回路
１０３のＦＥＴ１１２、１１３に対するオン、オフ制御
信号が送出される。二次電池１０１へ充電を行うための
充電器１０８及び二次電池１０１で駆動出来る負荷１０
９は、外部電源端子＋ＶＯと−ＶＯとの間に接続され
る。
出力は端子１２５Ａ及び１２５Ｂにそれぞれ接続されて
おり、さらに信号線１０７Ａ、１０７Ｂでスイッチ回路
１０３のＦＥＴ１１２、１１３の各ゲートと接続されて
いる。出力制御ロジック回路１２４からはスイッチ回路
１０３のＦＥＴ１１２、１１３に対するオン、オフ制御
信号が送出される。二次電池１０１へ充電を行うための
充電器１０８及び二次電池１０１で駆動出来る負荷１０
９は、外部電源端子＋ＶＯと−ＶＯとの間に接続され
る。
【００１０】過充電検出コンパレータ１１９は、基準電
圧回路１１６の基準電圧Ｖｒと電圧分割回路１２０の抵
抗器Ｒ１と抵抗器Ｒ２との合成抵抗の両端に生じる二次
電池１０１の端子電圧を表す分圧出力とを比較して過充
電状態を検出する機能を備えている。
圧回路１１６の基準電圧Ｖｒと電圧分割回路１２０の抵
抗器Ｒ１と抵抗器Ｒ２との合成抵抗の両端に生じる二次
電池１０１の端子電圧を表す分圧出力とを比較して過充
電状態を検出する機能を備えている。
【００１１】過充電検出コンパレータ１１９はその＋入
力端子に入力されている上記分圧出力電圧のレベルが基
準電圧Ｖｒより大きくなったときにその出力が高レベル
状態となる。過充電検出コンパレータ１１９の出力Ａは
遅延ユニット１３０に入力されており、例えば、過充電
検出コンパレータ１１９の出力Ａが低レベルから高レベ
ルに変化したとき所定の時間遅延をもって遅延ユニット
１３０の出力Ａ”が低レベルから高レベルに変化させる
ことができる構成となっている。
力端子に入力されている上記分圧出力電圧のレベルが基
準電圧Ｖｒより大きくなったときにその出力が高レベル
状態となる。過充電検出コンパレータ１１９の出力Ａは
遅延ユニット１３０に入力されており、例えば、過充電
検出コンパレータ１１９の出力Ａが低レベルから高レベ
ルに変化したとき所定の時間遅延をもって遅延ユニット
１３０の出力Ａ”が低レベルから高レベルに変化させる
ことができる構成となっている。
【００１２】なお、符号１２２で示されるのは、遅延ユ
ニット１３０の出力Ａ”が高レベル状態となったときに
オンして抵抗器Ｒ２を短絡し過充電検出コンパレータ１
１９の＋入力端子のレベルを高くして過充電検出コンパ
レータ１１９の動作にヒステリシスを与えるためのＦＥ
Ｔである。
ニット１３０の出力Ａ”が高レベル状態となったときに
オンして抵抗器Ｒ２を短絡し過充電検出コンパレータ１
１９の＋入力端子のレベルを高くして過充電検出コンパ
レータ１１９の動作にヒステリシスを与えるためのＦＥ
Ｔである。
【００１３】過放電検出コンパレータ１１８は、基準電
圧回路１１６の基準電圧Ｖｒと電圧分割回路１２１の抵
抗器Ｒ５の両端に生じる二次電池１０１の端子電圧を表
す分圧出力電圧とを比較して二次電池１０１の過放電状
態を検出する構成となっている。
圧回路１１６の基準電圧Ｖｒと電圧分割回路１２１の抵
抗器Ｒ５の両端に生じる二次電池１０１の端子電圧を表
す分圧出力電圧とを比較して二次電池１０１の過放電状
態を検出する構成となっている。
【００１４】過放電検出コンパレータ１１８はその＋入
力端子に入力されている上記分圧出力電圧のレベルが基
準電圧Ｖｒより小さくなったときにその出力が低レベル
状態となる。過放電検出コンパレータ１１８の出力側に
はインバータ回路１２９が設けられており、過放電検出
コンパレータ１１８の出力が高レベルから低レベルに変
化したとき、すなわち、過放電状態が検出されたとき、
出力が低レベルから高レベルになる出力Ｂがインバータ
回路１２９から出力される。出力Ｂは遅延ユニット１３
０に入力されており、たとえば、出力Ｂが低レベルから
高レベルになったとき所定の時間遅延をもって遅延ユニ
ット１３０の出力Ｂ”を低レベルから高レベルに変化さ
せることができる構成となっている。
力端子に入力されている上記分圧出力電圧のレベルが基
準電圧Ｖｒより小さくなったときにその出力が低レベル
状態となる。過放電検出コンパレータ１１８の出力側に
はインバータ回路１２９が設けられており、過放電検出
コンパレータ１１８の出力が高レベルから低レベルに変
化したとき、すなわち、過放電状態が検出されたとき、
出力が低レベルから高レベルになる出力Ｂがインバータ
回路１２９から出力される。出力Ｂは遅延ユニット１３
０に入力されており、たとえば、出力Ｂが低レベルから
高レベルになったとき所定の時間遅延をもって遅延ユニ
ット１３０の出力Ｂ”を低レベルから高レベルに変化さ
せることができる構成となっている。
【００１５】なお、符号１２３で示されるのは、遅延ユ
ニット１３０の出力Ｂ”が高レベル状態となったときに
オフして抵抗器Ｒ６を短絡し過放電検出コンパレータ１
１８の＋入力端子のレベルを低くして過放電検出コンパ
レータ１１８の動作にヒステリシスを与えるためのＦＥ
Ｔである。
ニット１３０の出力Ｂ”が高レベル状態となったときに
オフして抵抗器Ｒ６を短絡し過放電検出コンパレータ１
１８の＋入力端子のレベルを低くして過放電検出コンパ
レータ１１８の動作にヒステリシスを与えるためのＦＥ
Ｔである。
【００１６】１１７は端子１１５を介して得られる外部
電源端子−ＶＯの電位に応答して負荷１０９に過電流が
流れているか否かを検出するための過電流検出コンパレ
ータである。過電流検出コンパレータ１１７の＋入力端
子は充放電制御回路１０２の端子１１５と接続され、そ
の−入力端子には基準電圧回路１１４が接続されてお
り、基準電圧回路１１４は、所定の一定基準電圧Ｖｓを
過電流検出コンパレータ１１７の−入力端子に供給して
いる。
電源端子−ＶＯの電位に応答して負荷１０９に過電流が
流れているか否かを検出するための過電流検出コンパレ
ータである。過電流検出コンパレータ１１７の＋入力端
子は充放電制御回路１０２の端子１１５と接続され、そ
の−入力端子には基準電圧回路１１４が接続されてお
り、基準電圧回路１１４は、所定の一定基準電圧Ｖｓを
過電流検出コンパレータ１１７の−入力端子に供給して
いる。
【００１７】過電流検出コンパレータ１１７による過電
流検出動作は次の通りである。二次電池１０１から負荷
１０９へ流れる電流が大きくなり過電流状態となると、
スイッチ回路１０３において生じる電圧降下が大きくな
り、過電流検出コンパレータ１１７の＋入力端子に印加
されている電圧レベルがその−入力端子に印加されてい
る基準電圧Ｖｓよりも大きくなると、過電流検出コンパ
レータ１１７の出力Ｃが高レベル状態となる。過電流検
出コンパレータ１１７の出力Ｃは遅延ユニット１３０に
入力されており、例えば、過電流検出コンパレータ１１
７の出力Ｃが低レベルから高レベルに変化したとき所定
の時間遅延をもって遅延ユニット１３０の出力Ｃ”を低
レベルから高レベルに変化させることができる構成とな
っている。なお、符号１２７で示されるのは、遅延ユニ
ット１３０の出力Ｃ”が高レベル状態となったときにオ
ンして抵抗器Ｒ４を短絡し過電流検出コンパレータ１１
７の＋入力端子のレベルを高くして過電流検出コンパレ
ータの動作にヒステリシスを与えるためのＦＥＴであ
る。
流検出動作は次の通りである。二次電池１０１から負荷
１０９へ流れる電流が大きくなり過電流状態となると、
スイッチ回路１０３において生じる電圧降下が大きくな
り、過電流検出コンパレータ１１７の＋入力端子に印加
されている電圧レベルがその−入力端子に印加されてい
る基準電圧Ｖｓよりも大きくなると、過電流検出コンパ
レータ１１７の出力Ｃが高レベル状態となる。過電流検
出コンパレータ１１７の出力Ｃは遅延ユニット１３０に
入力されており、例えば、過電流検出コンパレータ１１
７の出力Ｃが低レベルから高レベルに変化したとき所定
の時間遅延をもって遅延ユニット１３０の出力Ｃ”を低
レベルから高レベルに変化させることができる構成とな
っている。なお、符号１２７で示されるのは、遅延ユニ
ット１３０の出力Ｃ”が高レベル状態となったときにオ
ンして抵抗器Ｒ４を短絡し過電流検出コンパレータ１１
７の＋入力端子のレベルを高くして過電流検出コンパレ
ータの動作にヒステリシスを与えるためのＦＥＴであ
る。
【００１８】出力制御ロジック回路１２４は出力Ａ”、
Ｂ”、Ｃ”に応答してスイッチ回路１０３のＦＥＴ１１
２、１１３をオン、オフ制御する機能を有している。図
示の実施の形態においては、出力制御ロジック回路１２
４は、出力Ａ”のレベルが高レベルとなることに応答し
てＦＥＴ１１３をオフとし、出力Ｂ”又はＣ”のレベル
が高レベルとなることに応答してＦＥＴ１１２をオフと
する構成である。
Ｂ”、Ｃ”に応答してスイッチ回路１０３のＦＥＴ１１
２、１１３をオン、オフ制御する機能を有している。図
示の実施の形態においては、出力制御ロジック回路１２
４は、出力Ａ”のレベルが高レベルとなることに応答し
てＦＥＴ１１３をオフとし、出力Ｂ”又はＣ”のレベル
が高レベルとなることに応答してＦＥＴ１１２をオフと
する構成である。
【００１９】次に、図２を参照して遅延ユニット１３０
について説明する。遅延ユニット１３０は、複数の電流
源１４１〜１４３と単一のコンデンサ１４４とを含み外
部からの信号に応答して３種類の遅延出力Ｓを択一的に
得ることができる遅延回路１４０と、出力Ａ、Ｂ、Ｃに
応答しその時々において必要な遅延出力Ｓが遅延回路１
４０から得られるよう遅延回路１４０を作動させるため
の第１制御回路１５０と、第１制御回路１５０の出力
Ａ’、Ｂ’、Ｃ’と遅延出力Ｓとに応答してスイッチ回
路１０３のＦＥＴ１１２、１１３のオン、オフ制御を行
うための制御信号Ａ”、Ｂ”、Ｃ”を出力する第２制御
回路１６０とを備えている。
について説明する。遅延ユニット１３０は、複数の電流
源１４１〜１４３と単一のコンデンサ１４４とを含み外
部からの信号に応答して３種類の遅延出力Ｓを択一的に
得ることができる遅延回路１４０と、出力Ａ、Ｂ、Ｃに
応答しその時々において必要な遅延出力Ｓが遅延回路１
４０から得られるよう遅延回路１４０を作動させるため
の第１制御回路１５０と、第１制御回路１５０の出力
Ａ’、Ｂ’、Ｃ’と遅延出力Ｓとに応答してスイッチ回
路１０３のＦＥＴ１１２、１１３のオン、オフ制御を行
うための制御信号Ａ”、Ｂ”、Ｃ”を出力する第２制御
回路１６０とを備えている。
【００２０】遅延回路１４０は、定電流源１４１、１４
２、１４３の各出力を一端がアースされているコンデン
サ１４４の他端に選択的に接続するための常開スイッチ
１４５〜１４７を有しており、常開スイッチ１４５〜１
４７は図２に示されるように定電流源１４１、１４２、
１４３の各出力とコンデンサ１４４との間に接続されて
いる。定電流源１４１、１４２、１４３は相互に異なる
定電流値Ｉ１〜Ｉ３を有しており、常開スイッチ１４５
〜１４７のいずれかが閉じられることによりコンデンサ
１４４の他端の電位が時間の経過と共に所定のカーブを
描いて上昇する。この上昇率はコンデンサ１４４に接続
される定電流源の定電流値により定まる。なお、定電流
源１４１、１４２、１４３は、所定の一定電源を供給す
る機能を果たすことができればよいので実際にどのよう
な回路形態とするかは任意である。したがって、実際に
は、例えば定電流源又は抵抗（ＣＲの時定数）のどちら
で回路構成してもよい。
２、１４３の各出力を一端がアースされているコンデン
サ１４４の他端に選択的に接続するための常開スイッチ
１４５〜１４７を有しており、常開スイッチ１４５〜１
４７は図２に示されるように定電流源１４１、１４２、
１４３の各出力とコンデンサ１４４との間に接続されて
いる。定電流源１４１、１４２、１４３は相互に異なる
定電流値Ｉ１〜Ｉ３を有しており、常開スイッチ１４５
〜１４７のいずれかが閉じられることによりコンデンサ
１４４の他端の電位が時間の経過と共に所定のカーブを
描いて上昇する。この上昇率はコンデンサ１４４に接続
される定電流源の定電流値により定まる。なお、定電流
源１４１、１４２、１４３は、所定の一定電源を供給す
る機能を果たすことができればよいので実際にどのよう
な回路形態とするかは任意である。したがって、実際に
は、例えば定電流源又は抵抗（ＣＲの時定数）のどちら
で回路構成してもよい。
【００２１】コンデンサ１４４の他端の電位は、電圧コ
ンパレータ１４８の−入力端子に印加されている。電圧
コンパレータ１４８の＋入力端子には基準電圧回路１４
９によって基準電圧Ｖｅが印加されており、コンデンサ
１４４の他端の電位が上昇して基準電圧Ｖｅを越えると
きに低レベルの遅延出力Ｓが出力される構成となってい
る。符号ＳＷにて示されるのはコンデンサ１４４の充電
電荷を放電させるためのスイッチであり、リセット回路
１７０からのリセット信号Ｄによってオン、オフ制御さ
れる。リセット回路１７０は、第２制御回路１６０から
の出力Ａ”及び第１制御回路１５０からの出力Ａ’、
Ｂ’、Ｃ’に応答してリセット信号Ｄを出力する。リセ
ット信号Ｄは第１制御回路１５０にも入力されている。
ンパレータ１４８の−入力端子に印加されている。電圧
コンパレータ１４８の＋入力端子には基準電圧回路１４
９によって基準電圧Ｖｅが印加されており、コンデンサ
１４４の他端の電位が上昇して基準電圧Ｖｅを越えると
きに低レベルの遅延出力Ｓが出力される構成となってい
る。符号ＳＷにて示されるのはコンデンサ１４４の充電
電荷を放電させるためのスイッチであり、リセット回路
１７０からのリセット信号Ｄによってオン、オフ制御さ
れる。リセット回路１７０は、第２制御回路１６０から
の出力Ａ”及び第１制御回路１５０からの出力Ａ’、
Ｂ’、Ｃ’に応答してリセット信号Ｄを出力する。リセ
ット信号Ｄは第１制御回路１５０にも入力されている。
【００２２】遅延回路１４０は以上のように構成されて
いるので、コンデンサ１４４の電荷がスイッチＳＷによ
って充分に放電されている状態において、第１制御回路
１５０によって定電流源１４１、１４２、１４３のうち
のいずれかのスイッチが閉じられると、第１制御回路１
５０によって選択されたスイッチに応じた上昇率でコン
デンサ１４４の他端の電位が上昇し、この上昇率に応じ
た時間遅延をもって遅延出力Ｓが電圧コンパレータ１４
８から出力される。
いるので、コンデンサ１４４の電荷がスイッチＳＷによ
って充分に放電されている状態において、第１制御回路
１５０によって定電流源１４１、１４２、１４３のうち
のいずれかのスイッチが閉じられると、第１制御回路１
５０によって選択されたスイッチに応じた上昇率でコン
デンサ１４４の他端の電位が上昇し、この上昇率に応じ
た時間遅延をもって遅延出力Ｓが電圧コンパレータ１４
８から出力される。
【００２３】第１制御回路１５０は出力Ａ、Ｂ、Ｃに応
答し、所定の制御テーブルに従って出力Ａ’、Ｂ’、
Ｃ’を出力し、常開スイッチ１４５〜１４７のいずれか
１つをオンとする。すなわち、第１制御回路１５０は出
力Ａ、Ｂ、Ｃに応答してその時の遅延回路１４０におけ
る遅延出力Ｓの遅延出力時間を決定している。
答し、所定の制御テーブルに従って出力Ａ’、Ｂ’、
Ｃ’を出力し、常開スイッチ１４５〜１４７のいずれか
１つをオンとする。すなわち、第１制御回路１５０は出
力Ａ、Ｂ、Ｃに応答してその時の遅延回路１４０におけ
る遅延出力Ｓの遅延出力時間を決定している。
【００２４】図３には、その制御テーブルの一例が示さ
れている。図３から出力Ａ〜Ｃが１つだけ出力された場
合には対応する出力Ａ’〜Ｃ’が高レベルとなるほか、
出力Ａ、Ｃが共に高レベルとなった場合には出力Ｃ’の
みが高レベルとなり、出力Ｂ、Ｃが共に高レベルとなっ
た場合には出力Ｃ’のみが高レベルとなることが判る。
れている。図３から出力Ａ〜Ｃが１つだけ出力された場
合には対応する出力Ａ’〜Ｃ’が高レベルとなるほか、
出力Ａ、Ｃが共に高レベルとなった場合には出力Ｃ’の
みが高レベルとなり、出力Ｂ、Ｃが共に高レベルとなっ
た場合には出力Ｃ’のみが高レベルとなることが判る。
【００２５】図２に戻ると、第２制御回路１６０は第１
制御回路１５０から上述の如くして出力される出力
Ａ’、Ｂ’、Ｃ’に応答し、遅延出力Ｓが出力された場
合出力Ａ’、Ｂ’、Ｃ’の状態に応じて出力Ａ”、
Ｂ”、Ｃ”のレベル状態を決定する。
制御回路１５０から上述の如くして出力される出力
Ａ’、Ｂ’、Ｃ’に応答し、遅延出力Ｓが出力された場
合出力Ａ’、Ｂ’、Ｃ’の状態に応じて出力Ａ”、
Ｂ”、Ｃ”のレベル状態を決定する。
【００２６】図３には、第２制御回路１６０における出
力Ａ”、Ｂ”、Ｃ”のレベル状態を決定するための制御
テーブル及びリセット回路１７０の入力であるＡ”とリ
セット信号Ｄとの関係も示されている。この実施の形態
では、出力Ａ”、Ｂ”、Ｃ”は、それぞれ対応する出力
Ａ’、Ｂ’、Ｃ’の論理に従う構成となっている。リセ
ット回路１７０は第２制御回路１６０からの出力Ａ”及
び第１制御回路１５０からの出力Ａ’、Ｂ’、Ｃ’に応
答してスイッチＳＷのオン、オフを制御するが、その基
本的制御は次の通りである。すなわち、スイッチＳＷは
通常オンとなっておりコンデンサ１４４は放電状態とな
っている。そして、常開スイッチ１４５〜１４７のいず
れかがオンとなったときにスイッチＳＷは開かれ、コン
デンサ１４４への充電動作による遅延動作が実行され
る。そして、リセット回路１７０によりスイッチＳＷが
閉じられるリセット動作が行われる際には、常開スイッ
チ１４５〜１４７のうちのオンとなっていた常開スイッ
チがオフとなり、過充電遅延用の電流源がコンデンサ１
４４から切り離される。
力Ａ”、Ｂ”、Ｃ”のレベル状態を決定するための制御
テーブル及びリセット回路１７０の入力であるＡ”とリ
セット信号Ｄとの関係も示されている。この実施の形態
では、出力Ａ”、Ｂ”、Ｃ”は、それぞれ対応する出力
Ａ’、Ｂ’、Ｃ’の論理に従う構成となっている。リセ
ット回路１７０は第２制御回路１６０からの出力Ａ”及
び第１制御回路１５０からの出力Ａ’、Ｂ’、Ｃ’に応
答してスイッチＳＷのオン、オフを制御するが、その基
本的制御は次の通りである。すなわち、スイッチＳＷは
通常オンとなっておりコンデンサ１４４は放電状態とな
っている。そして、常開スイッチ１４５〜１４７のいず
れかがオンとなったときにスイッチＳＷは開かれ、コン
デンサ１４４への充電動作による遅延動作が実行され
る。そして、リセット回路１７０によりスイッチＳＷが
閉じられるリセット動作が行われる際には、常開スイッ
チ１４５〜１４７のうちのオンとなっていた常開スイッ
チがオフとなり、過充電遅延用の電流源がコンデンサ１
４４から切り離される。
【００２７】次に、図４を参照しながら、図１及び図２
に示された充放電制御回路１０２の動作について説明す
る。時刻Ｔ１以前において通常動作を行っている場合に
はリセット信号Ｄは高レベルとなっており（図３参
照）、スイッチＳＷは閉じられている。時刻Ｔ１におい
て過充電状態が発生すると、出力Ａが高レベル状態とな
る。このときリセット信号Ｄは低レベル状態となりスイ
ッチＳＷが開く。これと同時に常開スイッチ１４５がオ
ンとなるのでコンデンサ１４４に定電流源１４１から所
定の一定電流Ｉ１が供給される。したがって、コンデン
サ１４４の充電電圧は上昇し、時刻Ｔ２において基準電
圧Ｖｅを越えたところで遅延出力Ｓが電圧コンパレータ
１４８から第２制御回路１６０に与えられ、出力Ａ”も
高レベルとなる。
に示された充放電制御回路１０２の動作について説明す
る。時刻Ｔ１以前において通常動作を行っている場合に
はリセット信号Ｄは高レベルとなっており（図３参
照）、スイッチＳＷは閉じられている。時刻Ｔ１におい
て過充電状態が発生すると、出力Ａが高レベル状態とな
る。このときリセット信号Ｄは低レベル状態となりスイ
ッチＳＷが開く。これと同時に常開スイッチ１４５がオ
ンとなるのでコンデンサ１４４に定電流源１４１から所
定の一定電流Ｉ１が供給される。したがって、コンデン
サ１４４の充電電圧は上昇し、時刻Ｔ２において基準電
圧Ｖｅを越えたところで遅延出力Ｓが電圧コンパレータ
１４８から第２制御回路１６０に与えられ、出力Ａ”も
高レベルとなる。
【００２８】この結果、時刻Ｔ２においてＦＥＴ１１３
がオフとなると同時にリセット信号Ｄが高レベルとな
り、スイッチＳＷが閉じられる。第１制御回路１５０は
リセット信号Ｄに応答して常開スイッチ１４５をオフと
する。この結果、コンデンサ１４４の電圧は急激に零と
なる。しかし、まだ過充電状態が継続しているので、出
力ＡはＴ２以後も高レベル状態であるから、出力Ａ”も
また高レベル状態を保持する。
がオフとなると同時にリセット信号Ｄが高レベルとな
り、スイッチＳＷが閉じられる。第１制御回路１５０は
リセット信号Ｄに応答して常開スイッチ１４５をオフと
する。この結果、コンデンサ１４４の電圧は急激に零と
なる。しかし、まだ過充電状態が継続しているので、出
力ＡはＴ２以後も高レベル状態であるから、出力Ａ”も
また高レベル状態を保持する。
【００２９】時刻Ｔ３において、過充電状態に加えて過
電流状態が生じると、出力Ｃが高レベル状態となり、出
力Ｃ’によりスイッチ１４７が閉じられることになる
（図３参照）。このときスイッチＳＷはリセット回路７
０からのリセット信号Ｄによりオフとされる。しかる
に、コンデンサ１４４の電圧が上昇しはじめ時刻Ｔ４に
おいて基準電圧Ｖｅを越えると出力Ｃ”が出力され、Ｆ
ＥＴ１１２もオフとされる。図３から判るように、この
場合にはリセット信号Ｄは低レベル状態なのでコンデン
サ電圧は時刻Ｔ４以後もさらに上昇し、飽和状態に到
る。したがって、出力Ｃ、Ｃ”共に高レベル状態を維持
されることになる。
電流状態が生じると、出力Ｃが高レベル状態となり、出
力Ｃ’によりスイッチ１４７が閉じられることになる
（図３参照）。このときスイッチＳＷはリセット回路７
０からのリセット信号Ｄによりオフとされる。しかる
に、コンデンサ１４４の電圧が上昇しはじめ時刻Ｔ４に
おいて基準電圧Ｖｅを越えると出力Ｃ”が出力され、Ｆ
ＥＴ１１２もオフとされる。図３から判るように、この
場合にはリセット信号Ｄは低レベル状態なのでコンデン
サ電圧は時刻Ｔ４以後もさらに上昇し、飽和状態に到
る。したがって、出力Ｃ、Ｃ”共に高レベル状態を維持
されることになる。
【００３０】
【発明の効果】本発明によれば、上述の如く、コンデン
サを１つだけ備えた遅延回路を設けるだけで、充放電制
御回路内に設けられた複数の検出回路の各出力に時間遅
延を与えることができるので、従来に比べてコンデンサ
及びそれに伴うピンの数を削減することができ、コスト
ダウンのほか、実装面積の縮小を図ることができる。
サを１つだけ備えた遅延回路を設けるだけで、充放電制
御回路内に設けられた複数の検出回路の各出力に時間遅
延を与えることができるので、従来に比べてコンデンサ
及びそれに伴うピンの数を削減することができ、コスト
ダウンのほか、実装面積の縮小を図ることができる。
【図１】本発明による充放電制御回路の実施の形態の一
例を示す回路図。
例を示す回路図。
【図２】図１に示した遅延ユニットの詳細回路図。
【図３】図２に示した制御ユニットの第１及び第２制御
回路の制御用テーブルを示す図。
回路の制御用テーブルを示す図。
【図４】図１〜図３に示した充放電制御回路の動作の一
例を説明するための各部の信号の波形図。
例を説明するための各部の信号の波形図。
１０１ 二次電池 １０２ 充放電制御回路 １０３ スイッチ回路 １１６ 基準電圧回路 １１７ 過電流検出コンパレータ １１８ 過放電検出コンパレータ １１９ 過充電検出コンパレータ １２４ 出力制御ロジック回路 １３０ 遅延ユニット １４０ 遅延回路 １４１〜１４３ 電流源 １４４ コンデンサ １５０ 第１制御回路 １６０ 第２制御回路 Ａ、Ｂ、Ｃ、Ａ’、Ｂ’、Ｃ’、Ａ”、Ｂ”、Ｃ” 出
力 Ｓ 遅延出力 ＋ＶＯ、−ＶＯ 外部電源端子
力 Ｓ 遅延出力 ＋ＶＯ、−ＶＯ 外部電源端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年５月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０２Ｊ 7/00 Ｈ０２Ｊ 7/00 Ｓ 7/10 7/10 Ｐ
Claims (1)
- 【請求項１】 外部電源端子にスイッチ回路を介して直
列に接続された二次電池の充放電制御を前記スイッチ回
路をオン、オフ制御して行うようにした充放電制御回路
において、 前記二次電池が過充電状態か否かを検出する過充電検出
回路と、 前記二次電池が過放電状態か否かを検出する過放電検出
回路と、 前記二次電池から負荷へ過電流が流れている否かを検出
する過電流検出回路と、 複数の電流源もしくは抵抗と単一のコンデンサとを含み
外部からの信号に応答して異なる遅延時間を選択的に得
ることができる遅延回路と、 前記過充電検出回路、過放電検出回路及び過電流検出回
路の各出力に応答しその時々において必要な遅延出力が
得られるよう前記遅延回路を作動させるための第１制御
手段と、 該第１制御手段の出力と前記遅延回路からの遅延出力と
に応答して前記スイッチ回路のオン、オフ制御を行うた
めの制御信号を出力する第２制御手段とを備えたことを
特徴とする充放電制御回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02703997A JP3195555B2 (ja) | 1997-02-10 | 1997-02-10 | 充放電制御回路 |
| TW087101574A TW437142B (en) | 1997-02-10 | 1998-02-06 | Charge and discharge control circuit |
| US09/020,710 US5959437A (en) | 1997-02-10 | 1998-02-09 | Charge and discharge control circuit |
| CN98106406A CN1108655C (zh) | 1997-02-10 | 1998-02-10 | 充放电控制电路 |
| KR1019980003873A KR100284025B1 (ko) | 1997-02-10 | 1998-02-10 | 충방전 제어회로 |
| HK99102146A HK1017168A1 (en) | 1997-02-10 | 1999-05-13 | Charge and discharge control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02703997A JP3195555B2 (ja) | 1997-02-10 | 1997-02-10 | 充放電制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10224981A true JPH10224981A (ja) | 1998-08-21 |
| JP3195555B2 JP3195555B2 (ja) | 2001-08-06 |
Family
ID=12209936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02703997A Expired - Lifetime JP3195555B2 (ja) | 1997-02-10 | 1997-02-10 | 充放電制御回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5959437A (ja) |
| JP (1) | JP3195555B2 (ja) |
| KR (1) | KR100284025B1 (ja) |
| CN (1) | CN1108655C (ja) |
| HK (1) | HK1017168A1 (ja) |
| TW (1) | TW437142B (ja) |
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| WO2020084398A1 (ja) * | 2018-10-25 | 2020-04-30 | 株式会社半導体エネルギー研究所 | 蓄電装置及び蓄電装置の動作方法 |
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| JP3848574B2 (ja) * | 2001-02-20 | 2006-11-22 | セイコーインスツル株式会社 | 充放電制御装置 |
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-
1997
- 1997-02-10 JP JP02703997A patent/JP3195555B2/ja not_active Expired - Lifetime
-
1998
- 1998-02-06 TW TW087101574A patent/TW437142B/zh not_active IP Right Cessation
- 1998-02-09 US US09/020,710 patent/US5959437A/en not_active Expired - Lifetime
- 1998-02-10 KR KR1019980003873A patent/KR100284025B1/ko active IP Right Grant
- 1998-02-10 CN CN98106406A patent/CN1108655C/zh not_active Expired - Lifetime
-
1999
- 1999-05-13 HK HK99102146A patent/HK1017168A1/xx not_active IP Right Cessation
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