JPH1022277A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH1022277A JPH1022277A JP19156896A JP19156896A JPH1022277A JP H1022277 A JPH1022277 A JP H1022277A JP 19156896 A JP19156896 A JP 19156896A JP 19156896 A JP19156896 A JP 19156896A JP H1022277 A JPH1022277 A JP H1022277A
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- temperature
- semiconductor device
- tungsten
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- ing And Chemical Polishing (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 不揮発性のチタンフッ化物を発生させること
なく、タングステンプラグを高スループットに、かつ、
高選択比に形成する。 【解決手段】 絶縁膜２に形成されたコンタクト孔３内
に形成されたＴｉＮ膜４と、前記ＴｉＮ膜４上に形成さ
れたタングステン膜５とを備える半導体装置の製造方法
で、前記タングステン膜５を、３０℃以上の温度にて、
フッ素を含むガスを励起させたプラズマを用いて、コン
タクト孔３がタングステン膜５にて埋まる程度にエッチ
ングする第１の工程と、前記第１の工程後、０℃以下の
温度にて、塩素を含むガスを励起させたプラズマを用い
て前記ＴｉＮ膜４をエッチングする第２の工程とを備え
る。
なく、タングステンプラグを高スループットに、かつ、
高選択比に形成する。 【解決手段】 絶縁膜２に形成されたコンタクト孔３内
に形成されたＴｉＮ膜４と、前記ＴｉＮ膜４上に形成さ
れたタングステン膜５とを備える半導体装置の製造方法
で、前記タングステン膜５を、３０℃以上の温度にて、
フッ素を含むガスを励起させたプラズマを用いて、コン
タクト孔３がタングステン膜５にて埋まる程度にエッチ
ングする第１の工程と、前記第１の工程後、０℃以下の
温度にて、塩素を含むガスを励起させたプラズマを用い
て前記ＴｉＮ膜４をエッチングする第２の工程とを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、コンタクト孔内に形成された、少な
くともＴｉを含む膜と、このＴｉを含む膜の上方に形成
されてなるタングステン膜とを含む積層膜をエッチング
する方法に関する。
方法に関し、特に、コンタクト孔内に形成された、少な
くともＴｉを含む膜と、このＴｉを含む膜の上方に形成
されてなるタングステン膜とを含む積層膜をエッチング
する方法に関する。
【０００２】
【従来の技術】以下、従来技術の一例として、平行平板
型エッチング装置にて、コンタクトホール内にタングス
テンプラグを形成する場合について説明する。図２
（ａ）は、シリコン基板２１上にＣＶＤ（化学的気相成
長法）によりＢＰＳＧ膜２２を堆積し、コンタクトホー
ルパターンのフォトレジスト（不図示）を形成し、これ
をマスクにして、ＣＦ4 、ＣＨＦ3 、Ａｒの混合ガスを
用いた反応性（リアクティブ）イオンエッチングを行っ
て上層配線と接続するためのコンタクトホール２３を開
口し、０2 プラズマ処理によりフォトレジストを灰化し
て除去した状態を示している。
型エッチング装置にて、コンタクトホール内にタングス
テンプラグを形成する場合について説明する。図２
（ａ）は、シリコン基板２１上にＣＶＤ（化学的気相成
長法）によりＢＰＳＧ膜２２を堆積し、コンタクトホー
ルパターンのフォトレジスト（不図示）を形成し、これ
をマスクにして、ＣＦ4 、ＣＨＦ3 、Ａｒの混合ガスを
用いた反応性（リアクティブ）イオンエッチングを行っ
て上層配線と接続するためのコンタクトホール２３を開
口し、０2 プラズマ処理によりフォトレジストを灰化し
て除去した状態を示している。
【０００３】図２（ｂ）は、スパッタリングによりＴｉ
Ｎ膜２４を膜厚１０００Å形成し、さらにその上にＣＶ
Ｄ−タングステン膜２５を膜厚６０００Å形成した時の
シリコン基板２１の断面図である。
Ｎ膜２４を膜厚１０００Å形成し、さらにその上にＣＶ
Ｄ−タングステン膜２５を膜厚６０００Å形成した時の
シリコン基板２１の断面図である。
【０００４】この場合、平行平板型エッチング装置の反
応室にシリコン基板２１を搬入して異方性エッチングを
行うが、このエッチングは以下に示す合計２つのステッ
プで行う。
応室にシリコン基板２１を搬入して異方性エッチングを
行うが、このエッチングは以下に示す合計２つのステッ
プで行う。
【０００５】すなわち、 まず、ステップ１として、次
の条件でタングステン膜２５をエッチングする。 使用ガス及び流量：ＳＦ6 ／Ａｒ＝１１０／９０ ｓｃ
ｃｍ エッチング圧力 ：５００ ｍＴｏｒｒ ＲＦパワー ：４００ Ｗ 下部電極温度 ：−１０℃、あるいは４０℃
の条件でタングステン膜２５をエッチングする。 使用ガス及び流量：ＳＦ6 ／Ａｒ＝１１０／９０ ｓｃ
ｃｍ エッチング圧力 ：５００ ｍＴｏｒｒ ＲＦパワー ：４００ Ｗ 下部電極温度 ：−１０℃、あるいは４０℃
【０００６】図２（ｃ）、（ｃ′）は、平行平板型エッ
チング装置に設けられた、シリコン基板２１の温度を設
定するための下部電極（不図示）の温度が、それぞれ、
−１０℃、４０℃のときのシリコン基板２１の断面図を
示したものである。
チング装置に設けられた、シリコン基板２１の温度を設
定するための下部電極（不図示）の温度が、それぞれ、
−１０℃、４０℃のときのシリコン基板２１の断面図を
示したものである。
【０００７】引き続き、ステップ２として次の条件でＴ
ｉＮ膜２４をエッチングする。この場合、ＴｉＮ膜厚に
換算して１０００Å相当をオーバーエッチしたところで
エッチング処理を終了する。 使用ガス及び流量：Ｃｌ2 ／Ａｒ＝５０／５０ ｓｃｃ
ｍ エッチング圧力 ：４２５ ｍＴｏｒｒ ＲＦパワー ：４００ Ｗ 下部電極温度 ：−１０℃、あるいは４０℃
ｉＮ膜２４をエッチングする。この場合、ＴｉＮ膜厚に
換算して１０００Å相当をオーバーエッチしたところで
エッチング処理を終了する。 使用ガス及び流量：Ｃｌ2 ／Ａｒ＝５０／５０ ｓｃｃ
ｍ エッチング圧力 ：４２５ ｍＴｏｒｒ ＲＦパワー ：４００ Ｗ 下部電極温度 ：−１０℃、あるいは４０℃
【０００８】図２（ｄ）、（ｄ′）は、平行平板型エッ
チング装置に設けられた、シリコン基板２１が載置さ
れ、シリコン基板２１の温度を設定するための下部電極
（不図示）の温度がそれぞれ、−１０℃、４０℃のとき
のシリコン基板２１の断面を示したものである。
チング装置に設けられた、シリコン基板２１が載置さ
れ、シリコン基板２１の温度を設定するための下部電極
（不図示）の温度がそれぞれ、−１０℃、４０℃のとき
のシリコン基板２１の断面を示したものである。
【０００９】以上、ステップ１及びステップ２のエッチ
ングを行うことにより、タングステン膜２５とＴｉＮ膜
２４とを含む積層膜からタングステンプラグ１２５を形
成していた。
ングを行うことにより、タングステン膜２５とＴｉＮ膜
２４とを含む積層膜からタングステンプラグ１２５を形
成していた。
【００１０】
【発明が解決しようとする課題】従来技術によるタング
ステンプラグの形成方法において、シリコン基板２１温
度を０℃以下の低温に保ってエッチングを行うと、ステ
ップ１のオーバーエッチ時にフッ素イオンによりＴｉＮ
表面が衝撃され、図２（ｃ）に示すように、不揮発性の
エッチング生成物であるチタンフッ化物２６が発生す
る。
ステンプラグの形成方法において、シリコン基板２１温
度を０℃以下の低温に保ってエッチングを行うと、ステ
ップ１のオーバーエッチ時にフッ素イオンによりＴｉＮ
表面が衝撃され、図２（ｃ）に示すように、不揮発性の
エッチング生成物であるチタンフッ化物２６が発生す
る。
【００１１】このため、ステップ２におけるＴｉＮ膜２
４のエッチ時に、図２（ｄ）に示すように、前記チタン
フッ化物２６がマスクとなってＴｉＮ膜２４のエッチン
グ残渣が発生するため、配線間のショートが起こるとい
う問題があった。
４のエッチ時に、図２（ｄ）に示すように、前記チタン
フッ化物２６がマスクとなってＴｉＮ膜２４のエッチン
グ残渣が発生するため、配線間のショートが起こるとい
う問題があった。
【００１２】また、前述の問題を回避するために、シリ
コン基板２１の温度を３０℃以上の高温に保ってエッチ
ングを行うと、図２（ｃ′）に示すように、チタンフッ
化物２６は揮発するが、ステップ２のＴｉＮ膜２４のエ
ッチング時に、図２（ｄ′）に示すように、対下地膜
（ＢＰＳＧ膜２２）選択比が低下して下地膜を必要以上
にエッチングしてしまう。
コン基板２１の温度を３０℃以上の高温に保ってエッチ
ングを行うと、図２（ｃ′）に示すように、チタンフッ
化物２６は揮発するが、ステップ２のＴｉＮ膜２４のエ
ッチング時に、図２（ｄ′）に示すように、対下地膜
（ＢＰＳＧ膜２２）選択比が低下して下地膜を必要以上
にエッチングしてしまう。
【００１３】このため、面荒れ２７を発生させたり、対
タングステン膜２５選択比が低下して、最終的なタング
ステンプラグ１２５の窪み２８の量を増加させてしまう
という問題があった。
タングステン膜２５選択比が低下して、最終的なタング
ステンプラグ１２５の窪み２８の量を増加させてしまう
という問題があった。
【００１４】本発明は前述の問題点にかんがみ、、コン
タクト孔近傍のＴｉＮ膜及びタングステン膜のエッチン
グを良好に行うことが可能な半導体装置の製造方法を提
供することを目的とする。
タクト孔近傍のＴｉＮ膜及びタングステン膜のエッチン
グを良好に行うことが可能な半導体装置の製造方法を提
供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板と、前記半導体基板上に形成され
ていて前記半導体基板を底面に含むコンタクト孔が開孔
されてなる絶縁膜と、前記コンタクト孔の内面及び前記
絶縁膜上に形成された少なくともＴｉを含む第１の膜
と、前記第１の膜の上方に形成されてなるタングステン
膜とを備える半導体装置の製造方法であって、前記第１
の膜及び前記タングステン膜をエッチングする半導体装
置の製造方法において、前記タングステン膜を、３０〜
８０℃の範囲の温度にて、フッ素を含むガスを励起させ
たプラズマを用いて、前記コンタクト孔が前記タングス
テン膜にて埋まる程度にエッチングする第１の工程と、
前記第１の工程後、前記第１の膜を、０〜−６０℃の範
囲の温度にて、塩素を含むガスを励起させたプラズマを
用いてエッチングする第２の工程とを備えている。
造方法は、半導体基板と、前記半導体基板上に形成され
ていて前記半導体基板を底面に含むコンタクト孔が開孔
されてなる絶縁膜と、前記コンタクト孔の内面及び前記
絶縁膜上に形成された少なくともＴｉを含む第１の膜
と、前記第１の膜の上方に形成されてなるタングステン
膜とを備える半導体装置の製造方法であって、前記第１
の膜及び前記タングステン膜をエッチングする半導体装
置の製造方法において、前記タングステン膜を、３０〜
８０℃の範囲の温度にて、フッ素を含むガスを励起させ
たプラズマを用いて、前記コンタクト孔が前記タングス
テン膜にて埋まる程度にエッチングする第１の工程と、
前記第１の工程後、前記第１の膜を、０〜−６０℃の範
囲の温度にて、塩素を含むガスを励起させたプラズマを
用いてエッチングする第２の工程とを備えている。
【００１６】また、本発明の他の特徴とするところは、
請求項１に記載の半導体装置の製造方法おいて、前記フ
ッ素を含むガスは、ＳＦ6 とＡｒとの混合ガスであるこ
とを特徴としている。
請求項１に記載の半導体装置の製造方法おいて、前記フ
ッ素を含むガスは、ＳＦ6 とＡｒとの混合ガスであるこ
とを特徴としている。
【００１７】また、本発明のその他の特徴とするところ
は、請求項１に記載の半導体装置の製造方法おいて、前
記塩素を含むガスは、Ｃｌ2 とＡｒとの混合ガスである
ことを特徴としている。
は、請求項１に記載の半導体装置の製造方法おいて、前
記塩素を含むガスは、Ｃｌ2 とＡｒとの混合ガスである
ことを特徴としている。
【００１８】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法の一実施の形態を図面を参照して説明する。図３
は、本実施の形態において用いられる、通常の平行平板
型エッチング装置の概略図である。この平行平板型エッ
チング装置は、平行平板型のエッチングチャンバー３１
・３２を２台有し、これらはバッファー室３３を介して
接続されている。
方法の一実施の形態を図面を参照して説明する。図３
は、本実施の形態において用いられる、通常の平行平板
型エッチング装置の概略図である。この平行平板型エッ
チング装置は、平行平板型のエッチングチャンバー３１
・３２を２台有し、これらはバッファー室３３を介して
接続されている。
【００１９】また、バッファー室３３にはロードカセッ
ト室３４、ウェハアライメント室３５、アンロードカセ
ット室３６が接続されており、いずれも真空排気された
状態で処理ウェハを搬送できるようになっている。
ト室３４、ウェハアライメント室３５、アンロードカセ
ット室３６が接続されており、いずれも真空排気された
状態で処理ウェハを搬送できるようになっている。
【００２０】処理ウェハは、バッファー室３３の搬送ロ
ボット３７により、ロードカセット室３４→ウェハアラ
イメント室３５→エッチングチャンバー３１→エッチン
グチャンバー３２→アンロードカセット室３６と順番に
搬送され、エッチングチャンバー３１・３２においてエ
ッチング処理を施される。
ボット３７により、ロードカセット室３４→ウェハアラ
イメント室３５→エッチングチャンバー３１→エッチン
グチャンバー３２→アンロードカセット室３６と順番に
搬送され、エッチングチャンバー３１・３２においてエ
ッチング処理を施される。
【００２１】図１は、本発明を実施したときの様子を示
すシリコン基板１の断面図である。図１（ａ）はシリコ
ン基板１上に公知のＣＶＤによりＢＰＳＧ膜２を堆積
し、コンタクトホールパターンのフォトレジスト（不図
示）を形成し、これをマスクにして、ＣＦ4 、ＣＨ
Ｆ3 、Ａｒの混合ガスを用いた反応性（リアクティブ）
イオンエッチングを行って上層配線と接続するためのコ
ンタクトホール３を開口し、０2 プラズマ処理によりフ
ォトレジストを灰化して除去した様子を示している。
すシリコン基板１の断面図である。図１（ａ）はシリコ
ン基板１上に公知のＣＶＤによりＢＰＳＧ膜２を堆積
し、コンタクトホールパターンのフォトレジスト（不図
示）を形成し、これをマスクにして、ＣＦ4 、ＣＨ
Ｆ3 、Ａｒの混合ガスを用いた反応性（リアクティブ）
イオンエッチングを行って上層配線と接続するためのコ
ンタクトホール３を開口し、０2 プラズマ処理によりフ
ォトレジストを灰化して除去した様子を示している。
【００２２】図１（ｂ）は、公知のスパッタリングによ
り、ＴｉＮ膜４を膜厚１０００Å程度形成し、さらにそ
の上にＣＶＤ−タングステン膜５を膜厚６０００Å程度
形成した時のシリコン基板１の断面図である。
り、ＴｉＮ膜４を膜厚１０００Å程度形成し、さらにそ
の上にＣＶＤ−タングステン膜５を膜厚６０００Å程度
形成した時のシリコン基板１の断面図である。
【００２３】図３のエッチングチャンバー３１にシリコ
ン基板１を搬入し、ステップ１として以下の条件でエッ
チングした。エッチング量は、タングステン膜５厚に換
算して７０００Åであった。 使用ガス及び流量：ＳＦ6 ／Ａｒ＝１１０／９０ ｓｃ
ｃｍ エッチング圧力 ：５００ ｍＴｏｒｒ ＲＦパワー ：４００ Ｗ 下部電極温度 ：４０℃
ン基板１を搬入し、ステップ１として以下の条件でエッ
チングした。エッチング量は、タングステン膜５厚に換
算して７０００Åであった。 使用ガス及び流量：ＳＦ6 ／Ａｒ＝１１０／９０ ｓｃ
ｃｍ エッチング圧力 ：５００ ｍＴｏｒｒ ＲＦパワー ：４００ Ｗ 下部電極温度 ：４０℃
【００２４】図１（ｃ）は、この時のシリコン基板１の
断面図である。このように、下部電極（不図示）の温度
を４０℃に設定してエッチングを行うことにより、不揮
発性のチタンフッ化物の発生を抑制することができる。
断面図である。このように、下部電極（不図示）の温度
を４０℃に設定してエッチングを行うことにより、不揮
発性のチタンフッ化物の発生を抑制することができる。
【００２５】引き続き、シリコン基板１をエッチングチ
ャンバー３１から取り出して図３のエッチングチャンバ
ー３２に搬入し、ステップ２として以下の条件でエッチ
ングした。エッチング量はＴｉＮ膜４厚に換算して２０
００Åであった。 使用ガス及び流量：Ｃｌ2 ／Ａｒ＝５０／５０ ｓｃｃ
ｍ エッチング圧力 ：４２５ ｍＴｏｒｒ ＲＦパワー ：４００ Ｗ 下部電極温度 ：−１０℃
ャンバー３１から取り出して図３のエッチングチャンバ
ー３２に搬入し、ステップ２として以下の条件でエッチ
ングした。エッチング量はＴｉＮ膜４厚に換算して２０
００Åであった。 使用ガス及び流量：Ｃｌ2 ／Ａｒ＝５０／５０ ｓｃｃ
ｍ エッチング圧力 ：４２５ ｍＴｏｒｒ ＲＦパワー ：４００ Ｗ 下部電極温度 ：−１０℃
【００２６】図１（ｄ）はこの時のシリコン基板１の断
面図である。このように、下部電極温度を−１０℃に設
定してエッチングを行うことにより、ＴｉＮ膜４、タン
グステン膜５及びＢＰＳＧ膜２に対するエッチング選択
比が高くなるので、ＢＰＳＧ膜２の面荒れや、タングス
テン膜５の過剰エッチングの発生を良好に抑制すること
ができる。
面図である。このように、下部電極温度を−１０℃に設
定してエッチングを行うことにより、ＴｉＮ膜４、タン
グステン膜５及びＢＰＳＧ膜２に対するエッチング選択
比が高くなるので、ＢＰＳＧ膜２の面荒れや、タングス
テン膜５の過剰エッチングの発生を良好に抑制すること
ができる。
【００２７】上記実施の形態において、ステップ１にお
けるチャンバー３１に設けられた下部電極温度を４０℃
にし、また、ステップ２におけるチャンバー３２に設け
られた下部電極温度を−１０℃にした。しかし、ステッ
プ１における下部電極温度は、３０℃以上の温度であれ
ばよく、また、ステップ２における下部電極温度は、０
℃以下の温度であればよい。
けるチャンバー３１に設けられた下部電極温度を４０℃
にし、また、ステップ２におけるチャンバー３２に設け
られた下部電極温度を−１０℃にした。しかし、ステッ
プ１における下部電極温度は、３０℃以上の温度であれ
ばよく、また、ステップ２における下部電極温度は、０
℃以下の温度であればよい。
【００２８】好ましくは、前記下部電極温度の温度範囲
は、ステップ１においては３０〜８０℃の範囲のいずれ
かの温度がよく、ステップ２においては前記下部電極温
度の範囲は、±０〜６０℃の範囲のいずれかの温度がよ
い。これらの範囲の温度でエッチングを行った場合に
は、前述した第１の実施の形態とほぼ同様な結果が得ら
れることが認められた。
は、ステップ１においては３０〜８０℃の範囲のいずれ
かの温度がよく、ステップ２においては前記下部電極温
度の範囲は、±０〜６０℃の範囲のいずれかの温度がよ
い。これらの範囲の温度でエッチングを行った場合に
は、前述した第１の実施の形態とほぼ同様な結果が得ら
れることが認められた。
【００２９】最後に、図１（ｅ）に示すように、通常行
われる方法によりタングステンプラグの上側、及びＢＰ
ＳＧ上の全面にアルミニウム等の導電性材料を成膜した
後、パターニングして、タングステンプラグと接続され
るように上層配線層６が形成される。
われる方法によりタングステンプラグの上側、及びＢＰ
ＳＧ上の全面にアルミニウム等の導電性材料を成膜した
後、パターニングして、タングステンプラグと接続され
るように上層配線層６が形成される。
【００３０】本実施の形態の半導体装置の製造方法は、
前述したように、エッチング時の半導体基板の温度を所
定の温度範囲に制御するようにしたので、チタンフッ化
物を発生させることなく、また、下地絶縁膜の面荒れや
コンタクト孔内のタングステン膜の過剰エッチングを引
き起こすことなく高スループットにエッチングすること
ができる。これにより、高い歩留りの半導体装置の製造
方法を実現することができる。
前述したように、エッチング時の半導体基板の温度を所
定の温度範囲に制御するようにしたので、チタンフッ化
物を発生させることなく、また、下地絶縁膜の面荒れや
コンタクト孔内のタングステン膜の過剰エッチングを引
き起こすことなく高スループットにエッチングすること
ができる。これにより、高い歩留りの半導体装置の製造
方法を実現することができる。
【００３１】次に、第２の実施の形態として、ＴｉＮ膜
４の下層に２００Å程度の厚さのＴｉ膜（不図示）やＴ
ｉＷ膜（不図示）を設けることによってコンタクト抵抗
を低減した場合を説明する。この場合、第１の実施の形
態で用いたＴｉＮ膜４を、ＴｉＮ／Ｔｉ積層膜、ＴｉＮ
／ＴｉＷ積層膜に置き換え、ステップ２のエッチング時
のエッチング量をＴｉＮ膜４厚に換算して３０００Å程
度施すことにより、同様な結果が得られることを確認し
た。
４の下層に２００Å程度の厚さのＴｉ膜（不図示）やＴ
ｉＷ膜（不図示）を設けることによってコンタクト抵抗
を低減した場合を説明する。この場合、第１の実施の形
態で用いたＴｉＮ膜４を、ＴｉＮ／Ｔｉ積層膜、ＴｉＮ
／ＴｉＷ積層膜に置き換え、ステップ２のエッチング時
のエッチング量をＴｉＮ膜４厚に換算して３０００Å程
度施すことにより、同様な結果が得られることを確認し
た。
【００３２】
【発明の効果】本発明は前述したように、本発明によれ
ば、エッチング時の半導体基板の温度を所定の温度に制
御するようにしたので、チタンフッ化物を発生させるこ
となく、かつ、下地絶縁膜の面荒れやコンタクト孔内の
タングステン膜の過剰エッチングを引き起こすことなく
高スループットにエッチングできる。これにより、高い
歩留りの半導体装置の製造方法を実現することができ
る。
ば、エッチング時の半導体基板の温度を所定の温度に制
御するようにしたので、チタンフッ化物を発生させるこ
となく、かつ、下地絶縁膜の面荒れやコンタクト孔内の
タングステン膜の過剰エッチングを引き起こすことなく
高スループットにエッチングできる。これにより、高い
歩留りの半導体装置の製造方法を実現することができ
る。
【図１】本発明の一実施の形態の半導体装置の製造方法
を説明するための、シリコン基板の工程断面図である。
を説明するための、シリコン基板の工程断面図である。
【図２】従来の技術を説明するための、シリコン基板の
工程断面図である。
工程断面図である。
【図３】本発明の実施の形態に使用した平行平板型エッ
チング装置を示す全体概略図である。
チング装置を示す全体概略図である。
１ シリコン基板 ２ ＢＰＳＧ膜 ３ コンタクトホール ４ ＴｉＮ膜 ５ タングステン膜 ６ 上層配線層
Claims (3)
- 【請求項１】 半導体基板と、前記半導体基板上に形成
されていて前記半導体基板を底面に含むコンタクト孔が
開孔されてなる絶縁膜と、前記コンタクト孔の内面及び
前記絶縁膜上に形成された少なくともＴｉを含む第１の
膜と、前記第１の膜の上方に形成されてなるタングステ
ン膜とを備える半導体装置の製造方法であって、前記第
１の膜及び前記タングステン膜をエッチングする半導体
装置の製造方法において、 前記タングステン膜を、３０℃以上の温度にて、フッ素
を含むガスを励起させたプラズマを用いて、前記コンタ
クト孔が前記タングステン膜にて埋まる程度にエッチン
グする第１の工程と、 前記第１の工程後、前記第１の膜を、０℃以下の温度に
て、塩素を含むガスを励起させたプラズマを用いてエッ
チングする第２の工程とを備えることを特徴とする半導
体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
おいて、 前記フッ素を含むガスは、ＳＦ6 とＡｒとの混合ガスで
あることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
おいて、 前記塩素を含むガスは、Ｃｌ2 とＡｒとの混合ガスであ
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19156896A JPH1022277A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19156896A JPH1022277A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022277A true JPH1022277A (ja) | 1998-01-23 |
Family
ID=16276840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19156896A Withdrawn JPH1022277A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022277A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040051296A (ko) * | 2002-12-12 | 2004-06-18 | 주식회사 하이닉스반도체 | 텅스텐 공정을 이용한 반도체 소자의 제조 방법 |
-
1996
- 1996-07-02 JP JP19156896A patent/JPH1022277A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040051296A (ko) * | 2002-12-12 | 2004-06-18 | 주식회사 하이닉스반도체 | 텅스텐 공정을 이용한 반도체 소자의 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4980018A (en) | Plasma etching process for refractory metal vias | |
| US5035768A (en) | Novel etch back process for tungsten contact/via filling | |
| US6372637B2 (en) | Method for making semiconductor devices having gradual slope contacts | |
| US6207570B1 (en) | Method of manufacturing integrated circuit devices | |
| EP0122776A2 (en) | Dry etching aluminum or aluminum alloy layer | |
| JPH10189482A (ja) | コンタクトホール内の導電性プラグ形成方法 | |
| KR20020032342A (ko) | 반도체 장치의 제조 방법 | |
| JP2891952B2 (ja) | 半導体装置の製造方法 | |
| US5167760A (en) | Etchback process for tungsten contact/via filling | |
| US6057230A (en) | Dry etching procedure and recipe for patterning of thin film copper layers | |
| US5855689A (en) | Method for etching inside of tungsten CVD reaction room | |
| US7279382B2 (en) | Methods of manufacturing semiconductor devices having capacitors | |
| JP2000058643A (ja) | プラグの形成方法 | |
| JPH09172079A (ja) | 半導体装置およびその製造方法 | |
| JPH1022277A (ja) | 半導体装置の製造方法 | |
| US6399497B2 (en) | Semiconductor manufacturing process and semiconductor device | |
| JP3271373B2 (ja) | ドライエッチング方法 | |
| JP2000299376A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2001077193A (ja) | コンタクトの形成方法 | |
| KR20000071322A (ko) | 반도체 장치 제조 방법 | |
| JP3440599B2 (ja) | ビアホール形成方法 | |
| JP2725695B2 (ja) | 半導体装置の製造方法 | |
| JPH07201826A (ja) | ドライエッチング方法 | |
| JPH05347270A (ja) | 金属プラグの形成方法及びこれに用いるウェハ処理装置 | |
| JP2001015494A (ja) | 半導体装置の製造方法およびエッチング方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |