JPH1021219A

JPH1021219A - 加算器およびデジタルｉｉｒフィルタ

Info

Publication number: JPH1021219A
Application number: JP8176849A
Authority: JP
Inventors: Koichi Hamashita; 浩一浜下
Original assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Current assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Priority date: 1996-07-05
Filing date: 1996-07-05
Publication date: 1998-01-23

Abstract

(57)【要約】【課題】回路規模を小さくしたデジタルＩＩＲフィルタ
を実現する。【解決手段】保持するデータを、マシンサイクルにした
がってＬＳＢ側から順次シリアル出力して、予め対応付
けられた転送先の各加減算装置へ転送入力させるため
の、入力データ用レジスタを備える。さらに、加減算装
置の各々は、転送されてきた２種類のデータを、１マシ
ンサイクル毎に、キャリー入力を参照して、ＬＳＢ側よ
り順次加減算していく加減算器と、前回のマシンサイク
ルでの加減算結果におけるキャリーを、今回のマシンサ
イクルにてキャリー入力として前記加減算器に供給する
キャリーレジスタとを、含み、加減算結果の各々が、Ｌ
ＳＢ側より順次、予め対応付けられた転送先のレジスタ
へシリアル転送され、前記転送先のレジスタのＭＳＢ側
より前記加減算結果が入力されるように構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、オーディオ、音声
通信を始めとする各種の分野で用いられる加算器および
デジタルフィルタに係わり、特に、回路規模を小さくし
た加算器およびデジタルＩＩＲフィルタ（Infinite Inp
ulse Response Filter、無限インパルス応答フィルタ）
を提供する技術に関する。

【０００２】

【従来の技術】近年、オーディオ、音声通信を始めとす
る各種の分野においては、Ａ／ＤコンバータやＤ／Ａコ
ンバータの性能向上とともに、信号処理のデジタル化が
急速に進展し、従来アナログ分野で行われていた各種フ
ィルタリング処理を、デジタル信号にて行う、いわゆる
デジタルフィルタを用いたデジタル信号処理方法が盛ん
に開発されつつある。

【０００３】ところで、デジタルフィルタとしては、Ｆ
ＩＲ型（有限インパルス応答型）とＩＩＲ型（無限イン
パルス応答型）とがあるが、このうちＩＩＲ型は、従来
のアナログフィルタにて実現されていた機能をデジタル
回路にて実現するのに適しており、特に、アナログＳＣ
Ｆ（スイッチト・キャパシタ・フィルタ）と同一の伝達
関数を持ちうることが知られている。このＩＩＲ型デジ
タルフィルタは、ＦＩＲ型に比べ、はるかに次数が少な
いため、演算の回数が少なくて実現可能であるが、一
方、内部演算語長（ビット数）を十分大きくとることが
性能上必要となり、演算回路としては、単一の乗算器よ
りも、複数の多ビット加算器を採用することが多い。具
体的には、ＤＣ成分（オフセット）除去用のＨＰＦ（ハ
イパスフィルタ）や、ディエンファシス・プリエンファ
シス用フィルタ、バス／トレブルコントロール用フィル
タ、バスブースト用フィルタ等において、１次ないし２
次のフィルタを組み合わせたタイプのフィルタが用いら
れる。

【０００４】さて、図１（ａ）は、２次ＩＩＲフィルタ
におけるシグナルフローの説明図であり、入力データＸ
（ｎ）、出力データＹ（ｎ）、中間演算データＷ１
（ｎ）、Ｗ２（ｎ）は、いずれもサンプリングデータで
あり、また、「ｎ」は、サンプリングの時系列番号を表
現する変数である。

【０００５】また、「Σ」は加算を表現し、「ｚ^-1」は
１サンプル時間の時間遅れ要素を表現し、フィードフォ
ワード係数ａ₁〜ａ₂、フィードバック係数−ｂ₁〜−
ｂ₂の各々は、乗算係数を表現している。図１（ａ）に
おいては、時間遅れ要素ｚ^-1が２個存在するので、２次
のＩＩＲフィルタ（いわゆるバイキャド）を実現してい
る。なお、この時間遅れ要素ｚ^-1を１個にすることによ
って、図１（ｂ）に示すような１次のＩＩＲフィルタを
実現することができる。なお、３次以上のフィルタにつ
いても、時間遅れ要素ｚ^-1を挿入することで構成可能で
あるが、系の安定性を考慮すると、２次までのフィルタ
を複数段、縦続接続して実現するのが一般的である。

【０００６】これらのシグナルフローの説明図を参照し
て分かるように、ＩＩＲ型デジタルフィルタの特徴は、
フィードバック係数を有するいわゆるフィードバックパ
スが存在することであり、それ故に通常、Ｗ１（ｎ）、
Ｗ２（ｎ）の語長（ビット数）は入力Ｘ（ｎ）、出力Ｙ
（ｎ）に比べてかなり長くなり、よって、各係数の乗算
や各加算器が扱う演算語長（ビット数）も長くなり、そ
のハードウエア構成もかなり大規模な回路となってい
る。

【０００７】以下、従来のＩＩＲ型デジタルフィルタの
ハードウエア構成例を簡単に説明するために、１次ＩＩ
Ｒ型ＨＰＦを例にとって説明する。実際の代表的な適用
例としては、オフセット除去用１次ＨＰＦが挙げられ、
アナログオーディオ信号をデジタルオーディオ信号に変
換するＡ／Ｄコンバータの後段に配置して、Ａ／Ｄコン
バータやアナログ・オペアンプ等にて発生するＤＣオフ
セットを除去するために用いられる。

【０００８】図２に、オーディオ帯域用の１次ＩＩＲ型
ＨＰＦのシグナルフローの説明図を示す。この１次ＩＩ
Ｒ型ＨＰＦは、図１（ｂ）の一般的な１次ＩＩＲ型フィ
ルタにおいて、「ａ₀＝１、ａ₁＝−１、−ｂ₁＝１−
α」とおきＨＰＦを構成したもので、２個の加算器と１
個の乗算器を有した回路構成で実現される。

【０００９】このとき、ｚ領域での伝達関数Ｈ（ｚ）
は、次のように表現される。Ｈ（ｚ）＝Ｙ（Ｚ）／Ｘ（Ｚ）＝（Ｚ−１）／（Ｚ−
（１−α））したがって、零点Ｚ_zero、極点Ｚ_poleは、以下のように
なる。

【００１０】Ｚ_zero＝１、Ｚ_pole＝１−α したがって、ＤＣ（Ｚ＝１）にて伝達関数がゼロになる
ＨＰＦ特性を有することが分かる。さらに、「ｚ≒１＋
ｊω」と近似すると、Ｈ（ω）≒ｊω／（ｊω＋α）＝１／（１−ｊ（α／
ω））となり、カットオフ周波数Ｆｃは、サンプリング周波数
をＦｓとして、Ｆｃ＝（１／（２π））・α・Ｆｓと表現できる。オーディオ用途では、Ｆｓ＝４８（ｋＨ
ｚ）に対して、Ｆｃは１０（Ｈｚ）以下が要求され、上
式より、乗算係数αは、α＜２π・１０／４８０００＝
１／７６４であれば良いことになる。

【００１１】回路製造の簡略化のため、乗算係数αを２
のべき乗で表現し、乗算器を、スイッチング素子を用い
ないようにして、回路を含む配線パターンを製造するこ
とによって、即ち、ビットシフトにて表現することを考
えると、αを、α＝１／１０２４＝２^-10とおき、Ｆｃ
＝７．４６（Ｈｚ）とするのが好ましい。

【００１２】図３は、上記の説明に基づいて構成した従
来のＨＰＦ回路の一例のブロック図を示したもので、１
６ビット、１Ｆｓ（＝４８ｋＨｚ）のオーディオ信号Ｘ
（ｎ）を入力し、ＤＣ成分をカットされた１６ビット、
１Ｆｓの出力Ｙ（ｎ）を出力する機能を有する。なお、
データ形式は、加減算を加算器にて扱える、「２の補数
形式」を採用するものとする。

【００１３】入力レジスタ１００、出力レジスタ２０
０、および、累算レジスタ３５はいずれも、演算クロッ
ク４００により１演算サイクル（１Ｆｓ）毎に、各多ビ
ットデータＸ（ｎ）、Ｙ（ｎ）、Ｗ（ｎ）を同時に入・
出力するためのパラレルレジスタとして構成されてお
り、入力レジスタ１００と出力レジスタ２００は各１６
ビット、累積レジスタ３５は２６ビットのレジスタで構
成される。第１の加算器５０は、１７個のフルアダーに
て構成される１７ビット加算器であり、１６ビットデー
タＸ（ｎ）と、反転回路１０の反転処理によって生成さ
れる、２６ビットデータＷ（ｎ）の上位１６ビットの反
転データ〔Ｑ１１〕〜〔Ｑ２６〕と、１ＬＳＢを加算し
て、１７ビットデータＹ’（ｎ）を生成するものであ
り、これは、Ｙ’（ｎ）＝Ｘ（ｎ）−α・Ｗ（ｎ）＝Ｘ（ｎ）−２
^-10・Ｗ（ｎ）における減算を実施している。尚、ここでの係数α＝２
^-10を掛ける乗算は、配線を１０ビット分シフトするよ
うに製造することで実現される。

【００１４】なお、以下、記号「〔〕」により反転デー
タを表すものとし、図ではアッパーラインを付して表現
する。さて、前出した１７ビットデータＹ’（ｎ）は、
１ビット余分な上位演算空間を有するデータであり、１
６ビットフルスケール設定回路６０によって、１６ビッ
トデータＹ（ｎ）に加工された後、出力レジスタ２００
および第２の加算器７０へ送られる。なお、１６ビット
フルスケール設定回路６０による加工とは、前記１７ビ
ットデータＹ’（ｎ）の値が１６ビットにて表現可能な
正もしくは負のフルスケール値を超えている場合には、
１６ビットの正もしくは負のフルスケール値に強制設定
し、一方、フルスケール値以内の場合には、最上位の１
７ビット目を単に削除することで、１６ビットの「２の
補数形式」のデータを生成する処理である。

【００１５】さて、第２の加算器７０は、２７個のフル
アダーにて構成される２７ビット加算器であり、２６ビ
ットフルスケール設定回路８０と累算レジスタ３５とと
もに、２６ビット累算器９０を構成し、前記演算結果で
ある１６ビットデータＹ（ｎ）と前回演算までの累算結
果である２６ビットデータＷ（ｎ）とを加算し、２７ビ
ットの新規累算データＷ’（ｎ＋１）を生成する。そし
て、生成されたＷ’（ｎ＋１）は、２６ビットフルスケ
ール設定回路８０によって、１ビットの上位演算空間を
削除され、２６ビットの新規累算データＷ（ｎ＋１）と
なって、次回演算で用いられるように累算レジスタ３５
に取り込まれる。

【００１６】以上のような構成によって、１演算サイク
ル（１Ｆｓ）毎に、入力データＸ（ｎ）、累算データＷ
（ｎ）を更新しながら、出力Ｙ（ｎ）を求めていくこと
により、１次ＩＩＲ型ＨＰＦが実現される。

【００１７】また、２次ＩＩＲフィルタについても、多
ビット加算器とレジスタを必要個数用意して組み合わせ
ることで上記１次ＩＩＲ型ＨＰＦと同様に実現される。
次に、図４は、前記１７ビット加算器である第１の加算
器５０、および、２７ビット加算器である第２の加算器
７０に用いられるキャリーリップル型加算器の構成を示
したもので、フルアダーを必要ビット数分用意し、下位
ビットのキャリー出力（Ｃｏｕｔ）を上位ビットのキャ
リー入力（Ｃｉｎ）に各々結線することで構成される。
ここでは、ｍビットデータＡ、Ｂを入力とし、（ｍ＋
１）ビットの加算結果Ｓを１度に出力するものである。
なお、ＬＳＢ側のキャリー入力Ｃ₀は、加算用としては
「Ｌ（即ちゼロ）」に固定し、減算用としては前述した
１ＬＳＢ加算用として「Ｈ（即ち１）」に固定すること
が一般的である。また、最上位のキャリー出力Ｃ_m+1の
値は、無視される。

【００１８】なお、１つのフルアダーは、データＡ_i、
Ｂ_iの入力端子Ａ、Ｂと、下位ビットからのキャリーの
入力端子Ｃｉｎと、上位ビットへのキャリーの出力端子
Ｃｏｕｔと、加算結果出力端子Ｓとを備え、フルアダー
は、データのビット数（ｍ）に１個を加えた数（ｍ＋
１）だけ接続されている。

【００１９】

【発明が解決しようとする課題】しかしながら、上述し
た従来型のＩＩＲフィルタでは、各多ビット加算器およ
び各レジスタ間の結線が多ビットの並列配線であること
や前記のビットシフトにて乗算を実現する場合には、シ
フトすべきビット数分の並列配線が余分に必要となるこ
と等により、配線面積が増加しており、この事は、単に
レイアウト面積の増加を招くばかりでなく、負荷容量増
大による消費電力増加をもたらすことにもなっていた。

【００２０】しかも、加算器の回路規模は、非常に増大
していた。例えば、図４のキャリーリップル型加算器
は、従来の各種方式の多ビット加算器のうちで最も回路
規模が小さいものであるが、１ビット分のフルアダーを
構成するためには、２８個程度のトランジスタを必要と
し、これが（ｍ＋１）個必要であるから、「２８・（ｍ
＋１）」個のトランジスタが必要となり、加算器は、か
なり大規模な回路構成となっていた。しかも、通常はフ
ィルタ次数の２倍の多ビット加算器が必要であり、演算
すべきビット数と、フィルタ次数の両者に比例して回路
規模が増大して、ひいては、ＬＳＩレイアウト面積の増
大とＬＳＩチップコストの増大を招くていた。

【００２１】そこで、本発明は、上記の課題を解決する
ためになされたものであり、その目的は、回路規模の小
さな加算器を実現する点にある。また、本発明の他の目
的は、回路規模の小さな、ＩＩＲデジタルフィルタを実
現する点にある。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明によれば、第１の制御信号（Ｃ
ＫＰ）に従って、与えられたｍビット（ｍは自然数）の
データを、第（ｍ＋１）ビットの値が第ｍビットの値と
同一となるように取込み、さらに、第２の制御信号（Ｃ
ＫＳ）に従って、（ｍ＋１）ビットのデータを順次シリ
アル出力する２種類のレジスタである第１のレジスタ、
第２のレジスタと、該第１のレジスタおよび該第２のレ
ジスタから順次シリアル出力されるデータとキャリー入
力とを全加算するフルアダーと、前記第１の制御信号
（ＣＫＰ）に従って自身のリセット動作を行い、さら
に、前記フルアダーが行った全加算結果のキャリーを、
前記第２の制御信号（ＣＫＳ）に従って、所定時間遅延
させて前記フルアダーのキャリー入力として供給するリ
セット付きキャリーレジスタと、前記フルアダーの全加
算結果を、前記第２の制御信号（ＣＫＳ）に従って順次
取り込む第３のレジスタと、を含む加算器が提案され
る。

【００２３】また、他の目的を達成するため、請求項２
に係る発明によれば、入力データと、フィリタリング処
理の過程で得られた中間演算データと、に基づいて演算
処理を行った結果である出力データを、フィリタリング
処理結果として出力するデジタルＩＩＲフィルタであっ
て、保持するデータを、マシンサイクルにしたがってＬ
ＳＢ側から順次シリアル出力して、予め対応付けられた
転送先の各加減算装置へ転送入力させるための、入力デ
ータ用レジスタを備え、さらに、前記加減算装置の各々
は、転送されてきた２種類のデータを、１マシンサイク
ル毎に、キャリー入力を参照して、ＬＳＢ側より順次加
減算していく加減算器と、前回のマシンサイクルでの加
減算結果におけるキャリーを、今回のマシンサイクルに
てキャリー入力として前記加減算器に供給するキャリー
レジスタとを、含み、加減算結果の各々が、ＬＳＢ側よ
り順次、予め対応付けられた転送先のレジスタへシリア
ル転送され、前記転送先のレジスタのＭＳＢ側より前記
加減算結果が入力されるように構成されている、デジタ
ルＩＩＲフィルタが提供される。

【００２４】さらに具体的には、入力データと、フィリ
タリング処理の過程で得られた中間演算データ（累算デ
ータ）と、に基づいて演算処理を行った結果である出力
データを、フィリタリング処理結果として出力するデジ
タルＩＩＲフィルタであって、第１の制御信号（ＣＫ
Ｐ）に従って、与えられたｍビット（ｍは自然数）のデ
ータを、第（ｍ＋１）ビットの値が第ｍビットの値と同
一となるように取込み、さらに、第２の制御信号（ＣＫ
Ｓ）に従って、（ｍ＋１）ビットのデータを順次シリア
ル出力（ＸＱ１）するレジスタである入出力シフトレジ
スタ（２１０）と、前記第２の制御信号（ＣＫＳ）に従
って、自身が保持した中間演算データ（ＷＱ）の所定位
置のデータを出力するとともに、自身が保持した中間演
算データをＬＳＢ側から順次シリアル出力（ＷＱ１）す
るための累算シフトレジスタ（２４０）と、該累算シフ
トレジスタ（２４０）が出力した所定位置のデータを反
転出力（〔ＷＱｉ〕：ｉは自然数）するインバータ（３
１０）と、前記入出力シフトレジスタからのシリアル出
力（ＸＱ１）と前記インバータの出力（〔ＷＱｉ〕）と
キャリー入力（Ｃ１ｉｎ）とを全加算する、第１のフル
アダー（３２０）と、前記第１の制御信号（ＣＫＰ）に
従って、自身の出力を１にするセット動作を行うととも
に、前記第２の制御信号（ＣＫＳ）に従って、前記フル
アダーの加算結果により生じたキャリー出力（Ｃ１ｏｕ
ｔ）を入力し、所定時間遅延させて前記フルアダーのキ
ャリー入力として供給するキャリーレジスタ（３３０）
と、前記第１のフルアダーの加算結果（ＹＳ）と前記累
算シフトレジスタからのシリアル出力（ＷＱ１）とキャ
リー入力（Ｃ２ｉｎ）とを全加算するフルアダー（３４
０）と、前記第１の制御信号（ＣＫＰ）に従って、自身
の出力を０にするリセット動作を行うとともに、前記第
２の制御信号（ＣＫＳ）に従って、前記第２のフルアダ
ーの加算結果により生じたキャリー出力（Ｃ２ｏｕｔ）
を入力し、所定時間遅延させて前記第２のフルアダーの
キャリー入力として供給するキャリーレジスタ（３５
０）と、を備え、さらに、前記第２の制御信号（ＣＫ
Ｓ）に従って、前記第１のフルアダーの全加算結果が、
前記入出力シフトレジスタ（２１０）のＭＳＢ側より順
次取り込まれるように構成され、かつ、前記第２の制御
信号（ＣＫＳ）に従って、前記第２のフルアダーの全加
算結果が、前記累算シフトレジスタ（２４０）のＭＳＢ
側より順次取り込まれるように構成される、デジタルＩ
ＩＲフィルタが提供される。

【００２５】また、請求項３に係る発明によれば、請求
項２において、中間演算データ用レジスタは、自身の任
意のレジスタ位置からデータの入出力が可能なように、
かつ、入出力されたデータは、予め対応付けられた加減
算器に入出力されるように構成されていることを特徴と
する、デジタルＩＩＲフィルタが提供される。

【００２６】さらに、請求項４に係る発明によれば、請
求項２および３のいずれかにおいて、前記キャリーレジ
スタは、制御信号（ＣＫＰ）にしたがって、減算動作で
は前記キャリー入力を１とするセット機能を有し、一
方、加算動作では前記キャリー入力を０とするリセット
機能を有するように構成されたことを特徴とするデジタ
ルＩＩＲフィルタが提供される。

【００２７】さらにまた、請求項５に係る発明によれ
ば、請求項２、３および４のいずれかにおいて、前記中
間演算データを所定ビット数にするためのフルスケール
リミット回路を、いずれかのレジスタに設けていること
を特徴とするデジタルＩＩＲフィルタが提供される。

【００２８】また、請求項６に係る発明によれば、請求
項２、３、４および５のいずれかにおいて、前記マシン
サイクル、制御信号を含む信号を生成する信号生成パタ
ーンを予め格納した不揮発性メモリを備えることを特徴
とするデジタルＩＩＲフィルタが提案される。

【００２９】さらに、請求項７に係る発明によれば、請
求項２、３、４、５および６のいずれかにおいて、前記
入力用レジスタが、自身に予め対応付けられた転送先の
加減算装置による演算結果（出力データ）を、該演算結
果のＬＳＢ側より、順次、自身のＭＳＢ側からシリアル
取り込みするように構成されている、ことを特徴とする
デジタルＩＩＲフィルタが提案される。

【００３０】そして、請求項８に係る発明によれば、請
求項２、３、４、５、６および７のいずれかにおいて、
前記入力データ用レジスタ、出力データ用レジスタ、お
よび、中間演算データ用レジスタのうちの少なくとも１
以上のレジスタが、所定時にリセットされるように構成
されていることを特徴とするデジタルＩＩＲフィルタが
提案される。

【００３１】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照しつつ説明する。ここでは、まず第１実施形態とし
て、シフトレジスタとキャリー記憶機能付きフルアダー
を用いた加算器について説明し、次に、具体例としてＤ
Ｃオフセット除去用１次ＩＩＲ型ＨＰＦに対して、加算
器を適用した第２実施形態について説明する。なお、以
下に示すデータ形式は、全て２の補数表現を用いるが、
これは説明の容易化のためであり、本発明の適用範囲を
限定するものではない。（第１実施形態）まず、第１実施形態として、本発明で
提案するシリアル演算方式によるシリアル加算器につい
て簡単に説明する。

【００３２】図５には、シリアル加算器のブロック図、
図６には、シルアル加算器の動作タイミングチャートを
示す。本シリアル加算器は、多ビットのシフトレジスタ
（１１０、１２０、１３０）と１ビットのキャリー記憶
機能付きフルアダー１４０を用いて構成された一実形態
を示すものである。そして、本シリアル加算器は、２個
のｍビットデータＡ，Ｂを加算して、（ｍ＋１）ビット
の加算結果Ｓを、（ｍ＋１）回のマシンサイクルにてＬ
ＳＢ側より順次シリアルに求めるシリアル加算器であ
る。

【００３３】即ち、具体的には、第１の制御クロックＣ
ＫＰに従って被加算データＡ、Ｂを取込み、第２の制御
クロックＣＫＳに従って、ＬＳＢ側よりシリアル出力す
るための入力シフトレジスタ１１０、１２０と、入力シ
フトレジスタ１１０、１２０から出力されるデータを加
算端子Ａ_iＢ_iに入力し、かつ、キャリー入力を端子Ｃ
ｉに入力し、全加算していき、端子Ｃｏからキャリーを
出力するとともに、加算結果を端子Ｓｏから出力する、
１ビットのフルアダー１５０、および、第１の制御クロ
ックＣＫＰに従って自身の出力Ｑをリセットするリセッ
ト端子（Ｒ）と端子ＣＫから与えられる第２の制御クロ
ックＣＫＳに従って、入力端子Ｄのデータ（キャリー出
力）を１クロック遅延出力し、出力端子Ｑと端子Ｃｉと
を接続した１ビットのリセット付きキャリーレジスタ１
６０を含んで構成されるキャリー記憶機能付きフルアダ
ー１４０と、第２の制御クロックＣＫＳに従って、加算
結果ＳをＬＳＢ側より順次シリアルに取込むための出力
シフトレジスタ１３０とを有して構成され、初期状態設
定用のパラレル入力クロックＣＫＰと、（ｍ＋１）サイ
クルのシフトクロックＣＫＳによりコントロールされ
る。

【００３４】なお、入力シフトレジスタ１１０、１２０
を構成するＩＣは、出力端子Ｑと、第１の制御クロック
ＣＫＰを入力するための端子ＣＰと、第１の制御クロッ
クＣＫＰにしたがって、被加算データを入力するための
入力端子ＤＰと、第２の制御クロックＣＫＳを入力する
ための端子ＣＳと、第２の制御クロックＣＫＳにしたが
って、入力されたデータを出力端子に出力するための端
子ＤＳとを備える。

【００３５】また、出力レジスタ１３０を構成するＩＣ
は、出力端子Ｑと、第２の制御クロックＣＫＳを入力す
るための端子ＣＳと、第２の制御クロックＣＫＳにした
がって、入力されたデータを出力端子に出力するための
端子ＤＳとを備える。

【００３６】そして、被加算データＡＢは、ｍビット、
出力シフトレジスタは、（ｍ＋１）ビットであり、さら
に、入力シフトレジスタ１１０、１２０は、保持される
ＭＳＢが第ｍ番目のビットと同じ値になるようにした、
（ｍ＋１）ビットのシフトレジスタとして構成されてい
る。

【００３７】図６には、動作タイミングチャートを示し
ているが、これを参照すれば分かるように、演算初期状
態では、パラレル入力制御クロックＣＫＰにより、２個
の（ｍ＋１）ビットのシフトレジスタ１１０、１２０
に、各ｍビットの被加算データＡ、Ｂが１ビットサイン
拡張されて、（ｍ＋１）ビットデータとして取り込ま
れ、リセット端子（Ｒ）に制御クロックが入力されて、
キャリーレジスタ１６０の内容はゼロにリセットされ
る。これにより、フルアダー１５０の各入力端子には被
加算データＡ，Ｂの各ＬＳＢ（Ａ₁，Ｂ₁）とキャリー
ＬＳＢ入力（Ｃ_i＝０）が供給され、即ち、Ａ_i＝
Ａ₁，Ｂ_i＝Ｂ₁、Ｃ_i＝０となり、フルアダー１５０
は第１ＬＳＢの加算結果としてのＳｕｍ出力「Ｓo ＝Ｓ
₁、Ｃo ＝Ｃ₁」を出力する。なお、上述のサインビッ
ト拡張とは、ここで用いる２の補数形式のデータに対し
て適用しうるもので、サインビットであるＭＳＢ、即
ち、第ｍビットのデータをそのまま第（ｍ＋１）ビット
のデータとしてコピーすることにより、データ内容を変
えずにビット数を増やす処理である。

【００３８】なお、以下、ＬＳＢからＭＳＢに向かって
ｍ番目のデータを「第ｍＬＳＢ」または「第ｍビット」
と称し、一方、ＭＳＢからＬＳＢに向かってｍ番目のデ
ータを「第ｍＭＳＢ」と称して説明の簡略化を図る。

【００３９】さて、実際のシリアル加算は、（ｍ＋１）
回のマシンサイクルを供給するシフトクロックＣＫＳ
が、各シフトレジスタ１１０、１２０、１３０とキャリ
ーレジスタ１６０の所定部に共通に供給されることで行
われる。シフトクロックＣＫＳの第１サイクルにより、
キャリー出力値Ｃ₁はキャリーレジスタ１６０に、Ｓｕ
ｍ出力値Ｓ₁は出力レジスタ１３０のＭＳＢ側、即ち、
第（ｍ＋１）ビット目に取り込まれ、両入力シフトレジ
スタ１１０、１２０内のデータＡ、Ｂは１ビットＬＳＢ
側へシフトされる。これにより、フルアダー１５０の各
入力端子は、Ａ_i＝Ａ₂，Ｂ_i＝Ｂ₂、Ｃ_i＝Ｃ₁に更
新され、フルアダー１５０は、第２ＬＳＢに対する演算
を行い、Ｓo ＝Ｓ₂、Ｃo ＝Ｃ₂を出力する。この様子
は、図６の制御クロックＣＫＳのクロック２に対する、
フルアダー入出力の変化を参照すれば分かる。なお、こ
こで、キャリー値Ｃ₁とは、第１ＬＳＢ同士の加算によ
る桁上げキャリーのことであり、これは第２ＬＳＢ桁の
値である。このシフトクロックＣＫＳによる一連の動作
を（ｍ＋１）サイクル繰り返すことで、（ｍ＋１）個の
Ｓｕｍ出力値Ｓ₁〜Ｓ_m+1がＬＳＢ側より順次求めら
れ、出力シフトレジスタ１３０に、シリアルシフトしな
がら取り込まれ、最終的には、出力レジスタ１３０のＱ
_m+1〜Ｑ₁にＳ_m+1〜Ｓ₁が格納されることになる。即
ち、２個のｍビットデータＡ，Ｂを入力として、（ｍ＋
１）ビットの加算結果「Ｓ＝Ａ＋Ｂ」が得られる。な
お、（ｍ＋１）サイクル後にキャリーレジスタに残った
キャリー値Ｃ _m+1は、先述の従来型の多ビット加算器の
場合と同様に不要であり、次回演算の初期リセットによ
り消去されるようにすればよい。図６は、このような動
作によって、フルアダーと出力レジスタ１３０に入出力
されるデータを記載したタイミングチャートである。

【００４０】上記実施形態では、理解の容易化のため
に、入力シフトレジスタを（ｍ＋１）ビットとし、パラ
レル入力時にサインビット拡張するものを示したが、ｍ
ビットの入力レジスタを用いてサイン拡張することも可
能である。。即ち、図７（ａ）に示すように、サインビ
ットを取り込む第ｍビット出力Ｑ_mを、シフト先の第
（ｍ−１）ビットの入力端子Ｄ_m-1に接続するだけでな
く、第ｍビットの入力端子Ｄ_mにも接続したループであ
る自己ループを形成して、シフトクロックＣＫＳ供給に
よるシフト動作時に、自動的にサインビット拡張を実施
することが可能である。このような構成によれば、図７
（ｂ）に示すように、ＣＫＳ供給時には、常に、第ｍビ
ット出力Ｑ_mがＡ_mとなり、ＣＫＳの第ｍサイクル以降
のＬＳＢ出力（Ｑ₁）には、サインビットとしてＡ_mが
出力されることになる。従って、シフトクロック供給が
ｍサイクル以上になったときには、このｍビットシフト
レジスタの出力が、常にサインビットであることが保証
され、２の補数形式の演算が正常に実施される。このよ
うに、自己ループを形成によって、ｍビットの入力レジ
スタを用いてサイン拡張することも可能である。

【００４１】次に、図８に、シリアル減算器の実施形態
を示す。このシリアル減算器は、ｍビットデータである
ＡからＢを減算して（ｍ＋１）ビットの減算結果Ｓを
（ｍ＋１）マシンサイクルにてＬＳＢ側よりシリアルに
求めるものである。図８のシリアル減算器が、先に図５
にて示した加算器と異なる点は、減算データＢを出力す
るためのシフトレジスタ１２０の出力とフルアダー１５
０のＢ_i入力との間にインバータ１７０が設けられた点
と、キャリーレジスタとして、セット付きキャリーレジ
スタ１８０が採用された点である。なお、セット付きキ
ャリーレジスタ１８０は、セット端子Ｓに制御クロック
ＣＫＰが与えられると、自身の出力が（出力端子Ｑ）が
１となる機能を有する。

【００４２】さて、２の補数形式での減算は、被減算デ
ータと、減算データの反転と、１ＬＳＢと、を加算する
ことで行われる。即ち、Ｓ＝Ａ−Ｂ＝Ａ＋（Ｂの反転）＋１なる計算を行えばよい。図８では、Ｂの反転はインバー
タ１７０によりフルアダーでの加算直前に１ビット毎に
行われ、１ＬＳＢの加算は、初期状態設定時にキャリー
レジスタ１８０の内容を１にセットすることで、即ち、
セット端子Ｓに制御クロックＣＫＰを与えることによ
り、最初のＬＳＢ加算時に「＋１」のキャリーが加算さ
れることによって行われる。制御クロックＣＫＰが与え
られた後は、（ｍ＋１）個のシフトクロックＣＫＳが供
給されるだけで、前述した加算器の動作と同様に、減算
結果Ｓがシフトレジスタ１３０に取り込まれるように動
作する。

【００４３】なお、上記実施形態においては、被減算デ
ータを初期状態もしくは演算時にサイン拡張して演算結
果Ｓとビット数を同一にする方式を示したが、これはコ
ントロール信号ＣＫＳを１系統のみにして制御を簡単に
するためであり、本発明の適用範囲を特に限定するもの
ではない。例えば、制御クロックＣＫＳを２系統供給可
能な構成とし、入力シフトレジスタ１１０、１２０を単
なるｍビット構成とし、被加減算データをサイン拡張せ
ずに取り込む場合には、入力シフトレジスタ１１０、１
２０に対して供給されるシフトクロックをｍ−１サイク
ルに限定することで、最終的に、入力シフトレジスタの
出力端子にＭＳＢ（サインビット）が設定され、これを
用いて第（ｍ＋１）ビット目の演算を行うようにするこ
とも可能である。（第２実施形態）次に、本発明にかかる第２の実施形態
として、前記シリアル演算器を適用したＩＩＲフィルタ
について説明する。

【００４４】図９および図１０は、本発明に係る第２の
実施形態として、１チャンネルの１次ＩＩ１フィルタの
ブロック図およびその動作タイミングチャートを示すも
ので、１６ビット、１Ｆｓ＝４８（ｋＨｚ）のオーディ
オ信号Ｘ（ｎ）を入力し、カットオフ周波数Ｆｃ＝７．
４６（Ｈｚ）なるハイパスフィルタリング処理を行っ
て、１６ビット、１Ｆｓの出力Ｙ（ｎ）を出力するもの
である。

【００４５】本ＩＩＲフィルタは、制御クロックＣＫＰ
にしたがって、入力端子から１６ビットデータＸ（ｎ）
をサイン拡張（図中ＭＳＢと表現する）して１７ビット
データとして取込み、ＬＳＢ側から順次シリアル出力す
る（出力端子ＸＱ１、出力信号ＸＱ１）入力シフトレジ
スタ機能、１７ビットのＨＰＦ演算結果Ｙ’（ｎ）をＭ
ＳＢ側から、入力端子ＸＤＳより順次取込むための出力
シフトレジスタ機能、および、該１７ビットデータＹ’
（ｎ）を１６ビットフルスケールデータＹ（ｎ）へ変換
するための１６ビットフルスケールリミット機能を有す
る、１７ビット入出力シフトレジスタ２１０と、保持し
ていた前演算サイクルの累算結果Ｗ（ｎ−１）を、第１
ＬＳＢ出力ＷＱ１の出力端子（ＷＱ１）および第１１Ｌ
ＳＢ出力ＷＱ１１の出力端子（ＷＱ１１）よりシリアル
出力しながら、新演算サイクルの累積結果Ｗ’（ｎ）を
ＭＳＢ側から、入力端子ＷＤＳより順次取り込むための
２７ビットの累算シフトレジスタ２４０と、該第１１Ｌ
ＳＢ出力ＷＱ１１の出力データを反転した〔ＷＱ１１〕
を生成するためのインバータ３１０と、ＸＱ１と〔ＷＱ
１１〕を入力し、シルアル減算値ＹＳを出力する機能を
有し、１ビットフルアダー３２０および１ビットセット
付きレジスタ３３０を含んで構成される第１のキャリー
記憶機能付フルアダー２７０と、ＹＳおよびＷＱ１のデ
ータを１マシンサイクル遅らせたＹＳｄおよびＷＱ１ｄ
を生成するためのタイミング調整用１ビットレジスタ２
９０、３００と、該ＹＳｄおよびＷＱ１ｄを入力し、シ
ルアル加算値ＷＳを出力する機能を有し、１ビットフル
アダー３４０および１ビットリセット付きレジスタ３５
０を含んで構成される第２のキャリー記憶機能付フルア
ダー２８０と、を有して構成される。

【００４６】そして、１ビットフルアダー３２０は、入
力データＸ（ｎ）から累算データＷ（ｎ−１）の２^-10
を乗じた値をシリアル減算するために、入力端子Ａ_i、
Ｂ_i、Ｃ_iにＸＱ１、〔ＷＱ１１〕、Ｃ１ｉｎを入力し
全加算し、加算結果をＳ_oから出力するとともに、キャ
リーＣ１_outをＣ_oから出力する。さらに、１ビットセ
ット付きレジスタ３３０は、制御クロックＣＫＰがセッ
ト端子（Ｓ）に与えられると、自身の出力端子Ｑを１に
するとともに、Ｃ_oに接続されている入力端子Ｄに入力
されるＣ１_outを、制御クロックＣＫＳ１に従って１マ
シンサクル遅延して出力端子Ｑから出力し、さらに、３
３０の出力端子Ｑと３２０の端子Ｃ_iは接続されてい
る。また、１ビットフルアダー３４０は、演算結果ＹＳ
と前累積データＷ（ｎ−１）とをシリアル加算して新累
算データＷ’（ｎ）を求めるために、入力端子Ａ_i、Ｂ
_i、Ｃ_iにＹＳｄ、ＷＱ１ｄ、Ｃ２ｉｎを入力し全加算
し、加算結果をＳ_oから出力するとともに、キャリーＣ
２_outをＣ_oから出力する。さらに、１ビットリセット
付きレジスタ３５０は、制御クロックＣＫＰがリセット
端子（Ｒ）に与えられると、自身の出力端子Ｑを０にす
るとともに、Ｃ_oに接続されている入力端子Ｄに入力さ
れるＣ２_outを、制御クロックＣＫＳ２に従って１マシ
ンサクル遅延して出力端子Ｑから出力し、さらに、３５
０の出力端子Ｑと３４０の端子Ｃ _iは接続されている。
また、タイミング調整用１ビットレジスタ２９０、３０
０は、３５０と同一構成であり、いずれのリセット端子
も制御クロックＣＫＰが与えられるように構成されてい
る。

【００４７】なお、累算シフトレジスタは、２７ビット
から２６ビットへのフルスケールリミット機能をも有し
た２７ビットレジスタにて構成されており、演算サイク
ル終了時には、新累算データＷ’（ｎ）を各２６ビット
フルスケール値に制限された２７ビットデータＷ（ｎ）
に加工し直し、次回演算サイクルに備えるものであり、
この詳細については、図１１等を参照して後に説明す
る。また、累算シフトレジスタ（中間演算データ用レジ
スタ）は、自身の任意のレジスタ位置からデータの入出
力が可能なように、かつ、入出力されたデータは、予め
対応付けられた加減算器に入出力されるように構成され
る。本ＩＩＲフィルタの構成例では、１１ビット目の位
置からデータが出力され、１ビットフルアダー３２０へ
出力されるように構成されている。

【００４８】本ＩＩＲフィルタが備える入出力シフトレ
ジスタ２１０は、図５に示す入力シフトレジスタ１１０
のような構成を有し、図５に示す出力シフトレジスタ１
３０も兼用している。これは、入出力シフトレジスタ２
１０が、演算対象データをそのＬＳＢ側から順次、端子
ＸＱ１を介してシリアル出力していくとともに、演算結
果を順次端子ＸＤＳから取り込んで、入出力シフトレジ
スタを共用するように動作するためである。したがっ
て、図５の入力シフトレジスタ１１０、出力シフトレジ
スタ１３０を単に適用した場合に比べ、回路規模の一層
の小型化が図れることになる。

【００４９】このように、入出力データ用レジスタであ
る入出力シフトレジスタ２１０、および、中間演算デー
タ用レジスタである累算シフトレジスタ２４０のシリア
ル出力は、夫々、減算機能を有する第１のキャリー記憶
機能付フルアダー２７０、加算機能を有する第２のキャ
リー記憶機能付フルアダー２８０（但し、〔ＷＱ１１〕
は２８０にも転送される）に転送されるように、予め対
応付けられて構成されている。また、減算機能を有する
第１のキャリー記憶機能付フルアダー２７０、および、
加算機能を有する第２のキャリー記憶機能付フルアダー
２８０による演算結果は、夫々、入出力シフトレジスタ
２１０、累算シフトレジスタ２４０が転送先になるよう
に転送される、回路構成になっている。

【００５０】さて、ＨＰＦ演算を行うための制御信号と
しては、本実施形態ではＣＫＰ、ＣＫＳ１、ＣＫＳ２の
３信号と、各シフトレジスタにおけるフルスケール設定
を行うためのＣＫＦＳ１、ＣＫＦＳ２の２信号とが使用
される。１演算サイクルの初期状態を設定するための１
パルスのクロック信号ＣＫＰは、入出力シフトレジスタ
２１０のパラレル入力指示端子ＣＫＰと各レジスタ２９
０、３００、３５０のリセット端子とレジスタ３３０の
セット端子Ｓに供給され、第１のシリアル演算を行うた
めの１７パルスのクロック信号ＣＫＳ１は、入出力シフ
トレジスタ２１０のシフト動作指示端子ＣＫＳと各レジ
スタ２９０、３３０のクロック端子に供給され、第２の
シリアル演算を行うための２８パルスのクロック信号Ｃ
ＫＳ２は、累算シフトレジスタ２４０のシフト動作指示
端子ＣＫＳと各レジスタ３００、３５０のクロック端子
に供給される。また、全てのＨＰＦ演算を開始するため
の初期状態として累算シフトレジスタ２４０の内容はゼ
ロリセットされることが好ましく、このために累積レジ
スタ２４０のリセット端子（ＲＳＴ）には初期化リセッ
ト信号ＲＳＴ（図１０に図示せず）が供給される。１演
算サイクルにおける、これらのクロックの変化の様子を
図１０に示す。

【００５１】図１０のタイミングチャートは、１回の入
力データＸ（ｎ）の取り込みから出力データＹ（ｎ）を
出力するまでの期間である１演算サイクル（Ｔｓ＝１／
Ｆｓ）内の動作状態を表現したものであって、この１演
算サイクル期間内の各コントロール信号の変化に応じ
て、各レジスタ内容の変化が起こり、マシンサイクル＝
「３２Ｆｓ」にて周期的に演算が実行されていくことを
示すものである。なお、本タイミングチャートでは前記
初期化リセット信号ＲＳＴを含まないが、これはリセッ
ト信号ＲＳＴが全てのＨＰＦ演算の開始時に１パルスの
リセット信号として供給され、その後は、本タイミング
チャートに従う演算サイクルを繰り返すことによってＨ
ＰＦ処理が実行されることを考慮し、説明簡略化の為に
省略したにすぎない。

【００５２】次に、図９、１０を参照して、動作説明を
行う。まず、１演算サイクルの初期状態設定は、クロッ
ク信号ＣＫＰにより、図１０の第０マシンサイクルにて
行われる。これにより、１６ビットの入力信号Ｘ（ｎ）
は、ＭＳＢである第１６ビットをサイン拡張により第１
７ビットにコピーされた１７ビットデータＸ’（ｎ）と
して、入力端子を介して、入出力シフトレジスタ２１０
にパラレル入力される。また、タイミング調整用レジス
タ２９０、３００はゼロにリセットされ、さらに、第１
および第２のキャリー記憶機能付きフルアダー２７０、
２８０を構成する各キャリーレジスタ３３０、３５０に
おいては、減算用のレジスタ３３０が１にセットされ、
加算用のレジスタ３５０がゼロにリセットされることに
なる。なお、入出力シフトレジスタ２１０に蓄積されて
いた前演算サイクルの出力データＹ（ｎ−１）は、新規
入力データＸ（ｎ）の取り込みと同時に消去される。ま
た、累算シフトレジスタ２４０の内容は、前演算サイク
ルまでの累積結果Ｗ（ｎ−１）である。

【００５３】この初期状態設定により、第１マシンサイ
クル（ＣＫＳ１の１）での各信号線の状態は、図１０示
すようになる。即ち、ＸＱ１上にはＸ（ｎ）の第１ＬＳ
ＢであるＸ₁（ｎ）、ＷＱ１１上にはＷ（ｎ−１）の第
１１ＬＳＢであるＷ₁₁（ｎ−１）、従って〔ＷＱ１１〕
上には、その反転されたデータ〔ＷＱ１１〕が現れる。
この結果、第１のフルアダー３２０は、キャリーレジス
タ３３０の初期内容が１であることにより、第１ＬＳＢ
の演算である「Ｘ₁（ｎ）＋〔Ｗ₁₁（ｎ−１）〕＋１」
を実行してＳｕｍ出力Ｙ’₁（ｎ）を出力ラインＹＳ
（ＹＳはデータ自体の他に信号線も表現する）上に、キ
ャリー出力Ｃ１₁を出力ラインＣ１_out（Ｃ１_outはデ
ータ自体の他に信号線も表現する）上に出力する。

【００５４】これは、先にも示したように、Ｙ（ｎ）＝
Ｘ（ｎ）−２^-10・Ｗ（ｎ−１）＝Ｘ（ｎ）＋２^-10・
〔Ｗ（ｎ−１）〕＋１（但し、データは２の補数形式
で、〔Ｗ（ｎ−１）〕はＷ（ｎ−１）の反転データ）な
る演算の第１ＬＳＢ演算を示すものである。同時に、Ｗ
Ｑ１上にはＷ₁（ｎ−１）が現れるが、第２のフルアダ
ー３４０の３入力は、Ａ_i＝ＹＳｄ＝０、Ｂ_i＝ＷＱ１
ｄ＝０、Ｃ_i＝Ｃ２_in＝０のままであり、よって、Ｓｕ
ｍ出力Ｓ_oおよびキャリー出力Ｃ１_oが共に０であり、
ＷＳ＝０、Ｃ２_out＝０となる。

【００５５】次に、ＣＫＳ１、ＣＫＳ２の各第１パルス
が供給されることで、全てのレジスタはデータを１ビッ
トシフトさせて第２マシンサイクルの状態へ移行する。
この第２マシンサイクル（ＣＫＳ１の２）での各信号線
の状態は、図１０に示すようになる。即ち、「ＸＱ１＝
Ｘ₂（ｎ）、ＷＱ１１＝Ｗ₁₂（ｎ−１）、Ｃ１_in＝Ｃ１
₁、ＹＳｄ＝Ｙ’₁（ｎ）、ＷＱ１ｄ＝Ｗ₁（ｎ−
１）、Ｃ２_in＝０」となり、第１マシンサイクルにて求
められた演算結果、ＹＳ＝Ｙ’₁（ｎ）、ＷＳ＝０は、
各レジスタ２１０、２４０の第１ＭＳＢとして、各入力
端子ＸＤＳ、ＷＤＳより、各第１ＭＳＢへ自己ループ的
に取り込まれる。即ち、ＸＱ１７＝Ｙ’₁（ｎ）、ＷＱ
２７＝０となる。

【００５６】第１のフルアダー３２０は、第２ＬＳＢ演
算、即ち、「Ｘ₂（ｎ）＋〔Ｗ₁₂（ｎ−１）〕＋Ｃ
１₁」を行い、Ｓｕｍ出力Ｓ_oおよびキャリー出力Ｃ_o
として、ＹＳ＝Ｙ’₂（ｎ）、Ｃ１_out＝Ｃ１₂を出力
する。同時に、第２のフルアダー３４０は、新規累積デ
ータＷ（ｎ）の第１ＬＳＢ演算、即ち「Ｙ’₁（ｎ）＋
Ｗ ₁（ｎ−１）＋０」を行い、Ｓｕｍ出力Ｓ_oおよびキ
ャリー出力Ｃ_oとして、ＷＳ＝Ｗ’₁（ｎ）、Ｃ２_out
＝Ｃ２₁を出力する。

【００５７】以下同様に、図１０に示す様に、第１７マ
シンサイクルまではＣＫＳ１、ＣＫＳ２の両シフトレジ
スタ用の制御クロックが供給され、第１および第２のシ
リアル演算が実行され、両シリアル演算結果は、自己ル
ープ的に両シフトレジスタ２１０、２４０にＭＳＢ側か
ら、夫々、入力端子ＸＤＳ、ＷＤＳを介して取り込まれ
る。第１７マシンサイクルでは、第１のフルアダー３２
０は、サイン拡張されたＭＳＢ桁の加算、即ち、「Ｘ₁₇
（ｎ）＋〔Ｗ₂₇（ｎ−１）〕＋Ｃ１₁₆」なる演算を行
い、Ｓｕｍ出力Ｓ_oとして、ＹＳ＝Ｙ’₁₇（ｎ）が求め
られることが、図１０を参照して分かる。なお、この時
出力されるキャリー出力Ｃ１₁₇は、先述の説明と同様
に、不要データである。

【００５８】このＹ’₁₇（ｎ）は、ＣＫＳ１の第１７パ
ルスにより、入出力シフトレジスタ２１０、および、タ
イミング調整レジスタ２９０に取り込まれ、次に、第１
８マシンサイクルの状態へ移行する。この際、入出力シ
フトレジスタ２１０は、１７ビットレジスタとしてハー
ドウエア構成されているので、レジスタの内容は演算結
果である１７ビット出力データＹ’（ｎ）に置き替わ
る。

【００５９】即ち、レジスタ内の１７ビットデータ「Ｘ
Ｑ₁₇（ｎ）〜ＸＱ₁（ｎ）」が１７ビットデータ「Ｙ’
₁₇（ｎ）〜Ｙ’₁（ｎ）」となる。ここで、「ＸＱ
₁₇（ｎ）〜ＸＱ₁（ｎ）」は、パラレル入力後シフト動
作が起動される前のレジスタの内容であり、「Ｙ’
₁₇（ｎ）〜Ｙ’₁（ｎ）」は、１７マシンサイクルが終
了後のレジスタの内容である。

【００６０】また、第１８マシンサイクル以降では、Ｃ
ＫＳ１の供給は停止され、ＣＫＳ２のみが、さらに１１
パルス供給されることになり、入出力レジスタ２１０と
タイミング調整レジスタ２９０は、出力データＹ’
（ｎ）とそのサインビットＹ’₁₇（ｎ）を保持し続け、
第２のキャリー記憶機能付きフルアダー２８０側で行わ
れる、累算用の第２のシリアル演算のみが実行されるこ
とになる。この際、フルアダー３４０のＡ_i入力（ＹＳ
ｄ）は、サインビットＹ’₁₇（ｎ）に固定されること
で、１７ビットデータからのサイン拡張が自動的に行わ
れ、他の２入力である、Ｂ_i＝ＷＱ１ｄ、Ｃ_i＝Ｃ２_in
がＣＫＳ２に従って順次更新され、残る上位１１ビット
のシリアル演算が行われることになる。

【００６１】即ち、「ＹＳｄ＝Ｙ’₁₇（ｎ）（固定）、
ＷＱ１ｄ＝Ｗ₁₇（ｎ−１）〜Ｗ₂₇（ｎ−１）、Ｃ２_in＝
Ｃ２₁₆〜Ｃ２₂₆」のように入力データが順次更新され、
Ｓｕｍ出力Ｓ_oとして、「ＷＳ＝Ｗ’₁₇（ｎ）〜Ｗ₂₇’
（ｎ）」が順次求められ、順次、累算レジスタ２４０に
転送され、ＣＫＳ２の第２８パルスが終了した第２９マ
シンサイクルにおいては、２７ビットの累積レジスタ２
４０の内容は、新規の累算データＷ’（ｎ）に置き替わ
る。即ち、２７ビットレジスタの内容である２７ビット
データ「ＷＱ₂₇（ｎ）〜ＷＱ₁（ｎ）」が、２７ビット
データ「Ｗ’₂₇（ｎ）〜Ｗ₁’（ｎ）」となる。以上の
動作は、図１０を参照すれば理解できる。

【００６２】以上の動作を行うことによって、１演算サ
イクル内での演算結果である、１７ビット出力データ
Ｙ’（ｎ）、および、２７ビット新規累算データＷ’
（ｎ）が求まり、夫々、順次、シフトレジスタ２１０、
２４０に転送されることになる。

【００６３】これらの演算結果Ｙ’（ｎ）、Ｗ’（ｎ）
は、各１６ビット、２６ビットのフルスケール値以上
（いわゆるオーバーフロー）であるか否かが判定され、
フルスケールオーバーの場合には、所定のフルスケール
値に設定し直されて、最終的な演算結果が求められる。

【００６４】なお、本実施形態では、フルスケールリミ
ット回路を入出力シフトレジスタ２１０、および、累算
レジスタ２４０に内蔵した方式をも提案しており、フル
スケールリミット機能は、第２９、３０マシンサイクル
で供給される２個の制御パルスＣＫＦＳ１、ＣＫＦＳ２
にて起動される。

【００６５】即ち、入出力シフトレジスタ２１０および
累算シフトレジスタ２４０は、図１１に示す様に、ｍビ
ットフルスケール値へのフルスケールリミット機能を併
せ持つ、（ｍ＋１）ビットのシフトレジスタとなる。図
１１に示す（ｍ＋１）ビットのシフトレジスタは、（ｍ
＋１）個のセット・リセット付きレジスタ（なお、ＭＳ
Ｂに対するレジスタには、セット・リセット端子が備わ
ってなくても良い）と、正・負のフルスケールオーバー
判定・制御回路４１とを有している。そして、各セット
・リセット付きレジスタは、出力端子Ｑ、自身の出力を
リセットするためのリセット端子Ｒ、自身の出力をセッ
トするためのセット端子Ｓ、シフト動作を行わせるため
の制御クロックＣＫＳを入力するための端子ＣＫ、およ
び、入力端子Ｄを備え、制御クロックＣＫＳに従ったシ
フト動作を行う。

【００６６】また、制御クロックＣＫＦＳ１により出力
制御される信号ＳＴ１、ＲＳＴ１の信号線が、夫々、下
位（ｍ−１）ビットのセット・リセット付きレジスタの
セット端子およびリセット端子に接続され、また、制御
クロックＣＫＦＳ２により出力制御される信号ＳＴ２、
ＲＳＴ２の信号線が、夫々、第ｍビットのセット・リセ
ット付きレジスタのセット端子およびリセット端子に接
続されている。なお、第（ｍ＋１）ビットのレジスタ
は、サインビットとして機能する。

【００６７】正／負のフルスケールオーバー判定・制御
回路４１は、制御クロックＣＫＦＳ１、制御クロックＣ
ＫＦＳ２、（ｍ＋１）ビットのレジスタの出力Ｑ_m+1、
および、ｍビットのレジスタの出力Ｑ_mを入力して、信
号ＳＴ１、ＲＳＴ１、ＳＴ２、ＲＳＴ２を生成する。

【００６８】なお、ここで扱うデータは２の補数形式で
あることから、本レジスタに取り込まれた（ｍ＋１）ビ
ットのデータが、ｍビットのフルスケール値をオーバー
しているか否かは、第（ｍ＋１）ビット値Ｑ_m+1と第ｍ
ビット値Ｑ_mとにより判定される。

【００６９】即ち、「Ｑ_m+1＝０、Ｑ_m＝１の時、正の
フルスケールオーバー、Ｑ_m+1＝１、Ｑ_m＝０の時、負
のフルスケールオーバー」となる。これらの判定結果に
より、即ち、正・負のフルスケールオーバーの場合に
は、ＣＫＦＳ１のパルスにより、下位（ｍ−１）ビット
がサインビットの反転〔Ｑ_m+1〕に設定されることにな
る。具体的には、「Ｑ_m+1＝０、Ｑ_m＝１」のときであ
って、制御パルスＣＫＦＳ１が与えられると、インバー
タＡの出力は、〔Ｑ_m+1〕＝１となり、ＮＡＮＤゲート
Ｃの出力は０、さらに、インバータＧの反転動作により
ＳＴ１は１となり、下位（ｍ−１）ビットの値が１にな
る。このとき、ＮＡＮＤゲートＤの出力は１、さらに、
インバータＨの反転動作によりＲＳＴ１は０となってい
る。

【００７０】一方、「Ｑ_m+1＝１、Ｑ_m＝０」のときで
あって、制御パルスＣＫＦＳ１が与えられると、インバ
ータＢの出力は、〔Ｑ_m〕＝１となり、ＮＡＮＤゲート
Ｄの出力は０、さらに、インバータＨの反転動作により
ＲＳＴ１は１となり、下位（ｍ−１）ビットの値が０に
なる。このとき、ＮＡＮＤゲートＣの出力は１、さら
に、インバータＧの反転動作によりＳＴ１は０となって
いる。

【００７１】次に、制御パルスＣＫＦＳ２により、第ｍ
ビットをサインビットの正転Ｑ_m+1に設定する。具体的
には、「Ｑ_m+1＝０、Ｑ_m＝１」のときであって、制御
パルスＣＫＦＳ２が与えられると、ＮＡＮＤゲートＦの
出力は０、さらに、インバータＪの反転動作によりＲＳ
Ｔ２は１となり、第ｍビットの値が０になる。このと
き、ＮＡＮＤゲートＥの出力は１、さらに、インバータ
Ｉの反転動作によりＳＴ２は０となっている。

【００７２】一方、「Ｑ_m+1＝１、Ｑ_m＝０」のときで
あって、制御パルスＣＫＦＳ２が与えられると、ＮＡＮ
ＤゲートＥの出力は０、さらに、インバータＩの反転動
作によりＳＴ２は１となり、第ｍビットの値が１にな
る。このとき、ＮＡＮＤゲートＦの出力は１、さらに、
インバータＪの反転動作によりＲＳＴ１は０となる。

【００７３】従って、（ｍ＋１）ビットのレジスタ内容
は、上位２ビットがサインビットである、ｍビットフル
スケール値のデータに変換されることになる。具体的に
は正のフルスケールオーバーの時には、「Ｑ_m+1＝０、
Ｑ_m＝０、１、１、…（以下１）」、また、負のフルス
ケールオーバーの時には、「Ｑ_m+1＝１、Ｑ_m＝１、
０、０、…（以下０）」のように、上位２ビットがサイ
ンビットである、ｍビットフルスケール値のデータに変
換される。

【００７４】また、元データがｍビットフルスケール値
以内の時には、既に「Ｑ_m+1＝Ｑ_m」であり、下位（ｍ
−１）ビットのデータは変更されず、第ｍビットは、第
（ｍ＋１）ビット同様サインビットとして機能すること
が図１１より理解される。

【００７５】なお、ここで、従来例のような独立したフ
ルスケール設定回路を採用せずに、ＣＫＦＳ１、ＣＫＦ
Ｓ２なる２個の制御パルスに従って動作する、フルスケ
ールリミット回路を、シフトレジスタに併せ持たせた構
成にしたので、レジスタ個数を低減して回路規模の減少
を図ることが可能となった。従って、ＣＫＦＳ１、ＣＫ
ＦＳ２等の制御パルスを用いず、独立したフルスケール
リミット回路を用いる場合には、入力シフトレジスタと
出力シフトレジスタを独立に用意し、累算レジスタをデ
ータ取り込み用とデータ出力用の２個のレジスタに分割
して構成する必要がある。

【００７６】以上のシーケンスにて求められた出力デー
タＹ（ｎ）は、第３１マシンサイクルのパルスＣＫＰＯ
にて後段の回路へと出力されて、累算データＷ（ｎ）
は、累算レジスタ２４０に保持されて、次回の演算サイ
クルに用いられる。

【００７７】以上がＨＰＦの１演算サイクルでの動作概
要であり、上記動作が周期的に繰り返されることで、１
次ＨＰＦが小規模の回路構成で実現できることになる。
なお、以上の説明では、１次ＨＰＦを例に取り説明した
ため、演算結果Ｙ（ｎ）が即座に出力されるために、入
出力シフトレジスタ２１０が、入力データＸ（ｎ）と出
力データＹ（ｎ）との双方の入力・出力用として兼用可
能なように、回路構成を行った例について述べてきた
が、２次以上のＩＩＲフィルタを構成する場合や後段に
シフトレジスタが存在する場合等には、シフトレジスタ
２１０を入力データ専用のレジスタとし、出力データ
Ｙ’（ｎ）は、シリアル転送ラインＹＳを介して、転送
先である、別のシフトレジスタへシリアル転送されるよ
うに、回路構成するのが簡便であり、このことは本発明
の適用範囲に何らの制約を与えるものではない。シフト
レジスタを共用するか否かは、実現したいＩＩＲフィル
タの構成に応じて適宜決定して、決定に応じた回路構成
をすればよい。

【００７８】さて、上記実施形態において供給される各
制御クロックを発生するためには、ロジック回路で構成
することも可能であるが、１演算サイクル毎に周期的に
動作するＲＯＭにより生成させる方がより簡便である。
即ち、マシンサイクル、制御信号等を生成する信号生成
パターンを予め不揮発性メモリ（例えば、ＲＯＭ等）に
格納しておき、不揮発性メモリの格納内容である信号生
成パターンを出力して、前記マシンサイクル、制御信号
を含む信号を生成すればよい。また、ＣＰＵを設けて、
ＣＰＵが別のＲＯＭ内に内蔵されている動作プログラム
にしたがって、不揮発性メモリの格納内容である信号生
成パターンを読み出し、制御クロック等として、所望の
回路部に供給可能に回路構成をしておくことも可能であ
る。

【００７９】なお、特に、本ＩＩＲフィルタと同一半導
体基板上にＦＩＲ型のデジタルフィルタ等を製造する場
合には、デジタルフィルタの処理に必要な係数を記憶し
ている係数記憶部もまた、上記１演算サイクル毎に周期
的に動作しているＲＯＭで実施することが多く、この場
合、フィルタ係数と共に、該ＲＯＭ内にマイクロコード
化された制御信号データを内蔵して実現し、このマイク
ロコード化されたデータをデコードすることで、デジタ
ルフィルタの処理に必要な係数を生成させることが可能
であり、このような回路構成によって回路規模は大幅に
縮小される。なお、いわゆるフラッシュメモリを用い
て、所定時に格納内容を書換え可能にしておくと、回路
構成変更にも対処しうるので利便性が増す。

【００８０】ところで、図１１においては、フルスケー
ルリミット機能について述べることを主眼としたが、さ
らに、第（ｍ＋１）ビットをもリセット付きレジスタに
して、演算初期や何らかの異常時に、レジスタ全体をリ
セットすることも可能である。このような回路構成例
を、図１２に示す。

【００８１】図１２の回路は、図１１の回路において、
リセット信号ＲＳＴとＲＳＴ１の２つの信号を入力する
ＯＲゲートＬの出力を、（ｍ−１）ビット目のレジスタ
のリセット端子に接続し、また、リセット信号ＲＳＴと
ＲＳＴ２の２つの信号を入力するＯＲゲートＫの出力
を、ｍビット目のレジスタのリセット端子に接続し、さ
らに、リセット信号ＲＳＴが、（ｍ＋１）ビット目のレ
ジスタのリセット端子に入力されるように構成されてい
る。さらに、ＯＲゲートＬの出力が（ｍ−１）ビット目
以下の全てのレジスタのリセット端子に入力されるよう
になっている。

【００８２】したがって、このような回路において、
「ＲＴＳ＝Ｈ」により、全レジスタ内容はゼロにリセッ
トされることになる。なお、図９では、累算シフトレジ
スタ２４０にリセット端子（ＲＳＴ）を設けて、累算シ
フトレジスタ２４０をリセット可能にしている。

【００８３】このように、入力データ用レジスタ、出力
データ用レジスタ、および、中間演算データ用レジスタ
のうちの少なくとも１以上のレジスタが、所定時にリセ
ットされるように構成されると、演算初期化のリセット
や異常発生等の後の演算を円滑に行うことが可能にな
る。

【００８４】また、本発明の内容を複数チャンネルの演
算に対して適用する場合には、前記キャリー記憶機能付
きフルアダーを１個にしておいて、時分割して利用する
ことも考えられる。即ち、第１の態様としては、キャリ
ーレジスタを複数チャンネル分の個数だけ用意して、入
出力、および、中間演算データの供給および取り込み
を、各チャンネル毎に繰り返すことで、演算処理が実行
される。また第２の態様としては、１チャンネル分の１
演算サイクル終了後に、次チャンネルの１演算サイクル
を実施していくことで、前記キャリーレジスタを１ビッ
トにしたままで、演算処理の実行が可能となる。

【００８５】以上、１次ＨＰＦを例に取り本発明の一実
施形態について述べたが、本発明の適用範囲は、１次Ｈ
ＰＦに限られず全ての種類のＩＩＲフィルタに適用可能
であるため、ここではＬＰＦの場合や２次以上のＩＩＲ
フィルタへの適用形態の説明は行わない。

【００８６】以上説明したように、本発明によれば、回
路規模が大きな多ビット加減算器の替わりに、回路規模
が小さいシリアル加減算器を実現できるとともに、回路
規模が大きな多ビット加減算器を不要とする、回路規模
が小さく、かつ、ＬＳＩ面積、配線容量および消費電力
の少ないシリアル演算型のデジタルＩＩＲフィルタを実
現できる。

【００８７】さらに具体的に述べると、本発明によれ
ば、多ビットデジタルデータの加減算を、シフトレジス
タと１ビットのキャリー記憶機能付きフルアダーにて実
現させるシリアル演算手段と、該手段を適用したデジタ
ルＩＩＲフィルタを提案することにより、従来のパラレ
ル演算方式およびパラレル演算型デジタルＩＩＲフィル
タにて必要とされてきた１７〜２７ビットという多ビッ
トのフルアダーにて直接構成される多ビット加算器を、
１ビットのキャリーレジスタとフルアダーのみに置き替
えて実現することを可能とし、多ビットのキャリー遅延
による動作速度の問題をも解消し、回路規模や消費電力
を大幅に削減することが可能になる。

【００８８】また、データレジスタの共用手法、フルス
ケールリミット機能、コントロール信号生成手法等を工
夫して、回路規模を縮小する手段を提供することによ
り、ＬＳＩ製造面積、負荷容量、および、消費電力等を
大幅に低減することを可能にする。

【００８９】

【発明の効果】以上説明したように、請求項１に係る発
明によれば、第１のレジスタ、第２のレジスタが、第１
の制御信号（ＣＫＰ）に従って、与えられたｍビット
（ｍは自然数）のデータを、第（ｍ＋１）ビットの値が
第ｍビットの値と同一となるように取込み、さらに、第
２の制御信号（ＣＫＳ）に従って、（ｍ＋１）ビットの
データを順次シリアル出力し、フルアダーが、第１およ
び第２のレジスタから順次シリアル出力されるデータと
キャリー入力とを全加算し、リセット付きキャリーレジ
スタが、第１の制御信号（ＣＫＰ）に従って自身のリセ
ット動作を行い、さらに、フルアダーが行った全加算結
果のキャリーを、第２の制御信号（ＣＫＳ）に従って、
所定時間遅延させて前記フルアダーのキャリー入力とし
て供給するとともに、第３のレジスタがフルアダーの全
加算結果を、第２の制御信号（ＣＫＳ）に従って順次取
り込むので、回路規模の小さな加算器を実現することが
できる効果がある。

【００９０】また、請求項２に係る発明によれば、入力
データ用レジスタが、保持するデータを、マシンサイク
ルにしたがってＬＳＢ側から順次シリアル出力して、予
め対応付けられた転送先の各加減算装置へ転送入力さ
せ、さらに、加減算装置の各々は、転送されてきた２種
類のデータを、１マシンサイクル毎に、キャリー入力を
参照して、ＬＳＢ側より順次加減算していく加減算器
と、前回のマシンサイクルでの加減算結果におけるキャ
リーを、今回のマシンサイクルにてキャリー入力として
加減算器に供給するキャリーレジスタとを、含み、加減
算結果の各々が、ＬＳＢ側より順次、予め対応付けられ
た転送先のレジスタへシリアル転送され、前記転送先の
レジスタのＭＳＢ側より前記加減算結果が入力されるよ
うに構成されているので、回路規模の小さなデジタルＩ
ＩＲフィルタを実現することができる効果がある。

【００９１】また、請求項３に係る発明によれば、中間
演算データ用レジスタは、自身の任意のレジスタ位置か
らデータの入出力が可能なように、かつ、入出力された
データは、予め対応付けられた加減算器に入出力される
ように構成されているため、請求項２による効果に加
え、所望の演算を行うようなデジタルＩＩＲフィルタ
を、容易に構成することが可能となる。

【００９２】特に、請求項４に係る発明によれば、前記
キャリーレジスタは、制御信号（ＣＫＰ）にしたがっ
て、減算動作では前記キャリー入力を１とするセット機
能を有し、一方、加算動作では前記キャリー入力を０と
するリセット機能を有するように構成されているため、
請求項２および３による効果に加え、加減算動作を簡易
な構成で行わせることが可能になる。

【００９３】また、請求項５に係る発明によれば、前記
中間演算データを所定ビット数にするためのフルスケー
ルリミット回路をいずれかのレジスタに設けているの
で、請求項２、３および４による効果に加えて、正確な
演算を行うフィルタリング性能を維持できるという効果
がある。

【００９４】さらに、請求項６に係る発明によれば、マ
シンサイクル、制御信号を含む信号を生成する信号生成
パターンを予め格納した不揮発性メモリを備えたので、
不揮発性メモリの格納内容である信号生成パターンを出
力して、前記マシンサイクル、制御信号を含む信号を生
成し、請求項２、３、４および５による効果に加え、回
路規模の増大を招かず簡単な構成で各種の制御信号を生
成可能になるという効果がある。

【００９５】また、請求項７に係る発明によれば、前記
入力用レジスタを、自身に予め対応付けられた転送先の
加減算装置による演算結果（出力データ）を、該演算結
果のＬＳＢ側より、順次、自身のＭＳＢ側からシリアル
取り込みするように構成するので、請求項２、３、４、
５および６による効果に加え、入力用レジスタと出力用
レジスタとを共用可能とする。

【００９６】さらに、請求項８に係る発明によれば、前
記入力データ用レジスタ、出力データ用レジスタ、およ
び、中間演算データ用レジスタのうちの少なくとも１以
上のレジスタが、所定時にリセットされるように構成さ
れているので、請求項２、３、４、５、６および７によ
る効果に加え、演算初期化が可能であり、しかも何らか
の異常等が生じても後の演算が円滑に実行可能になると
いう効果がある。

【図面の簡単な説明】

【図１】ＩＩＲフィルタのシグナルフローの説明図であ
る。

【図２】ＩＩＲフィルタのシグナルフローの説明図であ
る。

【図３】従来例である１次ＩＩＲ型ハイパスフィルタの
ブロック図である。

【図４】多ビットキャリーリップル型加算器の構成図で
ある。

【図５】本発明に係る実施形態のシリアル加算器のブロ
ック図である。

【図６】シリアル加算器の動作タイミングを示す説明図
である。

【図７】サイン拡張の説明図である。

【図８】本発明に係る実施形態のシリアル減算器のブロ
ック図である。

【図９】本発明に係る実施形態のシリアル演算方式を用
いたＩＩＲフィルタのブロック図である。

【図１０】ＩＩＲフィルタの動作タイミングを示す説明
図である。

【図１１】ｍビットフルスケールリミット機能を有する
（ｍ＋１）ビットシフトレジスタの構成図である。

【図１２】フルスケールリミット機能および全リセット
機能を有する（ｍ＋１）ビットシフトレジスタの構成図
である。

【符号の説明】

１０反転回路３５累算レジスタ４１正・負のフルスケールオーバ判定・制御回路５０第１の加算器６０１６ビットフルスケール設定回路７０第２の加算器８０２６ビットフルスケール設定回路９０２６ビット累算器１００入力レジスタ１１０入力シフトレジスタ１２０入力シフトレジスタ１３０出力シフトレジスタ１４０キャリー記憶機能付きフルアダー１５０フルアダー１６０リセット付きキャリーレジスタ１７０インバータ１８０セット付きキャリーレジスタ２００出力レジスタ２１０入出力シフトレジスタ２４０累算シフトレジスタ２７０第１のキャリー記憶機能付きフルアダー２８０第２のキャリー記憶機能付きフルアダー２９０タイミング調整用１ビットレジスタ３００タイミング調整用１ビットレジスタ３１０インバータ３２０１ビットフルアダー３３０１ビットセット付きレジスタ３４０１ビットフルアダー３５０１ビットリセット付きレジスタ

Claims

【特許請求の範囲】

【請求項１】第１の制御信号（ＣＫＰ）に従って、与
えられたｍビット（ｍは自然数）のデータを、第（ｍ＋
１）ビットの値が第ｍビットの値と同一となるように取
込み、さらに、第２の制御信号（ＣＫＳ）に従って、
（ｍ＋１）ビットのデータを順次シリアル出力する２種
類のレジスタである第１のレジスタ、第２のレジスタ
と、該第１のレジスタおよび該第２のレジスタから順次シリ
アル出力されるデータとキャリー入力とを全加算するフ
ルアダーと、前記第１の制御信号（ＣＫＰ）に従って自身のリセット
動作を行い、さらに、前記フルアダーが行った全加算結
果のキャリーを、前記第２の制御信号（ＣＫＳ）に従っ
て、所定時間遅延させて前記フルアダーのキャリー入力
として供給するリセット付きキャリーレジスタと、前記フルアダーの全加算結果を、前記第２の制御信号
（ＣＫＳ）に従って順次取り込む第３のレジスタと、を
含む加算器。
【請求項２】入力データと、フィリタリング処理の過
程で得られた中間演算データと、に基づいて演算処理を
行った結果である出力データを、フィリタリング処理結
果として出力するデジタルＩＩＲフィルタであって、保持するデータを、マシンサイクルにしたがってＬＳＢ
側から順次シリアル出力して、予め対応付けられた転送
先の各加減算装置へ転送入力させるための、入力データ
用レジスタを備え、さらに、前記加減算装置の各々は、転送されてきた２種類のデー
タを、１マシンサイクル毎に、キャリー入力を参照し
て、ＬＳＢ側より順次加減算していく加減算器と、前回
のマシンサイクルでの加減算結果におけるキャリーを、
今回のマシンサイクルにてキャリー入力として前記加減
算器に供給するキャリーレジスタとを、含み、加減算結
果の各々が、ＬＳＢ側より順次、予め対応付けられた転
送先のレジスタへシリアル転送され、前記転送先のレジ
スタのＭＳＢ側より前記加減算結果が入力されるように
構成されている、デジタルＩＩＲフィルタ。
【請求項３】請求項２において、中間演算データ用レ
ジスタは、自身の任意のレジスタ位置からデータの入出
力が可能なように、かつ、入出力されたデータは、予め
対応付けられた加減算器に入出力されるように構成され
ていることを特徴とする、デジタルＩＩＲフィルタ。
【請求項４】請求項２および３のいずれかにおいて、
前記キャリーレジスタは、制御信号（ＣＫＰ）にしたが
って、減算動作では前記キャリー入力を１とするセット
機能を有し、一方、加算動作では前記キャリー入力を０
とするリセット機能を有するように構成されたことを特
徴とするデジタルＩＩＲフィルタ。
【請求項５】請求項２、３および４のいずれかにおい
て、前記中間演算データを所定ビット数にするためのフルス
ケールリミット回路を、いずれかのレジスタに設けてい
ることを特徴とするデジタルＩＩＲフィルタ。
【請求項６】請求項２、３、４および５のいずれかに
おいて、前記マシンサイクル、制御信号を含む信号を生成する信
号生成パターンを予め格納した不揮発性メモリを備える
ことを特徴とするデジタルＩＩＲフィルタ。
【請求項７】請求項２、３、４、５および６のいずれ
かにおいて、前記入力用レジスタが、自身に予め対応付けられた転送
先の加減算装置による演算結果（出力データ）を、該演
算結果のＬＳＢ側より、順次、自身のＭＳＢ側からシリ
アル取り込みするように構成されている、ことを特徴と
するデジタルＩＩＲフィルタ。
【請求項８】請求項２、３、４、５、６および７のい
ずれかにおいて、前記入力データ用レジスタ、出力データ用レジスタ、お
よび、中間演算データ用レジスタのうちの少なくとも１
以上のレジスタが、所定時にリセットされるように構成
されていることを特徴とするデジタルＩＩＲフィルタ。