JPH10209292A - 保護回路 - Google Patents
保護回路Info
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- JPH10209292A JPH10209292A JP9357090A JP35709097A JPH10209292A JP H10209292 A JPH10209292 A JP H10209292A JP 9357090 A JP9357090 A JP 9357090A JP 35709097 A JP35709097 A JP 35709097A JP H10209292 A JPH10209292 A JP H10209292A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
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- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 集積回路デバイスの電源供給ラインあるいは
端子を静電気放電から保護するために有利に使用するこ
とのできる、保護回路を提供する。 【解決手段】 半導体デバイスの電源供給ライン（Ｖｄ
ｄ）の保護回路が、第１（Ｍ１）および第２（Ｍ２）の
電界効果トランジスタを含み、両者は、電源供給ライン
（Ｖｄｄ）に接続された、それらのそれぞれのドレイン
端子を有する。第１のトランジスタ（Ｍ１）のゲート端
子およびソース端子は、第１（Ｒ１）および第２（Ｒ
２）の抵抗を通して、それぞれ、グランド（ＧＮＤ）に
接続されている。第２のトランジスタ（Ｍ２）のゲート
端子とソース端子は、それぞれ、第１のトランジスタ
（Ｍ１）のソース端子とグランド（ＧＮＤ）に接続され
ている。
端子を静電気放電から保護するために有利に使用するこ
とのできる、保護回路を提供する。 【解決手段】 半導体デバイスの電源供給ライン（Ｖｄ
ｄ）の保護回路が、第１（Ｍ１）および第２（Ｍ２）の
電界効果トランジスタを含み、両者は、電源供給ライン
（Ｖｄｄ）に接続された、それらのそれぞれのドレイン
端子を有する。第１のトランジスタ（Ｍ１）のゲート端
子およびソース端子は、第１（Ｒ１）および第２（Ｒ
２）の抵抗を通して、それぞれ、グランド（ＧＮＤ）に
接続されている。第２のトランジスタ（Ｍ２）のゲート
端子とソース端子は、それぞれ、第１のトランジスタ
（Ｍ１）のソース端子とグランド（ＧＮＤ）に接続され
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路に組み入
れられる端子のための保護素子または回路、特に、集積
回路デバイスの電源供給端子もしくはラインの保護回路
に関するものである。
れられる端子のための保護素子または回路、特に、集積
回路デバイスの電源供給端子もしくはラインの保護回路
に関するものである。
【０００２】
【発明の開示】ＭＯＳテクノロジイの集積回路や、混合
タイプのテクノロジイで集積化されたデバイスの低電圧
供給部分、例えばそのようなデバイスに含まれるロジッ
ク回路などは、実際上、概してそれらの端子で、静電気
放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇ
ｅ；ＥＳＤ）によって、重大な損傷を受ける可能性があ
る。
タイプのテクノロジイで集積化されたデバイスの低電圧
供給部分、例えばそのようなデバイスに含まれるロジッ
ク回路などは、実際上、概してそれらの端子で、静電気
放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇ
ｅ；ＥＳＤ）によって、重大な損傷を受ける可能性があ
る。
【０００３】加えて、機能不全あるいは損傷は、それら
の供給端子への過電圧の適用から、生ずるかもしれな
い。
の供給端子への過電圧の適用から、生ずるかもしれな
い。
【０００４】静電気放電に関しては、以下の事実が認め
られる。すなわち、開放されている集積回路の端子が、
それらの製造の間、および回路アッセンブリへの包含の
間の双方、あるいは動作中に、電気的に荷電された物体
と偶然に接触するに至ると、それによって、かなりの大
きさの電位差が、例えば、入力トランジスタのゲート電
極あるいは出力トランジスタのドレイン領域と、集積回
路を形成されるところの半導体材料基板との間に、もた
らされるだろう。前者の場合に、その電位差が、そのゲ
ートの絶縁体の絶縁力のスレショルドをこえるときは、
そのトランジスタは、その絶縁を通じて発現するところ
の静電気放電によって、その使用は失わされ、一方、後
者の場合に、その電位差が、ドレイン接合の逆絶縁破壊
のスレショルドをこえるとき、同様の破壊的な作用を招
く。また、例として、１．２μｍのテクノロジイ（すな
わち、最小ゲート寸法が１．２μｍ）で製造されたＣＭ
ＯＳ集積回路において、絶縁破壊電圧は、入力トランジ
スタでは１２Ｖ〜１４Ｖであり、そして、出力トランジ
スタでは約１２Ｖである。
られる。すなわち、開放されている集積回路の端子が、
それらの製造の間、および回路アッセンブリへの包含の
間の双方、あるいは動作中に、電気的に荷電された物体
と偶然に接触するに至ると、それによって、かなりの大
きさの電位差が、例えば、入力トランジスタのゲート電
極あるいは出力トランジスタのドレイン領域と、集積回
路を形成されるところの半導体材料基板との間に、もた
らされるだろう。前者の場合に、その電位差が、そのゲ
ートの絶縁体の絶縁力のスレショルドをこえるときは、
そのトランジスタは、その絶縁を通じて発現するところ
の静電気放電によって、その使用は失わされ、一方、後
者の場合に、その電位差が、ドレイン接合の逆絶縁破壊
のスレショルドをこえるとき、同様の破壊的な作用を招
く。また、例として、１．２μｍのテクノロジイ（すな
わち、最小ゲート寸法が１．２μｍ）で製造されたＣＭ
ＯＳ集積回路において、絶縁破壊電圧は、入力トランジ
スタでは１２Ｖ〜１４Ｖであり、そして、出力トランジ
スタでは約１２Ｖである。
【０００５】いくつかの対策が、種々の入力、出力、お
よび供給端子を静電気放電から保護するために、提案さ
れている。
よび供給端子を静電気放電から保護するために、提案さ
れている。
【０００６】多くの場合、バイポーラ系トランジスタを
利用する、保護デバイスは、首尾よく用いられている。
利用する、保護デバイスは、首尾よく用いられている。
【０００７】既知のプロテクタ−これは、保護が必要と
されるＣＭＯＳ集積回路に対するモノリシックな集積化
（ｍｏｎｏｌｉｔｈｉｃ ｉｎｔｅｇｒａｔｉｏｎ）の
ために大いに適している−は、例えば、本出願人による
イタリア特許出願第２６０６３Ａ８０号に開示されてい
る。
されるＣＭＯＳ集積回路に対するモノリシックな集積化
（ｍｏｎｏｌｉｔｈｉｃ ｉｎｔｅｇｒａｔｉｏｎ）の
ために大いに適している−は、例えば、本出願人による
イタリア特許出願第２６０６３Ａ８０号に開示されてい
る。
【０００８】このデバイスは、基本的に、ＮＰＮ系トラ
ンジスタから構成されており、ここに、そのエミッタお
よびコレクタは、Ｎ型の不純物でドープされ、−これに
類似しておよび同時的に、保護されるべきＣＭＯＳ回路
のＩＧＦＥＴのソースおよびドレインも−、そして、そ
のアクセシブルでないベースは、イオン注入によって、
イオンアクセプタ（Ｐ型の不純物）で濃密にかつ深くド
ープされている。
ンジスタから構成されており、ここに、そのエミッタお
よびコレクタは、Ｎ型の不純物でドープされ、−これに
類似しておよび同時的に、保護されるべきＣＭＯＳ回路
のＩＧＦＥＴのソースおよびドレインも−、そして、そ
のアクセシブルでないベースは、イオン注入によって、
イオンアクセプタ（Ｐ型の不純物）で濃密にかつ深くド
ープされている。
【０００９】本出願人によるイタリア特許出願第２３０
７７Ａ８５号では、同様の構成の改良された使用が、開
示されている。このプロテクタは、第１および第２のバ
イポーラ系のトランジスタを含み、それらトランジスタ
は、その回路の入力端子およびそのＩＧＦＥＴのゲート
電極にそれぞれ接続された、それらのコレクタ端子を有
し、そして、グランド端子に共同で接続されたそれらの
エミッタ端子と、その２つの側のトランジスタのコレク
タ相互を接続する拡散抵抗（ｄｉｆｆｕｓｅｄｒｅｓｉ
ｓｔｏｒ）（Ｒ′）とを有する。
７７Ａ８５号では、同様の構成の改良された使用が、開
示されている。このプロテクタは、第１および第２のバ
イポーラ系のトランジスタを含み、それらトランジスタ
は、その回路の入力端子およびそのＩＧＦＥＴのゲート
電極にそれぞれ接続された、それらのコレクタ端子を有
し、そして、グランド端子に共同で接続されたそれらの
エミッタ端子と、その２つの側のトランジスタのコレク
タ相互を接続する拡散抵抗（ｄｉｆｆｕｓｅｄｒｅｓｉ
ｓｔｏｒ）（Ｒ′）とを有する。
【００１０】この第１のトランジスタのベースの幅と、
双方の側のそのベースにおける不純物の集中は、第１の
側のトランジスタにおいて負抵抗の状況を起こす（ｔｒ
ｉｇｇｅｒ）電圧と、第２の側のトランジスタにおける
絶縁破壊電圧とを、酸化物を隔てるゲートの絶縁破壊電
圧より低く、および集積回路に含まれるバイポーラ接合
の絶縁破壊電圧より低い値に、保つのに効果的であり、
また、第１の側のトランジスタの飽和電圧を、集積回路
の供給電圧より高い値に保つのに効果的である。
双方の側のそのベースにおける不純物の集中は、第１の
側のトランジスタにおいて負抵抗の状況を起こす（ｔｒ
ｉｇｇｅｒ）電圧と、第２の側のトランジスタにおける
絶縁破壊電圧とを、酸化物を隔てるゲートの絶縁破壊電
圧より低く、および集積回路に含まれるバイポーラ接合
の絶縁破壊電圧より低い値に、保つのに効果的であり、
また、第１の側のトランジスタの飽和電圧を、集積回路
の供給電圧より高い値に保つのに効果的である。
【００１１】簡単にして、そのうえ効果的な、静電気放
電からの既知のプロテクタは、ベ−スとエミッタが短絡
され、保護されるべき端子およびグランド間が接続され
た、バイポーラトランジスタであろう。
電からの既知のプロテクタは、ベ−スとエミッタが短絡
され、保護されるべき端子およびグランド間が接続され
た、バイポーラトランジスタであろう。
【００１２】このトランジスタは、したがって、この技
術においてＢＶｃｂｏと呼ばれる、高インピーダンス、
高電圧の状態と、ＢＶｃｅｒと呼ばれる、低インピーダ
ンス、低電圧の状態との間で、双安定のタイプの電圧／
電流特性を有する。
術においてＢＶｃｂｏと呼ばれる、高インピーダンス、
高電圧の状態と、ＢＶｃｅｒと呼ばれる、低インピーダ
ンス、低電圧の状態との間で、双安定のタイプの電圧／
電流特性を有する。
【００１３】このトランジスタは、回路の通常の動作の
間、第１のモードで動作し、そして、それをそのままに
しておくが、しかし、静電気放電が発生すると、このト
ランジスタは、第２のモードで動作することを強いら
れ、それによって、放電パルスのためグランドへの道を
開く。
間、第１のモードで動作し、そして、それをそのままに
しておくが、しかし、静電気放電が発生すると、このト
ランジスタは、第２のモードで動作することを強いら
れ、それによって、放電パルスのためグランドへの道を
開く。
【００１４】バイポーラトランジスタを使用するそのよ
うな保護手段の有利性は、供給ラインあるいは端子が、
保護されるべきものである場合は、かなり落ちる。実際
上、ＢＶｃｂｏおよびＢＶｃｅｒは、ラインあるいは端
子が集積回路に与えられる高い電位である場合には、そ
れらの効果的な値は、その回路動作の要求と相反する結
果に帰着するところの、統計的なプロセス変動を有す
る。
うな保護手段の有利性は、供給ラインあるいは端子が、
保護されるべきものである場合は、かなり落ちる。実際
上、ＢＶｃｂｏおよびＢＶｃｅｒは、ラインあるいは端
子が集積回路に与えられる高い電位である場合には、そ
れらの効果的な値は、その回路動作の要求と相反する結
果に帰着するところの、統計的なプロセス変動を有す
る。
【００１５】そのうえ、保護されるべき供給ラインでの
電圧ノイズは、バイポーラトランジスタのプロテクタを
ターンオンさせ、そして、その供給電圧をＢＶｃｅｒへ
クランプ（ｃｌａｍｐ）させることを生じさせ、それ
が、その回路に電力を供給するため意図された電圧より
もはるかに低い値のものとなる。
電圧ノイズは、バイポーラトランジスタのプロテクタを
ターンオンさせ、そして、その供給電圧をＢＶｃｅｒへ
クランプ（ｃｌａｍｐ）させることを生じさせ、それ
が、その回路に電力を供給するため意図された電圧より
もはるかに低い値のものとなる。
【００１６】これは、回路の機能不全に帰着するのみな
らず、大きな直流電流がその回路を通して流れるため
に、恒久的な損傷にも帰着する。
らず、大きな直流電流がその回路を通して流れるため
に、恒久的な損傷にも帰着する。
【００１７】本発明の底流とするところの技術的な課題
は、集積回路デバイスの電源供給ラインあるいは端子を
静電気放電から保護するために有利に使用することので
きる、保護回路を提供することである。
は、集積回路デバイスの電源供給ラインあるいは端子を
静電気放電から保護するために有利に使用することので
きる、保護回路を提供することである。
【００１８】この技術的な課題は、上記で述べ、および
本明細書の特許請求の範囲の特徴部分で定義されるとこ
ろの保護回路によって解決される。
本明細書の特許請求の範囲の特徴部分で定義されるとこ
ろの保護回路によって解決される。
【００１９】本発明による保護回路の特徴および利点
は、その一実施態様の以下の記述から明らかになり、添
付図面に関する限定的ではない例の方法によってもたら
されるであろう。
は、その一実施態様の以下の記述から明らかになり、添
付図面に関する限定的ではない例の方法によってもたら
されるであろう。
【００２０】
【発明の実施の形態】単一の図は、本発明による保護回
路の図であり、集積回路デバイス（装置）の電源供給ラ
インあるいは端子用のためのものとして意図されてい
る。
路の図であり、集積回路デバイス（装置）の電源供給ラ
インあるいは端子用のためのものとして意図されてい
る。
【００２１】図に示された、本発明による保護回路は、
第１の電界効果トランジスタＭ１を含んでおり、これ
は、第１および第２の抵抗Ｒ１およびＲ２を通して、そ
れぞれ、ＧＮＤでグランドに接続されたゲートおよびソ
ース端子と、保護されるべき電源供給ラインＶｄｄに接
続されたドレイン端子とを有する。
第１の電界効果トランジスタＭ１を含んでおり、これ
は、第１および第２の抵抗Ｒ１およびＲ２を通して、そ
れぞれ、ＧＮＤでグランドに接続されたゲートおよびソ
ース端子と、保護されるべき電源供給ラインＶｄｄに接
続されたドレイン端子とを有する。
【００２２】この回路は、そのソースおよびドレイン端
子を通して、それぞれグランドと電源供給ラインＶｄｄ
の間に接続された第２の電界効果トランジスタＭ２を含
み、第１のトランジスタＭ１のソース端子に接続された
ゲート端子を有する。
子を通して、それぞれグランドと電源供給ラインＶｄｄ
の間に接続された第２の電界効果トランジスタＭ２を含
み、第１のトランジスタＭ１のソース端子に接続された
ゲート端子を有する。
【００２３】また、図に示されるように、トランジスタ
Ｍ１のゲート端子およびドレイン端子間に接続されたと
ころの、キャパシタＣがある。最適な実施のため、実際
のモノリシック的な集積化キャパシタが好都合な選択で
あるように見えるかもしれないが、しかし、このプロテ
クタの有利性は、トランジスタＭ１自身のそのゲートお
よびドレイン間に存在する本来的な容量（ｃａｐａｃｉ
ｔａｎｃｅ）によって、すでに確保されうるものであ
る。抵抗は、拡散された、あるいは多重結晶化されたシ
リコンの抵抗のものとできる。
Ｍ１のゲート端子およびドレイン端子間に接続されたと
ころの、キャパシタＣがある。最適な実施のため、実際
のモノリシック的な集積化キャパシタが好都合な選択で
あるように見えるかもしれないが、しかし、このプロテ
クタの有利性は、トランジスタＭ１自身のそのゲートお
よびドレイン間に存在する本来的な容量（ｃａｐａｃｉ
ｔａｎｃｅ）によって、すでに確保されうるものであ
る。抵抗は、拡散された、あるいは多重結晶化されたシ
リコンの抵抗のものとできる。
【００２４】本発明による保護回路は、過度的な状態に
よってだけ活動的にされ、ラッチアップ（ｌａｔｃｈｕ
ｐ）しやすい害のないことを示す。
よってだけ活動的にされ、ラッチアップ（ｌａｔｃｈｕ
ｐ）しやすい害のないことを示す。
【００２５】そのコンポーネント（構成要素）のすべて
は、アバランシェ（ａｖａｌａｎｃｈｅ）状態のモード
で作動するところの、前述した従来の装置と異なり、保
護機能の間、アクティブゾーンで動作する。
は、アバランシェ（ａｖａｌａｎｃｈｅ）状態のモード
で作動するところの、前述した従来の装置と異なり、保
護機能の間、アクティブゾーンで動作する。
【００２６】ＶＤＭＯＳ型のコンポーネントの使用は、
静電気放電の間、それらが、集積化のプロセスによりも
たらされた電圧を突然生ずるのを阻止することが確実で
あるという点で、高い有利性がある。
静電気放電の間、それらが、集積化のプロセスによりも
たらされた電圧を突然生ずるのを阻止することが確実で
あるという点で、高い有利性がある。
【００２７】プロテクタを活動的にさせるための、供給
電圧の最小の変化レベルｄＶ／ｄｔは、 ２Ｖｔｈ／Ｒ１Ｃ 〔ここに、ＶｔｈはトランジスタＭ１のスレショルド電
圧〕より大きいものであり、直流電流の状態の下で、こ
の保護回路を通じて電流は流れない。
電圧の最小の変化レベルｄＶ／ｄｔは、 ２Ｖｔｈ／Ｒ１Ｃ 〔ここに、ＶｔｈはトランジスタＭ１のスレショルド電
圧〕より大きいものであり、直流電流の状態の下で、こ
の保護回路を通じて電流は流れない。
【００２８】出力トランジスタＭ２のチャネル領域は、
ドライバ（駆動）トランジスタＭ１の作動をトリオード
（ｔｒｉｏｄｅ）領域内に保つようするため適合した大
きさにされる。
ドライバ（駆動）トランジスタＭ１の作動をトリオード
（ｔｒｉｏｄｅ）領域内に保つようするため適合した大
きさにされる。
【００２９】この場合に、トランジスタＭ２のドレイン
−ゲート電圧はかなり低く、そのトランジスタは飽和領
域の周辺に維持される。
−ゲート電圧はかなり低く、そのトランジスタは飽和領
域の周辺に維持される。
【００３０】こうして、どちらのトランジスタにも、永
続的なスナップバック（ｓｎａｐｂａｃｋ）およびラッ
チアップを生じさせないことができる。
続的なスナップバック（ｓｎａｐｂａｃｋ）およびラッ
チアップを生じさせないことができる。
【００３１】本発明に従う保護回路は、相当に高速で、
ＶＤＭＯＳコンポーネントのターンオン時間は、 Ｌ／Ｖｓａｔ 〔ここに、Ｌはチャネルの長さ、Ｖｓａｔは飽和電子の
速度〕として与えられる。
ＶＤＭＯＳコンポーネントのターンオン時間は、 Ｌ／Ｖｓａｔ 〔ここに、Ｌはチャネルの長さ、Ｖｓａｔは飽和電子の
速度〕として与えられる。
【００３２】このターンオンは、通常、ＥＳＤ（静電気
放電）パルスの先頭（ｌｅａｄｉｎｇ）エッジよりも速
く、この回路は、すべての周波数成分を効果的に抑える
ことができる。
放電）パルスの先頭（ｌｅａｄｉｎｇ）エッジよりも速
く、この回路は、すべての周波数成分を効果的に抑える
ことができる。
【００３３】プロテクタのクランプ電圧（ｃｌａｍｐｉ
ｎｇ ｖｏｌｔａｇｅ）は、飽和のとき、トランジスタ
Ｍ１のゲート−ソース電圧よりも高くなく、よって、こ
の保護回路は、静電気放電の間、先行技術のプロテクタ
に対し、改良された効果を示す。
ｎｇ ｖｏｌｔａｇｅ）は、飽和のとき、トランジスタ
Ｍ１のゲート−ソース電圧よりも高くなく、よって、こ
の保護回路は、静電気放電の間、先行技術のプロテクタ
に対し、改良された効果を示す。
【００３４】本発明に従う保護回路は、集積化プロセス
における「スプリイド（ｓｐｒｅａｄ）」によって影響
を及ぼされず、そして、高いプロセス電圧の要求と両立
する。
における「スプリイド（ｓｐｒｅａｄ）」によって影響
を及ぼされず、そして、高いプロセス電圧の要求と両立
する。
【００３５】トランジスタの適切な寸法形成（ｄｉｍｅ
ｎｓｉｏｎｉｎｇ）によって、トリガ電圧（ｔｒｉｇｇ
ｅｒｉｈｇ ｖｏｌｔａｇｅ）は、５Ｖから６０Ｖの間
で容易に変更されうる。
ｎｓｉｏｎｉｎｇ）によって、トリガ電圧（ｔｒｉｇｇ
ｅｒｉｈｇ ｖｏｌｔａｇｅ）は、５Ｖから６０Ｖの間
で容易に変更されうる。
【００３６】さらに、本発明に従う保護回路は、供給ラ
インに供給定格よりも高い電圧が適用され、たとえその
ような状況が長く変わらぬものである場合においても、
デバイスに損傷を与えるのを避けられる高い効果があ
る。
インに供給定格よりも高い電圧が適用され、たとえその
ような状況が長く変わらぬものである場合においても、
デバイスに損傷を与えるのを避けられる高い効果があ
る。
【００３７】上述された実施態様に対し、当業者に知ら
れた方法で、変更あるいは置き換えがなされうるという
ことが、理解されるべきである。
れた方法で、変更あるいは置き換えがなされうるという
ことが、理解されるべきである。
【図１】本発明による保護回路の一実施態様の図であ
る。
る。
Ｍ１ 電界効果トランジスタ Ｍ２ 電界効果トランジスタ Ｒ１ 抵抗 Ｒ２ 抵抗 Ｃ キャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルカ フォンタネーラ イタリア国 20100 ミラノ ヴィアーレ セルトサ 153
Claims (3)
- 【請求項１】 モノリシック集積半導体デバイスにおけ
る電源供給ライン（Ｖｄｄ）の保護回路であって、 第１（Ｍ１）および第２（Ｍ２）の電界効果トランジス
タを含み、それぞれが第１および第２の端子とコントロ
ール端子とを有し、その第１のトランジスタ（Ｍ１）の
コントロール端子および第１の端子は、第１（Ｒ１）お
よび第２（Ｒ２）の抵抗性要素を通してそれぞれグラン
ド（ＧＮＤ）に接続され、その第２のトランジスタ（Ｍ
２）の第１の端子とコントロール端子は、それぞれグラ
ンド（ＧＮＤ）とその第１のトランジスタ（Ｍ１）の第
１の端子に接続され、その２つのトランジスタのそれぞ
れの第２の端子は、前記電源供給ライン（Ｖｄｄ）に接
続されている、ことを特徴とする保護回路。 - 【請求項２】 前記第１のトランジスタ（Ｍ１）のコン
トロール端子は、容量性素子（Ｃ）を通して電源供給ラ
イン（Ｖｄｄ）に接続されている、ことを特徴とする請
求項１に記載の保護回路。 - 【請求項３】 前記第１（Ｍ１）および第２（Ｍ２）の
電界効果トランジスタは、ＶＤＭＯＳ型のものであり、
それらのそれぞれのドレイン端子は電源供給ライン（Ｖ
ｄｄ）に接続されている、ことを特徴とする請求項１ま
たは請求項２のいずれかに記載の保護回路。
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|---|---|---|---|
| EP96830664A EP0851552A1 (en) | 1996-12-31 | 1996-12-31 | Protection ciruit for an electric supply line in a semiconductor integrated device |
| IT96830664:7 | 1996-12-31 |
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|---|---|
| JPH10209292A true JPH10209292A (ja) | 1998-08-07 |
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ID=8226104
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| Application Number | Title | Priority Date | Filing Date |
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| JP9357090A Pending JPH10209292A (ja) | 1996-12-31 | 1997-12-25 | 保護回路 |
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| EP (1) | EP0851552A1 (ja) |
| JP (1) | JPH10209292A (ja) |
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- 1997-12-30 US US09/001,330 patent/US6072682A/en not_active Expired - Fee Related
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