JP4310233B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関するものであり、特に静電破壊防止回路を有し、別の回路へ固定のローレベル及びハイレベル信号を供給する半導体集積回路装置に関するものである。

近年、半導体集積回路装置のプロセス分野では、微細化及び高密度化の技術進歩により高集積化が進行している。それに伴い、半導体集積回路装置は、静電放電によってもたらされるダメージに弱くなってきている。例えば、外部接続用端子から進入するサージによって、入力回路、出力回路、入出力回路あるいは内部回路の素子が破壊され、素子の性能が低下する可能性が大きくなっている。これを防止するため、外部接続用端子に付随して、入力回路、出力回路、入出力回路あるいは内部回路をサージから保護するための保護回路が備えられている。

図５及び図６は、従来において、別の回路へ固定のローレベル及びハイレベル信号を供給するための電気回路の構成を示す図である。図５に示す半導体集積回路では、ＮＭＩＳトランジスタ１０３と電源間静電放電保護回路１０４とが設けられ、ここでは、ＮＭＩＳトランジスタ１０３のゲートは電源ライン１０１に直接接続されている。電源ライン１０１がハイレベルのとき、ＮＭＩＳトランジスタ１０３はオンし、それにより低出力ライン１０５はローレベルとなり、別の回路へ固定のローレベル信号を供給する。

図６に示す半導体集積回路では、ＰＭＩＳトランジスタ１０６と電源間静電放電保護回路１０４とが設けられ、ここでは、ＰＭＩＳトランジスタ１０６のゲートは接地ライン１０２に直接接続されている。接地ライン１０２がローレベルのとき、ＰＭＩＳトランジスタ１０６はオンし、それにより高出力ライン１０５はハイレベルとなり、別の回路へ固定のハイレベル信号を供給する。図５及び図６に示す電源間静電放電保護回路１０４は、通常動作時にはオフの状態となるが、例えば、電源ライン１０１に静電放電によるサージが印加された場合には、電源間静電放電保護回路１０４はクランプし、サージを接地ラインに逃がす動作を行う。
特開平０７−８６９０６号公報

しかしながら、電源間静電放電保護回路１０４がサージを接地ライン１０２に逃がしている間、電源ライン１０１の電位は上昇しており、ＮＭＩＳトランジスタ１０３やＰＭＩＳトランジスタ１０６のゲートと基板間に電位差が生じている。その電位差がＮＭＩＳトランジスタ１０３やＰＭＩＳトランジスタ１０６のゲート絶縁膜耐圧を超えると、ゲート絶縁膜破壊が発生する。一旦ゲート絶縁膜破壊が生じると、別の回路へ固定の信号を供給することができなくなる。

さらに、近年では、プロセスの微細化に伴い、ゲート絶縁膜の薄膜化が進み、耐圧が低下してきている。このことからも、ゲート絶縁膜破壊がより起こりやすくなってきている。

ゲートと基板間に電位を生じさせないためには、電源間静電放電保護回路のトランジスタサイズを大きくして能力を高くする方法が考えられる。しかしながら、この方法では、電源間静電放電保護回路の面積が拡大してチップサイズも大きくなってしまうため、微細化の要請に反するものとなってしまう。

本発明の目的は、通常動作時には外部に固定のローレベル及びハイレベル信号を供給することができ、静電放電等によるサージが電源ラインに印加された場合には、信号を供給するトランジスタのゲートにかかる電位を制御することができる半導体集積回路装置を提供することにある。

本発明の第１の半導体集積回路装置は、電源ラインと、接地ラインと、上記接地ラインにソースが接続される第１のゲート絶縁型素子と、上記第１のゲート絶縁型素子のドレインに接続され、ローレベル信号を出力する低出力ラインと、上記電源ラインと上記接地ラインとに接続され、出力が上記第１のゲート絶縁型素子のゲートに接続され、上記第１のゲート絶縁型素子のゲート電位を制御することが可能な第１のゲート電位制御回路と、上記電源ラインと上記接地ラインとに接続される電源間静電放電保護回路とを備える。

これにより、電源ラインにサージが印加された場合には、電源間静電放電保護回路がクランプし、このサージを接地ラインに逃がす。電源間静電放電保護回路がサージを逃がしている間には電源ラインの電位が上昇するが、第１のゲート電位制御回路によって、第１のゲート絶縁型素子のゲートにかかる電位を低く抑えることができるため、第１のゲート絶縁型素子のゲートと基板との間の電位差を電源ラインと接地ラインとの電位差よりも小さくすることができる。

さらに、第１のゲート電位制御回路によって、第１のゲート絶縁型素子のゲートへの電圧の印加が遅延するため、従来のように電源間静電放電保護回路がオンする前に第１のゲート絶縁型素子のゲートに高い電圧が印加されるのを防止することができる。以上のことにより、サージが印加された場合にはゲート絶縁膜破壊を防止することができる。また、通常動作時は固定のローレベル信号を出力することができる。

また、上述の半導体集積回路装置において、上記第１のゲート絶縁型素子は第１のＮＭＩＳトランジスタであって、上記第１のゲート電位制御回路は、第１のＰＭＩＳトランジスタと、第２のＮＭＩＳトランジスタとを有し、上記第１のＰＭＩＳトランジスタでは、ソースが上記電源ラインに接続され、ゲートが上記低出力ラインに接続され、上記第２のＮＭＩＳトランジスタでは、ドレインが上記電源ラインに接続され、ソースが上記第１のＮＭＩＳトランジスタのゲートに接続され、ゲートが、上記第１のＰＭＩＳトランジスタのドレインからの信号を受けてもよい。

この場合には、電源ラインにサージが印加されると、電源間静電放電保護回路がクランプし、このサージを接地ラインに逃がす。電源間静電放電保護回路がサージを逃がしている間、電源ラインの電位は上昇し、第１のＰＭＩＳトランジスタがオンする。第１のＰＭＩＳトランジスタがオンし、第２のＮＭＩＳトランジスタのゲート電位はハイレベルとなり、第２のＮＭＩＳトランジスタがオンする。第２のＮＭＩＳトランジスタがオンすると、第１のＮＭＩＳトランジスタのゲート電位は、電源ラインの電位よりも低い電位となる。

また、通常動作時には、電源ラインに電源電圧が加わった場合、第１のＰＭＩＳトランジスタがオンし、第２のＮＭＩＳトランジスタのゲート電位がハイレベルとなり、第２のＮＭＩＳトランジスタがオンする。ここで、第２のＮＭＩＳトランジスタによってゲート電位が降下(ＶＤＤ−Ｖｔ)しても第１のＮＭＩＳトランジスタの閾値電圧Ｖｔよりも高く、オンを維持できるため、第１のＮＭＩＳトランジスタはオンし、常に固定のローレベル信号を出力することができる。

また、上述の半導体集積回路装置において、上記第１のゲート電位制御回路は、上記第１のＰＭＩＳトランジスタの上記ドレインと上記第２のＮＭＩＳトランジスタの上記ゲートとの間に設けられた少なくとも１つの第３のＮＭＩＳトランジスタをさらに有し、上記第３のＮＭＩＳトランジスタでは、ドレインが上記電源ラインに接続され、ゲートが上記第１のＰＭＩＳトランジスタの上記ドレインからの信号を受け、ソースが上記第２のＮＭＩＳトランジスタの上記ゲートに信号を与えてもよい。

この場合には、第３のＮＭＩＳトランジスタが設けられていることにより、第１のＮＭＩＳトランジスタのゲートの電位がさらに降下するため、第１のＮＭＩＳトランジスタのゲートと基板との間の電位差をさらに小さくすることができ、また、第１のＮＭＩＳトランジスタのゲートへの電圧の印加もさらに遅延するため、ゲート絶縁膜破壊をより確実に防止することができる。

本発明の第２の半導体集積回路装置は、電源ラインと、接地ラインと、上記電源ラインにソースが接続される第２のゲート絶縁型素子と、上記第２のゲート絶縁型素子のドレインに接続され、ハイレベル信号を出力する高出力ラインと、上記電源ラインと上記接地ラインとに接続され、出力が上記第２のゲート絶縁型素子のゲートに接続され、上記第２のゲート絶縁型素子のゲート電位を制御することが可能な第２のゲート電位制御回路と、上記電源ラインと上記接地ラインとに接続される電源間静電放電保護回路とを備える。

これにより、電源ラインにサージが印加された場合には、電源間静電放電保護回路がクランプし、このサージを接地ラインに逃がす。電源間静電放電保護回路がサージを逃がしている間には電源ラインの電位が上昇するが、第２のゲート絶縁型素子のゲートの電位は、第２のゲート電位制御回路によって接地ラインの電位よりも浮いた値にすることができるため、第２のゲート絶縁型素子のゲートと基板との間の電位差を電源ラインと接地ラインの電位差よりも小さくすることができる。

さらに、第２のゲート電位制御回路によって、第２のゲート絶縁型素子のゲートへの電圧の印加が遅延するため、従来のように電源間静電放電保護回路がオンする前に第２のゲート絶縁型素子のゲートに高い電圧が印加されるのを防止することができる。以上のことにより、サージが印加された場合にはゲート絶縁膜破壊を防止することができる。また、通常動作時は固定のハイレベル信号を出力することができる。

上述の半導体集積回路装置において、上記第２のゲート絶縁型素子は第２のＰＭＩＳトランジスタであって、上記第２のゲート電位制御回路は、第４のＮＭＩＳトランジスタと、第３のＰＭＩＳトランジスタとを有し、上記第４のＮＭＩＳトランジスタでは、ソースが上記接地ラインに接続され、ゲートが上記高出力ラインに接続され、上記第３のＰＭＩＳトランジスタでは、ドレインが上記接地ラインに接続され、ソースが上記第２のＰＭＩＳトランジスタのゲートに接続され、ゲートが、上記第４のＮＭＩＳトランジスタのドレインからの信号を受ける。

この場合には、電源ラインにサージが印加されると、電源間静電放電保護回路がクランプし、このサージを接地ラインに逃がす。電源間静電放電保護回路がサージを逃がしている間、電源ラインの電位は上昇し、第２のＰＭＩＳトランジスタがオンする。第２のＰＭＩＳトランジスタがオンし、高出力ラインはハイレベルとなり、第４のＮＭＩＳトランジスタがオンする。第４のＮＭＩＳトランジスタがオンすることで、第３のＰＭＩＳトランジスタのゲート電位はローレベルとなり、第３のＰＭＩＳトランジスタがオンする。第３のＰＭＩＳトランジスタがオンすると、第２のＰＭＩＳトランジスタのゲート電位は接地ラインの電位よりも浮いた電位となる。

また、通常動作時には、電源ラインに電源電圧が加わった場合、第２のＰＭＩＳトランジスタがオンし、高出力ラインはハイレベルとなり、第４のＮＭＩＳトランジスタはオンし、第３のＰＭＩＳトランジスタのゲート電位はローレベルとなり、第２のＰＭＩＳトランジスタがオンする。ここで、第３のＰＭＩＳトランジスタによってゲート電位が上昇（ＶＳＳ＋Ｖｔ）しても第２のＰＭＩＳトランジスタのオン電圧(ＶＤＤ-Ｖｔ)よりも低く、オンを維持できるため、第２のＰＭＩＳトランジスタはオンし、常に固定のハイレベルの信号を出力することができる。

上述の半導体集積回路装置において、上記第２のゲート電位制御回路は、上記第４のＮＭＩＳトランジスタの上記ドレインと、上記第３のＰＭＩＳトランジスタの上記ゲートとの間に設けられた少なくとも１つの第４のＰＭＩＳトランジスタをさらに有し、上記第４のＰＭＩＳトランジスタでは、ドレインが上記接地ラインに接続され、ゲートが上記第４のＮＭＩＳトランジスタの上記ドレインからの信号を受け、ソースが上記第３のＰＭＩＳトランジスタの上記ゲートに信号を与えてもよい。

この場合には、第４のＰＭＩＳトランジスタが設けられていることにより、第２のＰＭＩＳトランジスタのゲートの電位がさらに上昇するため、第２のＰＭＩＳトランジスタのゲートと基板との間の電位差をさらに小さくすることができ、また、第２のＰＭＩＳトランジスタのゲートへの電圧の印加もさらに遅延するため、ゲート絶縁膜破壊をより確実に防止することができる。

本発明の半導体集積回路装置によれば、通常動作時は、固定のローレベル及びハイレベル信号を別の回路へ供給することができ、また、静電放電等によるサージが電源ラインに印加された場合には、ゲート電位制御回路によって、信号を供給するトランジスタのゲート電位を低く抑えることができ、ゲート絶縁膜破壊を防止することができる。

（第１の実施形態）
以下に、本発明の第１の実施形態について図面を参照しながら説明する。図１は、第１の実施形態において、ゲート電位制御回路を有し、固定のローレベル信号を供給する半導体集積回路装置の構成を示す回路図である。

図１に示すように、本実施形態の半導体集積回路装置は、電源ライン１と接地ライン２との間に設けられたＮＭＩＳトランジスタ３、ゲート電位制御回路４及び電源間静電放電保護回路１４を備えている。ＮＭＩＳトランジスタ３は、接地ライン２に接続されるソースと、固定のローレベル信号を出力する低出力ライン５に接続されるドレインと、ゲート電位制御回路４の出力に接続されるゲートとを有している。

ゲート電位制御回路４は、ＮＭＩＳトランジスタ６とＰＭＩＳトランジスタ７とを有している。ＰＭＩＳトランジスタ７は、電源電圧を供給する電源ライン１に接続されるソースと、ＮＭＩＳトランジスタ６のゲートに接続されるドレインと、低出力ライン５に接続されるゲートを有する。一方、ＮＭＩＳトランジスタ６は、電源ライン１に接続されるドレインと、ＮＭＩＳトランジスタ３のゲートに接続されるソースと、ＰＭＩＳトランジスタ７のドレインに接続されるゲートとを有している。

次に、本実施形態の半導体集積回路装置のサージ印加時及び通常動作時の動作について説明する。

まず、電源ライン１にサージが印加された場合には、電源間静電放電保護回路１４がクランプし、このサージを接地ライン２に逃がす。電源間静電放電保護回路１４がサージを逃がしている間、電源ライン１の電位は上昇し、ＰＭＩＳトランジスタ７がオンし、ＰＭＩＳトランジスタ７に接続されているＮＭＩＳトランジスタ６のゲート電位はハイレベルとなり、ＮＭＩＳトランジスタ６がオンする。ＮＭＩＳトランジスタ６がオンすると、この分の電位の降下によってＮＭＩＳトランジスタ３のゲート電位は電源ライン１の電位よりも低くなるため、ＮＭＩＳトランジスタ３のゲートと基板間の電位差を電源ラインと接地ラインの電位差よりも小さくすることができ、ゲート絶縁膜破壊を防止することができる。ここで、ＮＭＩＳトランジスタ６によってゲート電位が降下（ＶＤＤ−Ｖｔ）してもＮＭＩＳトランジスタ３の閾値電圧Ｖｔよりも高くオンを維持できるため、たとえ電位の降下が起こってもＮＭＩＳトランジスタ３はオンし、低出力ライン５はローレベル信号を出力する。

一方、通常動作の場合には、電源ライン１に電源電圧が印加されると、ＰＭＩＳトランジスタ７がオンし、ＮＭＩＳトランジスタ６のゲート電位はハイレベルとなり、ＮＭＩＳトランジスタ６がオンする。ＮＭＩＳトランジスタ６がオンすることで、この分の電位の降下によってＮＭＩＳトランジスタ３のゲート電位は電源ライン１の電位よりも低下した電位となるが、ＮＭＩＳトランジスタ６によってゲート電位が降下（ＶＤＤ−Ｖｔ）してもＮＭＩＳトランジスタ３の閾値電圧Ｖｔよりも高く、オンを維持できるので、たとえ電位の降下が起こってもＮＭＩＳトランジスタ３はオンし、低出力ライン５はローレベル信号を出力する。この低出力ライン５のローレベル信号によって、ＰＭＩＳトランジスタ７はオン状態を維持し、常に低出力ライン５はローレベル信号を出力する。

以上のように、本実施形態では、電源ラインにサージが印加された場合に、ローレベル信号を出力するＮＭＩＳトランジスタ３のゲートと基板との間に生じる電位差を電源ラインと接地ライン間の電位差よりも低く抑えることができるため、ゲート絶縁膜破壊を防止することができる。

さらに、ＰＭＩＳトランジスタ７によってＮＭＩＳトランジスタ３のゲートへの電圧の印加が遅延するため、従来のように電源間静電放電保護回路１４がオンする前にＮＭＩＳトランジスタ３のゲートに高い電圧が印加されるのを防止することができ、これによってもゲート絶縁膜破壊を防止することができる。

また、ＮＭＩＳトランジスタ３からの出力信号を遅延させることで、出力ラインにつながる別の回路へ高い電位が加わることも防ぐことができる。

なお、上述の説明では、ゲート電位制御回路４に設けられるＮＭＩＳトランジスタが１つである場合について説明したが、図２に示すようにＮＭＩＳトランジスタは複数設けられていてもよい。図２は、第１の実施形態の変形例を示す回路図である。

図２において図１と異なる点は、ゲート電位制御回路４’において、ＰＭＩＳトランジスタ７のドレインとＮＭＩＳトランジスタ３のゲートとの間にＮＭＩＳトランジスタ８ａ, ８ｂが設けられている点である。より具体的には、ＮＭＩＳトランジスタ８ａのゲートはＰＭＩＳトランジスタ７のドレインに接続され、ドレインは電源ライン１に接続され、ソースはＮＭＩＳトランジスタ８ｂのゲートに接続されている。そして、ＮＭＩＳトランジスタ８ｂのソースはＮＭＩＳトランジスタ６のゲートに接続され、ドレインは電源ライン１に接続されている。なお、図２では、ＮＭＩＳトランジスタ８ａ, ８ｂの２つのトランジスタが設けられているが、このトランジスタが１つであってもよいし３つ以上であってもよい。

この構造では、ＰＭＩＳトランジスタ７がオンすると、ＮＭＩＳトランジスタ８ａ, ８ｂ, ６が順にオンするため、これらのトランジスタの分だけ、ＮＭＩＳトランジスタ３のゲートの電位を電源ライン１よりも降下させることができ、また、ＮＭＩＳトランジスタ３のゲートに高い電圧が印加されるのを遅延させることができる。したがって、ＮＭＩＳトランジスタ３のゲート絶縁膜破壊を防止することができる。

（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照しながら説明する。図３は、第２の実施形態において、ゲート電位制御回路を有し、固定のハイレベル信号を供給する半導体集積回路装置の構成を示す回路図である。

図３に示すように、本実施形態の半導体集積回路装置は、電源ライン１１と接地ライン１２との間に設けられたＰＭＩＳトランジスタ１３、ゲート電位制御回路９及び電源間静電放電保護回路１４を備えている。ＰＭＩＳトランジスタ１３は、電源電圧を供給する電源ライン１１に接続されるソースと、固定のハイレベル信号を出力する高出力ライン１５に接続されるドレインと、ゲート電位制御回路９の出力に接続されるゲートとを有している。

ゲート電位制御回路９は、ＰＭＩＳトランジスタ１６とＮＭＩＳトランジスタ１７とを有している。ＮＭＩＳトランジスタ１７は、接地ライン１２に接続されるソースと、ＰＭＩＳトランジスタ１６のゲートに接続されるドレインと、高出力ライン１５に接続されるゲートとを有する。一方、ＰＭＩＳトランジスタ１６は、接地ライン１２に接続されるドレインと、ＰＭＩＳトランジスタ１３のゲートに接続されるソースと、ＮＭＩＳトランジスタ１７のドレインに接続されるゲートとを有している。

次に、以上で説明した半導体集積回路装置について、以下、サージ印加時及び通常動作時のその動作を説明する。

まず、電源ライン１１にサージが印加された場合には、電源間静電放電保護回路１４がクランプし、このサージを接地ライン１２に逃がす。電源間静電放電保護回路１４がサージを逃がしている間、電源ライン１１の電位は上昇し、ＰＭＩＳトランジスタ１３がオンする。ＰＭＩＳトランジスタ１３がオンすると、高出力ライン１５はハイレベルとなり、ＰＭＩＳトランジスタ１３のドレインに接続されるＮＭＩＳトランジスタ１７のゲートにハイレベルの電圧が供給される。そのため、ＮＭＩＳトランジスタ１７はオンし、ＰＭＩＳトランジスタ１６のゲートの電位はローレベルとなり、ＰＭＩＳトランジスタ１６がオンする。ＰＭＩＳトランジスタ１６がオンすると、ＰＭＩＳトランジスタ１３のゲート電位は接地ライン１２の電位よりも浮いた電位となり、ＰＭＩＳトランジスタ１３のゲートと基板との間の電位差を電源ラインと接地ラインの電位差よりも小さくすることができ、ゲート絶縁膜破壊を防止することができる。ここで、ＰＭＩＳトランジスタ１６によってゲート電位が上昇（ＶＳＳ＋Ｖｔ）してもＰＭＩＳトランジスタ１３のオン電圧(ＶＤＤ-Ｖｔ)よりも低く、オンを維持できるので、たとえ電位の上昇が起こってもＰＭＩＳトランジスタ１３はオンし、高出力ライン１５はハイレベルとなる。

一方、通常動作の場合には、電源ライン１１に電源電圧が印加されると、ＰＭＩＳトランジスタ１３がオンし、高出力ライン１５にはハイレベル信号を出力する。高出力ライン１５がハイレベルになると、高出力ラインにゲートが接続されるＮＭＩＳトランジスタ１７がオンし、ＰＭＩＳトランジスタ１６のゲート電位がローレベルとなるため、ＰＭＩＳトランジスタ１６がオンする。ここで、ＰＭＩＳトランジスタ１６及びＮＭＩＳトランジスタ１７がオンすると、ＰＭＩＳトランジスタ１３のゲート電位は接地ラインの電位レベルから浮いた電位となるが、ＰＭＩＳトランジスタ１６によってゲート電位が上昇（ＶＳＳ＋Ｖｔ）してもＰＭＩＳトランジスタ１３のオン電圧(ＶＤＤ-Ｖｔ)よりも低く、オンを維持できるので、たとえ電位の上昇が起こってもＰＭＩＳトランジスタ１３はオンし、高出力ライン１５はハイレベルとなる。

以上のように、本実施形態では、電源ラインにサージが印加された場合に、ハイレベル信号を出力するＰＭＩＳトランジスタ１３のゲートと基板との間に生じる電位差を電源ラインと接地ライン間の電位差よりも低く抑えることができるため、ゲート絶縁膜破壊を防止することができる。

さらに、ＮＭＩＳトランジスタ１７によってＰＭＩＳトランジスタ１３のゲートへの電圧の印加が遅延するため、従来のように電源間静電放電保護回路１４がオンする前にＰＭＩＳトランジスタ１３のゲートに高い電圧が印加されるのを防止することができ、これによってもゲート絶縁膜破壊を防止することができる。

また、ＰＭＩＳトランジスタ１３からの出力信号を遅延させることで、出力ラインにつながる別の回路へ高い電位が加わることも防ぐことができる。

なお、上述の説明では、ゲート電位制御回路４に設けられるＰＭＩＳトランジスタが１つである場合について説明したが、図４に示すようにＰＭＩＳトランジスタは複数設けられていてもよい。図４は、第２の実施形態の変形例を示す回路図である。

図４において図３と異なる点は、ゲート電位制御回路９’において、ＮＭＩＳトランジスタ１７とＰＭＩＳトランジスタ１６との間にＰＭＩＳトランジスタ１８ａが設けられている点である。より具体的には、ＰＭＩＳトランジスタ１８ａのゲートはＮＭＩＳトランジスタ１７のドレインに接続され、ソースがＰＭＩＳトランジスタ１６のゲートに接続され、ドレインは接地ライン１２に接続されている。なお、図４では、ＰＭＩＳトランジスタ１８ａの２つのトランジスタが設けられているが、これが複数設けられていてもよい。

この構造では、ＮＭＩＳトランジスタ１７がオンすると、ＰＭＩＳトランジスタ１８ａ, １６が順にオンするため、これらのトランジスタの分だけＰＭＩＳトランジスタ１３のゲートの電位を接地ライン１２よりも上昇させることができ、また、ＰＭＩＳトランジスタ１３のゲートに高い電圧が印加されるのを防止することができる。したがって、ＰＭＩＳトランジスタ１３のゲート絶縁膜破壊を防止することができる。

本発明の半導体集積回路装置は、電源間静電放電保護回路の能力を向上させるための保護回路の素子面積を増加することなく内部回路をサージから保護することが可能な点で産業上の利用可能性が高い。

第１の実施形態において、ゲート電位制御回路を有し、固定のローレベル信号を供給する半導体集積回路装置の構成を示す回路図である。 第１の実施形態の変形例を示す回路図である。 第２の実施形態において、ゲート電位制御回路を有し、固定のハイレベル信号を供給する半導体集積回路装置の構成を示す回路図である。 第２の実施形態の変形例を示す回路図である。 従来において、別の回路へ固定のローレベル信号を供給するための電気回路の構成を示す回路図である。 従来において、別の回路へ固定のハイレベル信号を供給するための電気回路の構成を示す回路図である。

符号の説明

１ 電源ライン
２ 接地ライン
３ ＮＭＩＳトランジスタ
４, ４’ ゲート電位制御回路
５ 低出力ライン
６ ＮＭＩＳトランジスタ
７ ＰＭＩＳトランジスタ
８ａ ＮＭＩＳトランジスタ
８ｂ ＮＭＩＳトランジスタ
９, ９’ ゲート電位制御回路
１１ 電源ライン
１２ 接地ライン
１３ ＰＭＩＳトランジスタ
１４ 電源間静電放電保護回路
１５ 高出力ライン
１６ ＰＭＩＳトランジスタ
１７ ＮＭＩＳトランジスタ
１８ａ ＰＭＩＳトランジスタ

Claims (4)

1. 電源ラインと、
   接地ラインと、
   上記接地ラインにソースが接続される第１のＮＭＩＳトランジスタと、
   上記第１のＮＭＩＳトランジスタのドレインに接続され、ローレベル信号を出力する低出力ラインと、
   ＰＭＩＳトランジスタと第２のＮＭＩＳトランジスタとを有するゲート電位制御回路と、
   上記電源ラインと上記接地ラインとに接続される電源間静電放電保護回路とを備え、
   上記ＰＭＩＳトランジスタでは、ソースが上記電源ラインに接続され、ゲートが上記低出力ラインに接続され、
   上記第２のＮＭＩＳトランジスタでは、ドレインが上記電源ラインに接続され、ソースが上記第１のＮＭＩＳトランジスタのゲートに接続され、ゲートが、上記ＰＭＩＳトランジスタのドレインからの信号を受ける、半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置であって、
   上記ゲート電位制御回路は、上記ＰＭＩＳトランジスタの上記ドレインと上記第２のＮＭＩＳトランジスタの上記ゲートとの間に設けられた少なくとも１つの第３のＮＭＩＳトランジスタをさらに有し、
   上記第３のＮＭＩＳトランジスタでは、ドレインが上記電源ラインに接続され、ゲートが上記ＰＭＩＳトランジスタの上記ドレインからの信号を受け、ソースが上記第２のＮＭＩＳトランジスタの上記ゲートに信号を与える、半導体集積回路装置。
3. 電源ラインと、
   接地ラインと、
   上記電源ラインにソースが接続される第１のＰＭＩＳトランジスタと、
   上記第１のＰＭＩＳトランジスタのドレインに接続され、ハイレベル信号を出力する高出力ラインと、
   ＮＭＩＳトランジスタと第２のＰＭＩＳトランジスタとを有するゲート電位制御回路と、
   上記電源ラインと上記接地ラインとに接続される電源間静電放電保護回路とを備え、
   上記ＮＭＩＳトランジスタでは、ソースが上記接地ラインに接続され、ゲートが上記高出力ラインに接続され、
   上記第２のＰＭＩＳトランジスタでは、ドレインが上記接地ラインに接続され、ソースが上記第１のＰＭＩＳトランジスタのゲートに接続され、ゲートが、上記ＮＭＩＳトランジスタのドレインからの信号を受ける、半導体集積回路装置。
4. 請求項３に記載の半導体集積回路装置であって、
   上記ゲート電位制御回路は、上記ＮＭＩＳトランジスタの上記ドレインと、上記第２のＰＭＩＳトランジスタの上記ゲートとの間に設けられた少なくとも１つの第３のＰＭＩＳトランジスタをさらに有し、
   上記第３のＰＭＩＳトランジスタでは、ドレインが上記接地ラインに接続され、ゲートが上記ＮＭＩＳトランジスタの上記ドレインからの信号を受け、ソースが上記第２のＰＭＩＳトランジスタの上記ゲートに信号を与える、半導体集積回路装置。

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