JPH10197604A - 記憶回路及び半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 フリップフロップ回路とラッチ回路とが混在
する半導体集積回路装置の検査を容易化すべく上記ラッ
チ回路に代えて使用可能な記憶回路を提供する。 【解決手段】 記憶回路ＬＦは２つのラッチ回路１０，
２０を備える。そして、切替端子ＴＥからの信号ｔｅが
ロウの時には、スイッチＳ２，Ｓ３がオンしスイッチＳ
１，Ｓ４がオフして、当該回路ＬＦは、ラッチ回路２０
の動作により、入力端子Ｄからのデータｄを第１クロッ
ク端子Ｇからの信号ｇのレベルに従い出力端子Ｑに伝達
するラッチ回路として機能する。逆に上記信号ｔｅがハ
イの時には、スイッチＳ２，Ｓ３がオフしスイッチＳ
１，Ｓ４がオンして、当該回路ＬＦは、直列接続された
両ラッチ回路１０，２０が第２クロック端子ＣＫからの
信号ｃｋのレベルに従い相補にデータ伝達状態／データ
保持状態となることで、他方の入力端子ＴＩからのデー
タｔｉを入力とするＤフリップフロップとして機能す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の検査を容易にするための技術に関する。

【０００２】

【従来の技術】近年、半導体集積回路装置（以下、単
に、半導体装置ともいう）の高機能化及び高集積化に伴
い、製造された半導体装置に対して、短時間で必要十分
な検査（即ち、論理機能動作のテスト）を行うことが困
難になっている。そこで、従来より、半導体装置内に検
査機能付きの記憶回路を予め組み込んでおくことで（換
言すれば、検査機能付きの記憶回路を半導体装置の構成
要素として用いることで）、検査を効率良く実施する手
法が採られている。

【０００３】この検査機能付きの記憶回路とは、フリッ
プフロップ回路やラッチ回路といった記憶回路としての
本来の論理機能動作以外に、半導体装置の検査時におい
ては、互いがシフトレジスタ形態となって、その半導体
装置の内部へ任意の検査データを与えるためのスキャン
パス（スキャンインパス）、或いは、その半導体装置の
内部データを外部へ取り出すためのスキャンパス（スキ
ャンアウトパス）を形成可能な、所謂スキャン機能を兼
ね備えた基本論理回路である。

【０００４】ここで、従来より、この種の検査機能付き
の記憶回路としては、例えば、文献「テスタブルな論理
回路の設計：啓学出版社，Ｒ．Ｇ．ベネッツ著」の第７
２頁〜第７７頁に記載されているスキャンパス付きマス
タースレーブＤタイプフリップフロップがある。

【０００５】図５に示すように、このスキャンパス付き
マスタースレーブＤタイプフリップフロップ（以下、ス
キャンフリップフロップという）ＳＦＦは、クロック端
子ＣＫから入力されるクロック信号ｃｋがクロック入力
部ＰＣに供給されるマスター側のラッチ回路ＬＴａと、
このラッチ回路ＬＴａの出力部ＰＱにデータ入力部ＰＤ
が接続されたスレーブ側のラッチ回路ＬＴｂと、上記ク
ロック信号ｃｋをレベル反転してラッチ回路ＬＴｂのク
ロック入力部ＰＣに供給するインバータ１とを備えてい
る。

【０００６】そして、上記両ラッチ回路ＬＴａ，ＬＴｂ
の各々は、クロック入力部ＰＣに入力される信号がロウ
レベルの時には、データ伝達状態となって、データ入力
部ＰＤに入力されるデータの論理値をそのまま出力部Ｐ
Ｑから出力し、クロック入力部ＰＣに入力される信号が
ハイレベルの時には、データ保持状態となって、上記信
号がロウレベルからハイレベルに立ち上がった時に出力
部ＰＱから出力していたデータの論理値（換言すれば、
データ入力部ＰＤに入力されていたデータの論理値）を
保持して出力部ＰＱから出力するものであり、スレーブ
側のラッチ回路ＬＴｂの出力部ＰＱが、当該スキャンフ
リップフロップＳＦＦの出力端子Ｑとなっている。

【０００７】つまり、スキャンフリップフロップＳＦＦ
では、上記両ラッチ回路ＬＴａ，ＬＴｂとインバータ１
とにより、エッジトリガＤタイプフリップフロップ（以
下、Ｄフリップフロップという）が構成されている。そ
して、マスタ側のラッチ回路ＬＴａとスレーブ側のラッ
チ回路ＬＴｂとが、クロック端子ＣＫに入力されるクロ
ック信号ｃｋのレベルに従って、互いに相補的にデータ
伝達状態又はデータ保持状態となることにより、ラッチ
回路ＬＴａのデータ入力部ＰＤに入力されたデータの論
理値を、クロック信号ｃｋが立ち上がる度に保持して出
力端子Ｑ（ラッチ回路ＬＴｂの出力部ＰＱ）から出力す
る。

【０００８】そして更に、スキャンフリップフロップＳ
ＦＦは、モード切替端子ＴＥに入力されるモード切替信
号ｔｅがロウレベルの時に、データ入力端子Ｄに入力さ
れるデータ（通常のデータ）ｄをラッチ回路ＬＴａのデ
ータ入力部ＰＤに供給し、上記モード切替信号ｔｅがハ
イレベルの時に、検査データ入力端子ＴＩに入力される
検査データｔｉをラッチ回路ＬＴａのデータ入力部ＰＤ
に供給する、３つのナンドゲート２，３，４及びインバ
ータ５からなるセレクタ６を備えている。

【０００９】よって、スキャンフリップフロップＳＦＦ
では、データ入力端子Ｄに入力される通常のデータｄを
Ｄフリップフロップに入力させるか、或いは、検査デー
タ入力端子ＴＩに入力される検査データｔｉをＤフリッ
プフロップに入力させるかを、モード切替端子ＴＥに入
力するモード切替信号ｔｅの論理値により切り替えるこ
とができる。

【００１０】次に、このようなスキャンフリップフロッ
プＳＦＦを半導体装置に適用した具体例について、図６
及び図７を用いて説明する。まず始めに、図６は、スキ
ャンフリップフロップＳＦＦが組み込まれていない一般
的な半導体装置７を表す回路図であり、この半導体装置
７は、当該装置７の外部から入力されるｎビットのデー
タ（以下、外部入力という）ＩＮ１〜ＩＮｎと、同じく
外部から入力される２つのシステムクロックφ１，φ２
とを受けて、当該装置７の外部へｍビットの演算結果デ
ータ（以下、外部出力という）ＯＵＴ１〜ＯＵＴｍを出
力する論理回路８と、２つのラッチ回路ＬＴ１，ＬＴ２
と、２つのＤフリップフロップＦＦ１，ＦＦ２とから構
成されている。

【００１１】尚、この例において、ラッチ回路ＬＴ１，
ＬＴ２の各々は、クロック端子Ｇに入力される信号がハ
イレベルの時には、データ入力端子Ｄに入力されるデー
タの論理値をそのまま出力端子Ｑから出力し、クロック
端子Ｇに入力される信号がロウレベルの時には、その信
号がハイレベルからロウレベルに立ち下がった時に出力
端子Ｑから出力していたデータの論理値を保持して出力
端子Ｑから出力する。また、ＤフリップフロップＦＦ
１，ＦＦ２の各々は、図５に示したＤフリップフロップ
と同じ機能の記憶回路であり、データ入力端子Ｄに入力
されるデータの論理値を、クロック端子ＣＫに入力され
るクロック信号が立ち上がる度に保持して出力端子Ｑか
ら出力する。

【００１２】そして、この半導体装置７では、論理回路
８にて外部出力ＯＵＴ１〜ＯＵＴｍを求める過程で生じ
る内部データＤ１〜Ｄ４の各々が、ラッチ回路ＬＴ１，
ＬＴ２及びＤフリップフロップＦＦ１，ＦＦ２の各デー
タ入力端子Ｄに、ラッチ回路ＬＴ１，Ｄフリップフロッ
プＦＦ１，ラッチ回路ＬＴ２，ＤフリップフロップＦＦ
２の順で入力されており、また、ラッチ回路ＬＴ１，Ｌ
Ｔ２及びＤフリップフロップＦＦ１，ＦＦ２の各出力端
子Ｑからの出力データＱ１〜Ｑ４が、論理回路８に外部
出力ＯＵＴ１〜ＯＵＴｍを求めるためのデータとして入
力されている。そして更に、両ラッチ回路ＬＴ１，ＬＴ
２のクロック端子Ｇに、一方のシステムクロックφ２が
入力され、両ＤフリップフロップＦＦ１，ＦＦ２のクロ
ック端子ＣＫに、他方のシステムクロックφ１が入力さ
れている。

【００１３】ここで、このような半導体装置７の論理機
能動作を検査する場合には、当該装置７の外部から、任
意の外部入力ＩＮ１〜ＩＮｎ及びシステムクロックφ
１，φ２を入力して、その入力に対する外部出力ＯＵＴ
１〜ＯＵＴｍを観測することにより、当該装置７が正常
な論理機能動作を行うか否かを判定することとなる。

【００１４】しかしながら、半導体装置７内の論理回路
８が大規模なものであったり、その処理内容が複雑であ
る場合には、検査時において、論理回路８内の全ての構
成要素やラッチ回路ＬＴ１，ＬＴ２及びＤフリップフロ
ップＦＦ１，ＦＦ２の論理状態を、適当な論理値に設定
することが困難であり、このため、十分な故障検出率を
得ることができなくなってしまう。

【００１５】そこで、この問題を解消するためには、図
６におけるＤフリップフロップＦＦ１，ＦＦ２の各々
を、図７に示すように、スキャンフリップフロップＳＦ
Ｆに置き換えれば良い。即ち、図７は、図６に示した半
導体装置７に対してスキャンフリップフロップＳＦＦを
適用した半導体装置９を表す回路図であり、この半導体
装置９では、図６の半導体装置７に対して、Ｄフリップ
フロップＦＦ１がスキャンフリップフロップＳＦＦ１に
置換され、ＤフリップフロップＦＦ２がスキャンフリッ
プフロップＳＦＦ２に置換されている。

【００１６】そして、この半導体装置９では、外部から
のモード切替信号ＳＭが、両スキャンフリップフロップ
ＳＦＦ１，ＳＦＦ２のモード切替端子ＴＥに入力されて
おり、また、外部からの検査入力データ（スキャンイン
データ）ＳＩが、前段のスキャンフリップフロップＳＦ
Ｆ１の検査データ入力端子ＴＩに入力されている。そし
て更に、前段のスキャンフリップフロップＳＦＦ１の出
力端子Ｑと、後段のスキャンフリップフロップＳＦＦ２
の検査データ入力端子ＴＩとが、互いに接続されてい
る。

【００１７】尚、両スキャンフリップフロップＳＦＦ
１，ＳＦＦ２のクロック端子ＣＫには、Ｄフリップフロ
ップＦＦ１，ＦＦ２を用いた場合と同様に、システムク
ロックφ１が共通に入力されている。また、両スキャン
フリップフロップＳＦＦ１，ＳＦＦ２のデータ入力端子
Ｄ及び出力端子Ｑと論理回路８との接続も、Ｄフリップ
フロップＦＦ１，ＦＦ２を用いた場合と同様であるが、
この半導体装置９では、最終段に配置されたスキャンフ
リップフロップＳＦＦ２からの出力データＱ４が、当該
装置９の外部へ、検査出力データ（スキャンアウトデー
タ）ＳＯとして出力されるようになっている。

【００１８】このような半導体装置９において、外部か
らのモード切替信号ＳＭをロウレベルにすれば、当該装
置９の動作モードが通常の論理機能動作状態である通常
モードとなり、各スキャンフリップフロップＳＦＦ１，
ＳＦＦ２は、図６のＤフリップフロップＦＦ１，ＦＦ２
と全く同じ機能を果たす。

【００１９】これに対して、モード切替信号ＳＭをハイ
レベルにすれば、当該装置９の動作モードが検査機能動
作状態である検査モードとなり、両スキャンフリップフ
ロップＳＦＦ１，ＳＦＦ２が検査データ入力端子ＴＩと
出力端子Ｑとの関係において鎖状のシフトレジスタ形態
となる。このため、外部からの任意の検査入力データＳ
Ｉを論理回路８に入力したり、論理回路８の内部データ
Ｄ２，Ｄ４や各スキャンフリップフロップＳＦＦ１，Ｓ
ＦＦ２の論理状態を外部へ直接取り出すことができ、当
該装置９の検査を比較的容易に実施できるようになる。

【００２０】具体例を挙げて説明すると、モード切替信
号ＳＭをハイレベルにすると共に、外部から任意の検査
入力データＳＩを与え、その状態で、システムクロック
φ１を１回立ち上げれば、その検査入力データＳＩが前
段のスキャンフリップフロップＳＦＦ１に保持されて、
データＱ２として論理回路８に入力される。そして更
に、システムクロックφ１をもう１回立ち上げれば、上
記検査入力データＳＩが後段のスキャンフリップフロッ
プＳＦＦ２に保持されて、データＱ４として論理回路８
に入力される。

【００２１】また、通常モードの状態でシステムクロッ
クφ１を１回立ち上げて、論理回路８の内部データＤ
２，Ｄ４をスキャンフリップフロップＳＦＦ１，ＳＦＦ
２の各々に保持させ、その後、モード切替信号ＳＭをハ
イレベルにして、システムクロックφ１を１回立ち上げ
れば、論理回路８の通常モードでスキャンフリップフロ
ップＳＦＦ１に保持されたデータが、後段のスキャンフ
リップフロップＳＦＦ２から検査出力データＳＯとして
出力される。

【００２２】このように、ＤフリップフロップＦＦ１，
ＦＦ２に代えて、スキャンフリップフロップＳＦＦを用
いることにより、半導体装置の内部へ任意のデータを入
力し、或いは、半導体装置の内部からデータを取り出す
ことができ、半導体装置の検査が容易化される。

【００２３】

【発明が解決しようとする課題】しかしながら、スキャ
ンフリップフロップＳＦＦでは、図７の如くラッチ回路
ＬＴ１，ＬＴ２が混在する半導体装置９については、そ
の検査時に、ラッチ回路ＬＴ１、ＬＴ２をも含めてシフ
トレジスタ形態を採ることができず、十分な検査を行う
には限度が生じる。

【００２４】例えば、図７に示した半導体装置９では、
ラッチ回路ＬＴ１，ＬＴ２から論理回路８に入力される
データＱ１，Ｑ３の論理値を任意に設定したり、或い
は、論理回路８の内部データＤ１，Ｄ３を直接的に観測
することはできないのである。このように、従来のスキ
ャンフリップフロップＳＦＦでは、記憶回路としてフリ
ップフロップ回路とラッチ回路とを同時に備える半導体
装置については、その検査を十分に容易化することがで
きない。

【００２５】一方、半導体装置の検査を効率的に行うた
めの技術としては、スキャンフリップフロップＳＦＦを
用いる以外にも、上記文献「テスタブルな論理回路の設
計」の第８０頁〜第８７頁に記載されているレベル・セ
ンシティブ・デザイン（以下、ＬＳＳＤという）方式が
知られている。尚、このＬＳＳＤ方式については、例え
ば、特開平５−１６０６８２号公報や特開昭５９−８８
６６３号公報、或いは、米国特許第４５１３４１８号な
どにも記載されている。

【００２６】しかしながら、このＬＳＳＤ方式には、半
導体装置内の全ての記憶回路として、図８に示すような
シフトレジスタラッチＳＲＬと呼ばれる特殊な記憶回路
を用いなければならないという、所謂ＬＳＳＤ規則があ
る。このため、図６の如く一般的なＤフリップフロップ
ＦＦ１，ＦＦ２やラッチ回路ＬＴ１，ＬＴ２を備える半
導体装置７については、ＬＳＳＤ方式を適用して検査の
容易化を図ることはできない。換言すれば、半導体装置
内の一部の記憶回路をシフトレジスタラッチＳＲＬに置
換し、或いは、シフトレジスタラッチＳＲＬを新たに追
加して、半導体装置の検査を容易化することはできない
のである。

【００２７】しかも、全ての記憶回路として図８の如き
シフトレジスタラッチＳＲＬを用いるＬＳＳＤ方式で
は、常に複数のクロックを制御しなければならず、検査
時のクロック操作が複雑になってしまう。簡単に説明す
ると、シフトレジスタラッチＳＲＬは、図８に示す如
く、システムデータ（通常のデータ）ＳＤ、システムク
ロックＣＬＫ、検査データＴＤ、及びスキャンクロック
Ａを入力する第１ラッチＬ１と、スキャンクロックＢ及
び第１ラッチＬ１の出力ＯＬ１を入力する第２ラッチＬ
２とから構成されており、例えば、第２ラッチＬ２の出
力ＯＬ２が、後段に配置された他のシフトレジスタラッ
チＳＲＬの検査データＴＤとして入力されると共に、半
導体装置内の他の回路に入力される。

【００２８】そして、このシフトレジスタラッチＳＲＬ
において、通常モードでは、スキャンクロックＡをロウ
レベルに保ちつつ、システムクロックＣＬＫとスキャン
クロックＢを制御することで、システムデータＳＤの保
持及び伝達を行い、また、検査モードでは、システムク
ロックＣＬＫをロウレベルに保ちつつ、スキャンクロッ
クＡとスキャンクロックＢを制御することで、検査デー
タＴＤの保持及び伝達を行う。

【００２９】このようにシフトレジスタラッチＳＲＬを
用いるＬＳＳＤ方式では、３種類のクロックを制御しな
ければならず、また、これに伴いクロック用の信号ライ
ンが増加して、回路面積の増加を招いてしまうのであ
る。本発明は、こうした問題に鑑みなされたものであ
り、フリップフロップ回路とラッチ回路とが混在する半
導体集積回路装置の検査を容易化するのに好適な記憶回
路と、その記憶回路を備えることで検査を容易に実施す
ることが可能な半導体集積回路装置を提供することを目
的としている。

【００３０】

【課題を解決するための手段、及び発明の効果】上記目
的を達成するためになされた本発明の記憶回路は、通常
の論理機能動作状態においては、データ入力端子（Ｄ）
に入力されるデータの論理値を第１のクロック端子
（Ｇ）に入力される信号のレベルに従って出力端子
（Ｑ）に伝達するラッチ回路として機能し、所定の検査
機能動作状態においては、検査データ入力端子（ＴＩ）
に入力されるデータの論理値を第２のクロック端子（Ｃ
Ｋ）に入力されるクロック信号に従って前記出力端子
（Ｑ）に伝達するエッジトリガフリップフロップ回路と
して機能する。

【００３１】このため、図５に示したスキャンフリップ
フロップＳＦＦのように、通常の論理機能動作状態にお
いては、データ入力端子（Ｄ）に入力されるデータの論
理値をクロック端子（ＣＫ）に入力されるクロック信号
に従って出力端子（Ｑ）に伝達するエッジトリガフリッ
プフロップ回路として機能し、所定の検査機能動作状態
においては、検査データ入力端子（ＴＩ）に入力される
データの論理値を前記クロック端子（ＣＫ）に入力され
るクロック信号に従って前記出力端子（Ｑ）に伝達する
エッジトリガフリップフロップ回路として機能する、ス
キャンパス付きフリップフロップ（即ち、入力データ
を、データ入力端子からのデータと検査データ入力端子
からのデータとの何れか一方に選択可能なエッジトリガ
フリップフロップ）と共に、本発明の記憶回路を用いれ
ば、フリップフロップ回路とラッチ回路とが混在する半
導体集積回路装置であっても、その検査を十分に容易化
することができる。

【００３２】例えば、図７に示した半導体装置９に対
し、ラッチ回路ＬＴ１に代えて、本発明の記憶回路を用
い、外部からの検査入力データＳＩをスキャンフリップ
フロップＳＦＦ１の検査データ入力端子ＴＩではなく本
発明の記憶回路の検査データ入力端子（ＴＩ）に入力
し、更に、該本発明の記憶回路の出力端子（Ｑ）をスキ
ャンフリップフロップＳＦＦ１の検査データ入力端子Ｔ
Ｉに接続することで、検査機能動作状態にて、本発明の
記憶回路と、前段のスキャンフリップフロップＳＦＦ１
と、後段のスキャンフリップフロップＳＦＦ２とを、鎖
状のシフトレジスタ形態にすることができる。

【００３３】また、図７に示した半導体装置９に対し、
ラッチ回路ＬＴ２に代えて、本発明の記憶回路を用い、
スキャンフリップフロップＳＦＦ１の出力端子Ｑを後段
のスキャンフリップフロップＳＦＦ２の検査データ入力
端子ＴＩではなく本発明の記憶回路の検査データ入力端
子（ＴＩ）に接続し、更に、該本発明の記憶回路の出力
端子（Ｑ）を後段のスキャンフリップフロップＳＦＦ２
の検査データ入力端子ＴＩに接続することで、検査機能
動作状態にて、スキャンフリップフロップＳＦＦ１と、
本発明の記憶回路と、スキャンフリップフロップＳＦＦ
２とを、鎖状のシフトレジスタ形態にすることができ
る。

【００３４】もちろん、図７に示した半導体装置９に対
し、両ラッチ回路ＬＴ１，ＬＴ２の各々に代えて、本発
明の記憶回路を用いれば、検査機能動作状態にて、本発
明の複数の記憶回路と、スキャンフリップフロップＳＦ
Ｆ１と、本発明の記憶回路と、スキャンフリップフロッ
プＳＦＦ２とを、鎖状のシフトレジスタ形態にすること
ができる。

【００３５】このため、本発明の記憶回路によれば、フ
リップフロップ回路とラッチ回路とが混在する半導体集
積回路装置であっても、ＬＳＳＤ方式を採ることなく、
その検査を十分に容易化することができる。そして、こ
のような本発明の記憶回路と、上記スキャンパス付きフ
リップフロップとを備えた半導体集積回路装置によれ
ば、回路面積の増加を最小限に抑えて、必要十分な検査
を効率的に実施することができるようになる。

【００３６】尚、このような半導体集積回路装置の場
合、本発明の記憶回路とスキャンパス付きフリップフロ
ップの個数は任意である。そして、請求項３に記載のよ
うに、本発明の記憶回路の出力端子（Ｑ）をスキャンパ
ス付きフリップフロップの検査データ入力端子（ＴＩ）
に接続したり、或いは、請求項４に記載のように、本発
明の記憶回路の検査データ入力端子（ＴＩ）にスキャン
パス付きフリップフロップの出力端子（Ｑ）を接続し
て、検査機能動作状態におけるスキャンパス用のシフト
レジスタを構築することができる。

【００３７】一方また、請求項５に記載のように、本発
明の記憶回路の出力端子（Ｑ）を、他の本発明の記憶回
路の検査データ入力端子（ＴＩ）に接続して、検査機能
動作状態におけるスキャンパス用のシフトレジスタを構
築するようにしても良い。そして、何れの接続を採った
としても、本発明の記憶回路或いはスキャンパス付きフ
リップフロップのうちで、シフトレジスタ形態を成す先
頭の回路の検査入力端子（ＴＩ）に、当該半導体集積回
路装置の外部から検査入力データが入力されるように構
成すれば良い。

【００３８】ところで、本発明の記憶回路は、請求項２
に記載のように、第１のラッチ回路と第２のラッチ回路
とを主要部として構成することができる。即ち、検査機
能動作状態においては、第１のラッチ回路と第２のラッ
チ回路とが直列に接続されて、該第１及び第２のラッチ
回路が、第２のクロック端子（ＣＫ）に入力されるクロ
ック信号のレベルに従い互いに相補的にデータ伝達状態
又はデータ保持状態となることにより、検査データ入力
端子（ＴＩ）に入力されるデータの論理値を第２のクロ
ック端子（ＣＫ）に入力されるクロック信号に従って出
力端子（Ｑ）に伝達するエッジトリガフリップフロップ
回路として機能し、通常の論理機能動作状態において
は、第１のラッチ回路と第２のラッチ回路とが電気的に
切り離されて、該第１及び第２のラッチ回路のうちの何
れか一方が、データ入力端子（Ｄ）に入力されるデータ
の論理値を第１のクロック端子（Ｇ）に入力される信号
のレベルに従って出力端子（Ｑ）に伝達するラッチ回路
として機能するように構成すれば、小規模な回路構成で
本発明の記憶回路を実現することができる。

【００３９】尚、本発明において、「端子」とは、信号
が入出力される部位を指しており、金属片などからなる
一般的な端子に限られるものではない。

【００４０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。尚、本発明の実施の形態は、
下記のものに何ら限定されることなく、本発明の技術的
範囲に属する限り、種々の形態を採り得ることは言うま
でもない。

【００４１】まず図１は、半導体装置（半導体集積回路
装置）の構成要素として用いられる実施形態の検査機能
付きの記憶回路ＬＦを表す回路図である。図１に示すよ
うに、本実施形態の記憶回路ＬＦは、通常のデータｄを
入力するためのデータ入力端子Ｄと、検査データｔｉを
入力するための検査データ入力端子ＴＩと、第１のクロ
ック端子Ｇと、第２のクロック端子ＣＫと、当該記憶回
路ＬＦの動作モードを通常モードと検査モードとの何れ
かに切り替えるモード切替信号ｔｅを入力するためのモ
ード切替端子ＴＥと、信号（データ）を出力するための
２つの出力端子Ｑ，ＱＢとを備えている。尚、これら各
端子Ｄ，ＴＩ，Ｇ，ＣＫ，ＴＥ，Ｑ，ＱＢは、金属片な
どからなる一般的な端子ではなく、信号を入出力するた
めの部位であり、実際には信号を入出力するための配線
である。

【００４２】そして、この記憶回路ＬＦは、第１のラッ
チ回路１０及び第２のラッチ回路２０と、データ入力端
子Ｄから入力されるデータｄを順次反転して出力する２
つのインバータＮ１，Ｎ２と、検査データ入力端子ＴＩ
から入力される検査データｔｉを反転して、第１のラッ
チ回路１０のデータ入力部である内部ノードＰ１に出力
するインバータＮ３と、第１のクロック端子Ｇから入力
されるクロック信号ｇを反転して出力するインバータＮ
４と、第２のクロック端子ＣＫから入力されるクロック
信号ｃｋを順次反転して出力する２つのインバータＮ
５，Ｎ６と、モード切替端子ＴＥから入力されるモード
切替信号ｔｅを順次反転して出力する２つのインバータ
Ｎ７，Ｎ８とを備えている。

【００４３】そして更に、記憶回路ＬＦは、第１のラッ
チ回路１０の出力部である内部ノードＰ２と第２のラッ
チ回路２０のデータ入力部である内部ノードＰ３との間
に設けられたスイッチＳ１と、上記データｄを出力する
インバータＮ２の出力側と上記内部ノードＰ３との間に
設けられたスイッチＳ２と、インバータＮ４の出力側に
一端が接続されたスイッチＳ３と、上記クロック信号ｃ
ｋの反転信号ｃｋｂを出力するインバータＮ５の出力側
に一端が接続され、他端がスイッチＳ３のインバータＮ
４とは反対側に接続されたスイッチＳ４と、スイッチＳ
３とスイッチＳ４との接続点である内部ノードＰ４の信
号レベルを反転して出力するインバータＮ９とを備えて
いる。

【００４４】ここで、スイッチＳ１とスイッチＳ４は、
インバータＮ８から出力される上記モード切替信号ｔｅ
がハイレベルの時にオンして連通状態となり、逆に、上
記モード切替信号ｔｅがロウレベルの時にオフして遮断
状態となる。また、スイッチＳ２とスイッチＳ３は、イ
ンバータＮ７から出力される上記モード切替信号ｔｅの
反転信号ｔｅｂがハイレベルの時にオンして連通状態と
なり、逆に、上記反転信号ｔｅｂがロウレベルの時にオ
フして遮断状態となる。

【００４５】よって、当該記憶回路ＬＦの外部からモー
ド切替端子ＴＥを介して入力されるモード切替信号ｔｅ
がハイレベルの時には、インバータＮ２の出力側と内部
ノードＰ３との接続が遮断されて、内部ノードＰ２，Ｐ
３同士が接続されると共に、インバータＮ４の出力側と
内部ノードＰ４との接続が遮断されて、インバータＮ５
の出力側と内部ノードＰ４とが接続される。

【００４６】また逆に、モード切替端子ＴＥを介して入
力されるモード切替信号ｔｅがロウレベルの時には、内
部ノードＰ２，Ｐ３同士の接続が遮断されて、インバー
タＮ２の出力側と内部ノードＰ３とが接続されると共
に、インバータＮ５の出力側と内部ノードＰ４との接続
が遮断されて、インバータＮ４の出力側と内部ノードＰ
４とが接続される。

【００４７】一方、第１のラッチ回路１０は、直列に接
続された２つのインバータＮ１０，Ｎ１１と、その両イ
ンバータＮ１０，Ｎ１１のうちの前段のインバータＮ１
０の入力側と上記内部ノードＰ１との間に設けられたス
イッチＳ５と、このスイッチＳ５とインバータＮ１０の
入力側との間の信号ラインとインバータＮ１１の出力側
との間に設けられたスイッチＳ６と、から構成されてお
り、インバータＮ１０の出力側（換言すれば、インバー
タＮ１１の入力側）が、前述の内部ノードＰ２となって
いる。

【００４８】そして、スイッチＳ５は、インバータＮ５
から出力される上記クロック信号ｃｋの反転信号ｃｋｂ
がハイレベルの時にオンして連通状態となり、逆に、上
記反転信号ｃｋｂがロウレベルの時にオフして遮断状態
となる。また、スイッチＳ６は、インバータＮ６から出
力される上記クロック信号ｃｋがハイレベルの時にオン
して連通状態となり、逆に、上記クロック信号ｃｋがロ
ウレベルの時にオフして遮断状態となる。

【００４９】よって、第１のラッチ回路１０は、当該記
憶回路ＬＦの外部から第２のクロック端子ＣＫを介して
入力されるクロック信号ｃｋがロウレベルの時には、ス
イッチＳ５がオンすると共にスイッチＳ６がオフして、
内部ノードＰ１の信号レベルをインバータＮ１０により
反転してそのまま内部ノードＰ２から出力するデータ伝
達状態となり、第２のクロック端子ＣＫを介して入力さ
れるクロック信号ｃｋがハイレベルの時には、スイッチ
Ｓ５がオフすると共にスイッチＳ６がオンして、上記ク
ロック信号ｃｋがハイレベルに立ち上がった時に内部ノ
ードＰ２から出力していたデータの論理値を保持して内
部ノードＰ２から出力するデータ保持状態となる。

【００５０】また、第２のラッチ回路２０も、第１のラ
ッチ回路１０と同様に、直列に接続された２つのインバ
ータＮ１２，Ｎ１３と、その両インバータＮ１２，Ｎ１
３のうちの前段のインバータＮ１２の入力側と上記内部
ノードＰ３との間に設けられたスイッチＳ７と、このス
イッチＳ７とインバータＮ１２の入力側との間の信号ラ
インとインバータＮ１３の出力側との間に設けられたス
イッチＳ８と、から構成されており、インバータＮ１２
の出力側が、当該第２のラッチ回路２０の一方の出力部
である内部ノードＰ５となっており、また、インバータ
Ｎ１３の出力側が、当該第２のラッチ回路２０の他方の
出力部である内部ノードＰ６となっている。

【００５１】そして、スイッチＳ７は、インバータＮ９
の出力信号がハイレベルの時にオンして連通状態とな
り、逆に、インバータＮ９の出力信号がロウレベルの時
にオフして遮断状態となる。また、スイッチＳ８は、上
記内部ノードＰ４の信号レベルがハイレベルの時にオン
して連通状態となり、逆に、上記内部ノードＰ４の信号
レベルがロウレベルの時にオフして遮断状態となる。

【００５２】よって、第２のラッチ回路２０は、内部ノ
ードＰ４の信号レベルがロウレベルの時には、スイッチ
Ｓ７がオンすると共にスイッチＳ８がオフして、内部ノ
ードＰ３の信号レベルをインバータＮ１２により反転し
てそのまま内部ノードＰ５から出力するデータ伝達状態
となり、内部ノードＰ４の信号レベルがハイレベルの時
には、スイッチＳ７がオフすると共にスイッチＳ８がオ
ンして、内部ノードＰ４の信号レベルがハイレベルに立
ち上がった時に内部ノードＰ５から出力していたデータ
の論理値を保持して内部ノードＰ５から出力するデータ
保持状態となる。そして、内部ノードＰ６からは、イン
バータＮ１３により、内部ノードＰ５の信号レベルを反
転した信号が常に出力される。

【００５３】そして更に、本実施形態の記憶回路ＬＦ
は、上記内部ノードＰ５の信号レベルを反転して出力端
子Ｑに出力するインバータＮ１４と、上記内部ノードＰ
６の信号レベルを反転して出力端子ＱＢに出力するイン
バータＮ１５とを備えている。このように構成された本
実施形態の記憶回路ＬＦにおいて、モード切替端子ＴＥ
を介して入力されるモード切替信号ｔｅがロウレベルの
時には、スイッチＳ２，Ｓ３がオンすると共にスイッチ
Ｓ１，Ｓ４がオフして、当該記憶回路ＬＦの動作モード
が、通常の論理機能動作状態である通常モードとなる。

【００５４】そして、この通常モードにおいては、第１
のラッチ回路１０と第２のラッチ回路２０とがスイッチ
Ｓ１により電気的に切り離されると共に、データ入力端
子Ｄと第２のラッチ回路２０のデータ入力部である内部
ノードＰ３とが、インバータＮ１，Ｎ２及びスイッチＳ
２を介して接続され、更に、第１のクロック端子Ｇと内
部ノードＰ４とが、インバータＮ４及びスイッチＳ３を
介して接続されて、当該記憶回路ＬＦの機能は、第２の
ラッチ回路２０の動作により決定される。

【００５５】即ち、当該記憶回路ＬＦは、第１のクロッ
ク端子Ｇに入力されるクロック信号ｇがハイレベルの時
には、データ入力端子Ｄに入力されるデータｄの論理値
を、インバータＮ１，Ｎ２、スイッチＳ２，Ｓ７、及び
インバータＮ１２，Ｎ１４を介して、そのまま出力端子
Ｑから出力し、第１のクロック端子Ｇに入力されるクロ
ック信号ｇがロウレベルの時には、そのクロック信号ｇ
がロウレベルに立ち下がった時に出力端子Ｑから出力し
ていたデータの論理値を保持して出力端子Ｑから出力す
る、ラッチ回路として機能する。

【００５６】一方、モード切替端子ＴＥを介して入力さ
れるモード切替信号ｔｅがハイレベルの時には、スイッ
チＳ２，Ｓ３がオフすると共にスイッチＳ１，Ｓ４がオ
ンして、当該記憶回路ＬＦの動作モードが、検査機能動
作状態である検査モードとなる。

【００５７】そして、この検査モードにおいては、デー
タ入力端子Ｄと上記内部ノードＰ３とがスイッチＳ２に
より電気的に切り離されると共に、第１のラッチ回路１
０と第２のラッチ回路２０とがスイッチＳ１により直列
に接続され、更に、第２のクロック端子ＣＫと内部ノー
ドＰ４とが、インバータＮ５及びスイッチＳ４を介して
接続されて、当該記憶回路ＬＦの機能は、第１及び第２
のラッチ回路１０，２０の動作により決定される。

【００５８】即ち、この検査モードにおいて、第１のラ
ッチ回路１０は、第２のクロック端子ＣＫを介して入力
されるクロック信号ｃｋがロウレベルの時には、内部ノ
ードＰ１の信号レベルを反転してそのまま内部ノードＰ
２から出力するデータ伝達状態となり、第２のクロック
端子ＣＫを介して入力されるクロック信号ｃｋがハイレ
ベルの時には、上記クロック信号ｃｋがハイレベルに立
ち上がった時に内部ノードＰ２から出力していたデータ
の論理値を保持して内部ノードＰ２から出力するデータ
保持状態となる。

【００５９】これに対し、第２のラッチ回路２０は、第
２のクロック端子ＣＫを介して入力されるクロック信号
ｃｋがハイレベルの時には、第１のラッチ回路１０（詳
しくは、内部ノードＰ２）から出力される信号のレベル
を反転してそのまま内部ノードＰ５から出力するデータ
伝達状態となり、第２のクロック端子ＣＫを介して入力
されるクロック信号ｃｋがロウレベルの時には、上記ク
ロック信号ｃｋがロウレベルに立ち下がった時に内部ノ
ードＰ５から出力していたデータの論理値を保持して内
部ノードＰ５から出力するデータ保持状態となる。

【００６０】そして、このように第１のラッチ回路１０
と第２のラッチ回路２０とが、第２のクロック端子ＣＫ
に入力されるクロック信号ｃｋのレベルに従い、互いに
相補的にデータ伝達状態又はデータ保持状態となること
により、当該記憶回路ＬＦは、検査データ入力端子ＴＩ
に入力される検査データｔｉの論理値を、第２のクロッ
ク端子ＣＫに入力されるクロック信号ｃｋが立ち上がる
度に保持して出力端子Ｑから出力する、Ｄフリップフロ
ップ（エッジトリガＤタイプフリップフロップ）として
機能する。

【００６１】尚、本実施形態の記憶回路ＬＦについて、
その機能動作をまとめると、図２に示す真理値表のよう
になる。なお、図２において、記号「−」は、ドントケ
アを表しており、Ｄの上にバー「￣」を付したものは、
Ｄの論理値を反転した論理値を表している。

【００６２】次に、以上のような本実施形態の記憶回路
ＬＦを適用した半導体装置の一構成例について、図３を
用いて説明する。尚、図３において、既述した図５〜図
７における部材や信号と同じものについては、同一の符
号を付しているため、詳細な説明は省略する。

【００６３】即ち、図３は、図７に示した半導体装置９
に対して本実施形態の記憶回路ＬＦを適用した半導体装
置３０を表す回路図であり、この半導体装置３０では、
図７の半導体装置９に対して、ラッチ回路ＬＴ１が本実
施形態の記憶回路ＬＦ１に置換され、ラッチ回路ＬＴ２
が本実施形態の記憶回路ＬＦ２に置換されている。

【００６４】そして、この半導体装置３０では、外部か
らのモード切替信号ＳＭが、スキャンフリップフロップ
ＳＦＦ１，ＳＦＦ２のモード切替端子ＴＥと共に、記憶
回路ＬＦ１，ＬＦ２のモード切替端子ＴＥにも入力され
ており、また、外部からのシステムクロックφ１が、ス
キャンフリップフロップＳＦＦ１，ＳＦＦ２のクロック
端子ＣＫと共に、記憶回路ＬＦ１，ＬＦ２の第２のクロ
ック端子ＣＫにも入力されている。

【００６５】そして更に、この半導体装置３０では、図
７に示した半導体装置９に対して、外部からの検査入力
データＳＩが、スキャンフリップフロップＳＦＦ１の検
査データ入力端子ＴＩではなく、最前段の記憶回路ＬＦ
１の検査データ入力端子ＴＩに入力されており、その代
わりに、スキャンフリップフロップＳＦＦ１の検査デー
タ入力端子ＴＩには、記憶回路ＬＦ１の出力端子Ｑが接
続されている。また、スキャンフリップフロップＳＦＦ
１の出力端子Ｑが、最後段のスキャンフリップフロップ
ＳＦＦ２の検査データ入力端子ＴＩではなく、記憶回路
ＬＦ２の検査データ入力端子ＴＩに接続されており、更
に、記憶回路ＬＦ２の出力端子Ｑが、最後段のスキャン
フリップフロップＳＦＦ２の検査データ入力端子ＴＩに
接続されている。

【００６６】尚、記憶回路ＬＦ１，ＬＦ２の第１のクロ
ック端子Ｇには、ラッチ回路ＬＴ１，ＬＴ２を用いた場
合と同様に、システムクロックφ２が共通に接続されて
いる。また、記憶回路ＬＦ１，ＬＦ２のデータ入力端子
Ｄ及び出力端子Ｑと論理回路８との接続も、ラッチ回路
ＬＴ１，ＬＴ２を用いた場合と同様である。

【００６７】このような半導体装置３０において、外部
からのモード切替信号ＳＭをロウレベルにすれば、記憶
回路ＬＦ１，ＬＦ２の動作モードが通常モードとなり、
各記憶回路ＬＦ１，ＬＦ２は、図７のラッチ回路ＬＴ
１，ＬＴ２と全く同じ機能を果たす。即ち、各記憶回路
ＬＦ１，ＬＦ２の各々は、第１のクロック端子Ｇに入力
されるシステムクロックφ２がハイレベルの時には、デ
ータ入力端子Ｄに入力されるデータの論理値をそのまま
出力端子Ｑから出力し、第１のクロック端子Ｇに入力さ
れるシステムクロックφ２がロウレベルの時には、その
システムクロックφ２がロウレベルに立ち下がった時に
出力端子Ｑから出力していたデータの論理値を保持して
出力端子Ｑから出力する、ラッチ回路として機能する。
これに対して、モード切替信号ＳＭをハイレベルにすれ
ば、記憶回路ＬＦ１，ＬＦ２の動作モードが検査モード
となり、各記憶回路ＬＦ１，ＬＦ２は、スキャンフリッ
プフロップＳＦＦ１，ＳＦＦ２の検査モード時の機能と
全く同じ機能を果たす。即ち、各記憶回路ＬＦ１，ＬＦ
２の各々は、検査データ入力端子ＴＩに入力される検査
データの論理値を、第２のクロック端子ＣＫに入力され
るシステムクロックφ１が立ち上がる度に保持して出力
端子Ｑから出力する、Ｄフリップフロップとして機能す
る。

【００６８】このため、この半導体装置３０では、検査
モード時において、記憶回路ＬＦ１，スキャンフリップ
フロップＳＦＦ１，記憶回路ＬＦ２，及びスキャンフリ
ップフロップＳＦＦ２が、鎖状のシフトレジスタ形態と
なる。よって、外部からの任意の検査入力データＳＩを
論理回路８に入力したり、論理回路８の内部データＤ１
〜Ｄ４を全て外部へ直接取り出すことができ、当該半導
体装置３０の検査を極めて容易に実施できるようにな
る。

【００６９】そこで、このような半導体装置３０の検査
手順の一例について、図４に示すタイムチャートを用い
て説明する。尚、一般的に、この種の半導体装置３０の
検査時には、図４の最上段に示されているように、論理
回路８への外部入力（外部からのｎビットデータ）ＩＮ
１〜ＩＮｎの値は、予め設定されたタイミングで適宜変
更されるのであるが、ここでは、記憶回路ＬＦ１，ＬＦ
２とスキャンフリップフロップＳＦＦ１，ＳＦＦ２の動
作を中心に説明する。また、図４におけるＤ１，Ｄ２，
Ｄ３，Ｄ４の各々は、図３に示される如く記憶回路ＬＦ
１，スキャンフリップフロップＳＦＦ１，記憶回路ＬＦ
２，スキャンフリップフロップＳＦＦ２の各データ入力
端子Ｄに論理回路８から入力されるデータであり、図４
におけるＱ１，Ｑ２，Ｑ３，Ｑ４の各々は、図３に示さ
れる如く記憶回路ＬＦ１，スキャンフリップフロップＳ
ＦＦ１，記憶回路ＬＦ２，スキャンフリップフロップＳ
ＦＦ２の各出力端子Ｑから論理回路８に出力されるデー
タである。

【００７０】まず、外部からのモード切替信号ＳＭをロ
ウレベルにして、当該半導体装置３０の動作モードを通
常モード（図４にてノーマルモード）にし、この状態
で、時刻ｔ１の如くシステムクロックφ２を立ち上げる
と、記憶回路ＬＦ１が、データ伝達状態となって、デー
タ入力端子Ｄに入力されている論理回路８からのデータ
Ｄ１をそのまま出力端子Ｑから出力する。また同様に、
記憶回路ＬＦ２も、データ伝達状態となって、論理回路
８からのデータＤ３をそのまま出力端子Ｑから出力す
る。

【００７１】そして、続く時刻ｔ２にてシステムクロッ
クφ２を立ち下げると、記憶回路ＬＦ１は、その時にデ
ータ入力端子Ｄに入力されている論理回路８からのデー
タＤ１（以下、この時刻ｔ２のデータＤ１をデータｄ１
という）の論理値を保持して出力端子Ｑから出力する。
また同様に、記憶回路ＬＦ２も、その時にデータ入力端
子Ｄに入力されている論理回路８からのデータＤ３（以
下、この時刻ｔ２のデータＤ３をデータｄ３という）の
論理値を保持して出力端子Ｑから出力する。

【００７２】次に、時刻ｔ３の如くシステムクロックφ
１を立ち上げると、スキャンフリップフロップＳＦＦ１
が、その時にデータ入力端子Ｄに入力されている論理回
路８からのデータＤ２（以下、この時刻ｔ３のデータＤ
２をデータｄ２という）の論理値を保持して出力端子Ｑ
から出力する。また同様に、スキャンフリップフロップ
ＳＦＦ２も、その時にデータ入力端子Ｄに入力されてい
る論理回路８からのデータＤ４（以下、この時刻ｔ３の
データＤ４をデータｄ４という）の論理値を保持して出
力端子Ｑから出力する。

【００７３】よって、時刻ｔ３の時点では、論理回路８
の通常モードでの内部データＤ１〜Ｄ４が、記憶回路Ｌ
Ｆ１，スキャンフリップフロップＳＦＦ１，記憶回路Ｌ
Ｆ２，スキャンフリップフロップＳＦＦ２の各々に保持
されたことになる。尚、時刻ｔ３でシステムクロックφ
１をレベル変化させても、モード切替信号ＳＭがロウレ
ベルであるため、上記時刻ｔ２で記憶回路ＬＦ１，ＬＦ
２の各々に保持されたデータの論理値は変化しない。

【００７４】このようにして、論理回路８の内部データ
Ｄ１〜Ｄ４を記憶回路ＬＦ１，ＬＦ２及びスキャンフリ
ップフロップＳＦＦ１，ＳＦＦ２に保持させたら、次の
時刻ｔ４にて、外部からのモード切替信号ＳＭをハイレ
ベルにして、当該半導体装置３０の動作モードを検査モ
ード（図４にてテストモード）にする。

【００７５】すると、記憶回路ＬＦ１，スキャンフリッ
プフロップＳＦＦ１，記憶回路ＬＦ２，及びスキャンフ
リップフロップＳＦＦ２が、検査データ入力端子ＴＩと
出力端子Ｑとの関係においてシフトレジスタ形態となる
ため、前述した時刻ｔ４までの通常モードで記憶回路Ｌ
Ｆ１，ＬＦ２及びスキャンフリップフロップＳＦＦ１，
ＳＦＦ２に保持させたデータを、検査出力データＳＯと
して順次シフトして取り出すことができる。

【００７６】即ち、まず時刻ｔ５にてシステムクロック
φ１を立ち上げると、時刻ｔ２で記憶回路ＬＦ１に保持
されていたデータｄ１がスキャンフリップフロップＳＦ
Ｆ１にシフトして保持されると共に、時刻ｔ３でスキャ
ンフリップフロップＳＦＦ１に保持されていたデータｄ
２が記憶回路ＬＦ２にシフトして保持され、更に、時刻
ｔ２で記憶回路ＬＦ２に保持されていたデータｄ３がス
キャンフリップフロップＳＦＦ２にシフトして保持され
る。このため、上記データｄ３が、検査出力データＳＯ
として当該半導体装置３０の外部へ出力される。

【００７７】尚、このような検査モードでは、各記憶回
路ＬＦ１，ＬＦ２のモード切替端子ＴＥに入力される信
号ＳＭがハイレベルであるため、システムクロックφ２
をレベル変化させても、記憶回路ＬＦ１，ＬＦ２の各々
に保持されたデータの論理値は変化しない。

【００７８】そして、次の時刻ｔ６にてシステムクロッ
クφ１を立ち上げると、時刻ｔ２で記憶回路ＬＦ１に保
持されていたデータｄ１がスキャンフリップフロップＳ
ＦＦ１から記憶回路ＬＦ２にシフトして保持されると共
に、時刻ｔ３でスキャンフリップフロップＳＦＦ１に保
持されていたデータｄ２が記憶回路ＬＦ２からスキャン
フリップフロップＳＦＦ２にシフトして保持される。こ
のため、上記データｄ２が、検査出力データＳＯとして
当該半導体装置３０の外部へ出力される。

【００７９】そして更に、次の時刻ｔ７にてシステムク
ロックφ１を立ち上げると、時刻ｔ２で記憶回路ＬＦ１
に保持されていたデータｄ１が記憶回路ＬＦ２からスキ
ャンフリップフロップＳＦＦ２にシフトして保持され
る。このため、上記データｄ１が、検査出力データＳＯ
として当該半導体装置３０の外部へ出力される。

【００８０】よって、図４の最下段に示されるように、
時刻ｔ５，ｔ６，ｔ７の各直後における検査出力データ
ＳＯを読み取ることで、論理回路８の通常モードにおけ
る内部データｄ１〜ｄ３を直接観測することができる。
もちろん、時刻ｔ３の直後における検査出力データＳＯ
を読み取れば、論理回路８の通常モードにおける内部デ
ータｄ４を直接観測することができる。

【００８１】ところで、検査モードの状態では、上記の
ように論理回路８の通常モードにおける内部データを取
り出すことができるのであるが、これと同時に、記憶回
路ＬＦ１，ＬＦ２及びスキャンフリップフロップＳＦＦ
１，ＳＦＦ２の各々に、外部から任意の検査データを送
り込むこともできる。

【００８２】例えば、外部からの検査入力データＳＩ
を、時刻ｔ５の時点で事前にハイレベル（以下、この時
刻ｔ５の検査入力データＳＩを検査データｓ１という）
にしておき、時刻ｔ６の時点で事前にロウレベル（以
下、この時刻ｔ６の検査入力データＳＩを検査データｓ
２という）にしておき、時刻ｔ７の時点で事前にロウレ
ベル（以下、この時刻ｔ７の検査入力データＳＩを検査
データｓ３という）にしておき、更に、時刻ｔ７に続く
時刻ｔ８の時点で事前にハイレベル（以下、この時刻ｔ
８の検査入力データＳＩを検査データｓ４という）にし
ておいたとする。

【００８３】すると、時刻ｔ８でシステムクロックφ１
を立ち上げた時には、記憶回路ＬＦ１に検査データｓ４
（＝ハイレベル）が保持され、スキャンフリップフロッ
プＳＦＦ１に検査データｓ３（＝ロウレベル）が保持さ
れ、記憶回路ＬＦ２に検査データｓ２（＝ロウレベル）
が保持され、スキャンフリップフロップＳＦＦ２に検査
データｓ１（＝ハイレベル）が保持された状態となる。

【００８４】つまり、外部から入力する検査入力データ
ＳＩの論理値を適宜設定することにより、記憶回路ＬＦ
１，ＬＦ２及びスキャンフリップフロップＳＦＦ１，Ｓ
ＦＦ２の各々に、任意の検査データを保持させることが
できるのである。次に、このようにして、記憶回路ＬＦ
１，ＬＦ２及びスキャンフリップフロップＳＦＦ１，Ｓ
ＦＦ２の各々に任意の検査データｓ１〜ｓ４を保持させ
たら、次の時刻ｔ９にて、外部からのモード切替信号Ｓ
Ｍを再びロウレベルにして、当該半導体装置３０の動作
モードを通常モードに戻す。尚、時刻ｔ９で通常モード
に戻しても、検査モードで記憶回路ＬＦ１，ＬＦ２（詳
しくは、その内部の第２のラッチ回路２０）に保持され
たデータの論理値は変化しない。また、スキャンフリッ
プフロップＳＦＦ１，ＳＦＦ２についても同様である。

【００８５】そして、これにより、記憶回路ＬＦ１，Ｌ
Ｆ２及びスキャンフリップフロップＳＦＦ１，ＳＦＦ２
に保持させた上記検査データｓ１〜ｓ４と、外部入力Ｉ
Ｎ１〜ＩＮｎとを用いて、論理回路８に新たな内部デー
タＤ１〜Ｄ４を生成させ、この新たな内部データＤ１〜
Ｄ４を、前述した時刻ｔ１〜ｔ３と同様の手順で、記憶
回路ＬＦ１，スキャンフリップフロップＳＦＦ１，記憶
回路ＬＦ２，スキャンフリップフロップＳＦＦ２の各々
に保持させる。

【００８６】即ち、時刻ｔ１０でシステムクロックφ２
を立ち下げ、続く時刻ｔ１１でシステムクロックφ２を
立ち下げることにより、その時に論理回路８から出力さ
れている内部データＤ１，Ｄ３（以下、この時刻ｔ１１
のデータＤ１をデータｄ１’といい、データＤ３をデー
タｄ３’という）の各々を、対応する記憶回路ＬＦ１，
ＬＦ２に保持させる。そして更に、続く時刻ｔ１２でシ
ステムクロックφ１を立ち上げることにより、その時に
論理回路８から出力されている内部データＤ２，Ｄ４
（以下、この時刻ｔ１２のデータＤ２をデータｄ２’と
いい、データＤ４をデータｄ４’という）の各々を、対
応するスキャンフリップフロップＳＦＦ１，ＳＦＦ２に
保持させる。

【００８７】ここで、このようにして記憶回路ＬＦ１，
ＬＦ２及びスキャンフリップフロップＳＦＦ１，ＳＦＦ
２に保持されたデータｄ１’〜ｄ４’は、当該半導体装
置３０の内部における故障の情報を含んでいる。よっ
て、時刻ｔ１２の直後にスキャンフリップフロップＳＦ
Ｆ２から検査出力データＳＯとして出力される上記デー
タｄ４’を観測したり、その後、モード切替信号ＳＭを
再びハイレベルにして当該半導体装置３０の動作モード
を検査モードに戻し、記憶回路ＬＦ１，ＬＦ２及びスキ
ャンフリップフロップＳＦＦ１に保持された上記データ
ｄ１’〜ｄ３’を、前述した時刻ｔ５〜ｔ８と同様の手
順で当該半導体装置３０の外部へ取り出すことにより、
当該装置３０が正常であるか否かを判定することができ
る。

【００８８】そして以後は、前述した時刻ｔ１〜ｔ４の
如き通常モードでの手順と、時刻ｔ４〜ｔ９の如き検査
モードでの手順とを繰り返して行うことで、当該半導体
装置３０の検査を実施することができる。尚、半導体装
置３０の検査を行わない通常時、即ち、当該半導体装置
３０に本来の動作を行わせる場合には、モード切替信号
ＳＭをロウレベルに固定しておけば良い。つまり、記憶
回路ＬＦ１，ＬＦ２が、図６におけるラッチ回路ＬＴ
１，ＬＴ２と全く同様に機能し、また、スキャンフリッ
プフロップＳＦＦ１，ＳＦＦ２が、図６におけるＤフリ
ップフロップＦＦ１，ＦＦ２と全く同様に機能するた
め、当該半導体装置３０は、検査を容易化するための機
能を有さない図６の半導体装置７と全く同じ論理機能動
作をすることとなる。

【００８９】以上詳述したように、本実施形態の記憶回
路ＬＦは、通常モードにおいては、第１のクロック端子
Ｇに入力されるクロック信号がハイレベルの時に、デー
タ入力端子Ｄに入力されるデータの論理値をそのまま出
力端子Ｑから出力し、第１のクロック端子Ｇに入力され
るクロック信号がロウレベルの時には、そのクロック信
号が立ち下がった時に出力端子Ｑから出力していたデー
タの論理値を保持して出力端子Ｑから出力する、ラッチ
回路として機能するが、検査モードにおいては、検査デ
ータ入力端子ＴＩに入力される検査データの論理値を、
第２のクロック端子ＣＫに入力されるクロック信号が立
ち上がる度に保持して出力端子Ｑから出力する、Ｄフリ
ップフロップとして機能する。

【００９０】よって、このような本実施形態の記憶回路
ＬＦをスキャンフリップフロップＳＦＦと共に用いるこ
とにより、フリップフロップ回路とラッチ回路とを同時
に備える半導体装置であっても、その検査時において、
当該装置の内部へ任意のデータを入力し、或いは、当該
装置の内部からデータを直接取り出すことができるよう
になる。そして、ＬＳＳＤ方式を採る必要もない。

【００９１】このため、図３に例示した半導体装置３０
のように、本実施形態の記憶回路ＬＦ１，ＬＦ２とスキ
ャンフリップフロップＳＦＦ１，ＳＦＦ２とを備えた半
導体装置によれば、回路面積の増加を最小限に抑えて、
必要十分な検査を効率的に実施することができるように
なる。

【００９２】尚、前述した実施形態では、記憶回路ＬＦ
１，スキャンフリップフロップＳＦＦ１，記憶回路ＬＦ
２，スキャンフリップフロップＳＦＦ２の順に、４つの
検査機能付きの記憶回路が接続されている構成例につい
て説明したが、その回路の数は適宜設定することができ
る。

【００９３】また、例えば、スキャンフリップフロップ
ＳＦＦ１，記憶回路ＬＦ１，スキャンフリップフロップ
ＳＦＦ２，記憶回路ＬＦ２の順に、各回路を接続するよ
うにしても良い。そして、この接続の場合には、最前段
のスキャンフリップフロップＳＦＦ１の検査データ入力
端子ＴＩに、外部からの検査入力データＳＩを入力する
とと共に、そのスキャンフリップフロップＳＦＦ１の出
力端子Ｑと次段の記憶回路ＬＦ１の検査データ入力端子
ＴＩとを接続し、更に、最後段の記憶回路ＬＦ２の出力
端子Ｑから検査出力データＳＯを取り出すようにすれば
良い。

【００９４】また更に、本実施形態の記憶回路ＬＦ同士
を接続して、スキャンパス用のシフトレジスタを構築す
ることもできる。そして、この場合には、本実施形態の
記憶回路ＬＦの出力端子Ｑを、他の記憶回路ＬＦの検査
データ入力端子ＴＩに接続すれば良い。

【００９５】つまり、本実施形態の記憶回路ＬＦは、ス
キャンフリップフロップＳＦＦと特別な区別をすること
なく、スキャンフリップフロップＳＦＦと接続したり、
記憶回路ＬＦ同士を接続することができる。そして、記
憶回路ＬＦとスキャンフリップフロップＳＦＦとの内
で、半導体装置内における配置位置が最も近いもの同士
を接続することが可能であるため、半導体装置内の配線
を短くすることもできる。

【００９６】一方、前述した実施形態では、スキャンパ
ス付きフリップフロップとして、図５に示したスキャン
フリップフロップ（スキャンパス付きマスタースレーブ
Ｄタイプフリップフロップ）ＳＦＦを用いたが、例え
ば、スキャンパス付きマスタースレーブＪＫフリップフ
ロップ（即ち、入力データを、通常のデータ入力端子か
らのデータと検査データ入力端子からのデータとの何れ
かに選択可能なＪＫフリップフロップ）を用いることも
できる。

【００９７】また、上記実施形態の記憶回路ＬＦは、通
常モードにおいて、第１のクロック端子Ｇに入力される
クロック信号がハイレベルの時にデータ伝達状態となる
ラッチ回路として機能するものであったが、その反対
に、通常モードにおいて、第１のクロック端子Ｇに入力
されるクロック信号がロウレベルの時にデータ伝達状態
となるラッチ回路として機能するように構成しても良
い。

【００９８】また更に、上記実施形態の記憶回路ＬＦ
は、検査モードにおいて、Ｄフリップフロップとして機
能するものであったが、ＪＫフリップフロップとして機
能するように構成しても良い。

【図面の簡単な説明】

【図１】 実施形態の記憶回路を表す回路図である。

【図２】 図１の記憶回路の機能動作を表す真理値表で
ある。

【図３】 図１の記憶回路を適用した実施形態の半導体
集積回路装置を表す回路図である。

【図４】 図３の半導体集積回路装置の検査手順の一例
を表すタイムチャートである。

【図５】 スキャンパス付きマスタースレーブＤタイプ
フリップフロップを表す回路図である。

【図６】 一般的な半導体集積回路装置を表す回路図で
ある。

【図７】 図６の半導体集積回路装置に図５のスキャン
パス付きマスタースレーブＤタイプフリップフロップを
適用した半導体集積回路装置を表す回路図である。

【図８】 ＬＳＳＤ方式を採る半導体集積回路装置に用
いられるシフトレジスタラッチを表す回路図である。

【符号の説明】

１，５，Ｎ１〜Ｎ１５…インバータ ２，３，４…ナ
ンドゲート ６…セレクタ ７，９，３０…半導体集積回路装置
（半導体装置） ８…論理回路 ＦＦ，ＦＦ１，ＦＦ２…エッジトリガ
Ｄタイプフリップフロップ（Ｄフリップフロップ）
ＬＴａ，ＬＴｂ，ＬＴ１，ＬＴ２…ラッチ回路 ＳＦＦ，ＳＦＦ１，ＳＦＦ２…スキャンパス付きマスタ
ースレーブＤタイプフリップフロップ（スキャンフリッ
プフロップ） ＬＦ，ＬＦ１，ＬＦ２…記憶回路（検査機能付きの記憶
回路） １０…第１のラッチ回路 ２０…第２のラッチ回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 通常の論理機能動作状態においては、デ
   ータ入力端子に入力されるデータの論理値を第１のクロ
   ック端子に入力される信号のレベルに従って出力端子に
   伝達するラッチ回路として機能し、 所定の検査機能動作状態においては、検査データ入力端
   子に入力されるデータの論理値を第２のクロック端子に
   入力されるクロック信号に従って前記出力端子に伝達す
   るエッジトリガフリップフロップ回路として機能するよ
   うに構成されたこと、 を特徴とする記憶回路。
2. 【請求項２】 前記記憶回路は、 第１のラッチ回路と第２のラッチ回路とを備えており、 前記検査機能動作状態においては、前記第１のラッチ回
   路と前記第２のラッチ回路とが直列に接続されて、該第
   １及び第２のラッチ回路が、前記第２のクロック端子に
   入力されるクロック信号のレベルに従い互いに相補的に
   データ伝達状態又はデータ保持状態となることにより、
   前記エッジトリガフリップフロップ回路として機能し、 前記通常の論理機能動作状態においては、前記第１のラ
   ッチ回路と前記第２のラッチ回路とが電気的に切り離さ
   れて、該第１及び第２のラッチ回路のうちの何れか一方
   が、前記ラッチ回路として機能するように構成されてい
   ること、を特徴とする請求項１に記載の記憶回路。
3. 【請求項３】 請求項１又は請求項２に記載の記憶回路
   と、 通常の論理機能動作状態においては、データ入力端子に
   入力されるデータの論理値をクロック端子に入力される
   クロック信号に従って出力端子に伝達するエッジトリガ
   フリップフロップ回路として機能し、所定の検査機能動
   作状態においては、検査データ入力端子に入力されるデ
   ータの論理値を前記クロック端子に入力されるクロック
   信号に従って前記出力端子に伝達するエッジトリガフリ
   ップフロップ回路として機能するスキャンパス付きフリ
   ップフロップと、 を備えた半導体集積回路装置であって、 前記記憶回路の出力端子と前記スキャンパス付きフリッ
   プフロップの検査データ入力端子とが接続されているこ
   と、 を特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１又は請求項２に記載の記憶回路
   と、 通常の論理機能動作状態においては、データ入力端子に
   入力されるデータの論理値をクロック端子に入力される
   クロック信号に従って出力端子に伝達するエッジトリガ
   フリップフロップ回路として機能し、所定の検査機能動
   作状態においては、検査データ入力端子に入力されるデ
   ータの論理値を前記クロック端子に入力されるクロック
   信号に従って前記出力端子に伝達するエッジトリガフリ
   ップフロップ回路として機能するスキャンパス付きフリ
   ップフロップと、 を備えた半導体集積回路装置であって、 前記記憶回路の検査データ入力端子と前記スキャンパス
   付きフリップフロップの出力端子とが接続されているこ
   と、 を特徴とする半導体集積回路装置。
5. 【請求項５】 請求項１又は請求項２に記載の記憶回路
   を、複数備えた半導体集積回路装置であって、 前記複数の記憶回路のうちの何れかの記憶回路の出力端
   子と、その記憶回路以外の他の記憶回路の検査データ入
   力端子とが接続されていること、 を特徴とする半導体集積回路装置。