JPH10188479A - ディジタル信号記録装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 マスタークロックの生成にアナログＰＬＬや
高周波のディジタルＰＬＬを用いること自体、消費電力
や部品点数を増やすことになり、コストを引き上げてし
まっていた。 【解決手段】 水晶発振器１は、例えば１２ＭＨｚのよ
うな所定のマスタークロックＭＣＫを生成する。ＲＡＭ
３は、ディジタル入力信号Ｄ-ＩＮを一時的に記憶す
る。書き込みアドレス生成部４は、上記ディジタル入力
信号Ｄ-ＩＮからワードクロックＷ-ＣＫを抜き出し、こ
のワードクロックＷ-ＣＫをカウントして、ＲＡＭ３へ
の書き込みアドレスＤＩＮ-Ｖを生成する。回転ヘッド
制御部１０は、上記ワードクロックＷ-ＣＫの周波数に
追従するように上記回転ヘッドの回転速度を制御する。
誤り訂正制御部１６は、上記ワードクロックＷ-ＣＫの
周波数に追従するように所定のワード数単位に対する誤
り訂正処理を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ヘッドを用いて記
録媒体にディジタル入力信号を記録するディジタル信号
記録装置及び方法に関する。

【０００２】

【従来の技術】アナログ入力信号、又はディジタル入力
信号をテープ状記録媒体や、ディスク状記録媒体に記録
する記録装置のマスタークロック生成部を図１２に示
す。アナログ入力信号を記録する際には、水晶発振器１
６１からスイッチ１６２に供給されるクロックをマスタ
ークロックとしている。一方、ディジタル入力信号を上
記記録媒体に記録する際には、システム内のシステムク
ロックと外部からの信号の周波数はわずかにずれていて
非同期であるため、システムのマスタークロックをＰＬ
Ｌ（phase-locked loop）で生成して、外部からのディ
ジタル入力信号Ｄ-ＩＮの周波数に合わせるという方法
がとられてきた。つまり、入力端子１６３からのディジ
タル入力信号Ｄ-ＩＮからワードクロック抜き取り回路
１６４にてワードクロックを抜き取り、ＰＬＬ１６５を
使ってマスタークロックＭＣＫを生成し、このマスター
クロックＭＣＫを基に記録部１６６で記録電流クロック
（ＲＥＣ電流クロック）を作ったり、その他のタイミン
グを作って出力端子１６７から出力している。

【０００３】

【発明が解決しようとする課題】ところで、上記ＰＬＬ
１６５を使ってマスタークロックＭＣＫを生成するには
いろいろと問題があった。

【０００４】先ず、アナログＰＬＬや高周波のディジタ
ルＰＬＬを用いること自体、消費電力や部品点数を増や
すことになり、コストを引き上げてしまっていた。

【０００５】また、アナログＰＬＬを用いる場合には、
バリキャップダイオード等の容量とコイルの回路定数で
電圧制御形発振器（voltage controlled oscillator：
ＶＣＯ）の発振周波数が決まるため、定数のばらつきや
経年変化が大きいと、ディジタル入力信号の可変範囲に
対して発振周波数範囲が温度特性を含めてカバーできな
くなることがあった。

【０００６】また、アナログＰＬＬに用いるＶＣＯは消
費電力が大きく、システムノイズの飛びつきを受けてジ
ッタを発生しやすいという問題があった。

【０００７】さらに、ロックが外れたときなど過度的に
発振周波数が大きく変化しやすく、振動の影響も受けや
すいため、周期が短くなりすぎてディジタル回路が誤動
作する可能性があった。

【０００８】一方、ディジタルＰＬＬは高い周波数を水
晶で発振させてから分周数を切り替えて制御しているた
め、発振周期の幅のジッタが必ず発生するという問題が
あった。また発振周波数が高いため消費電力が非常に大
きかった。

【０００９】また、アナログＰＬＬの場合もディジタル
ＰＬＬの場合も、マスタークロックにジッタがあること
の悪影響としては、同じクロックからＲＥＣ電流波形を
生成する場合、媒体への記録パターンにジッタが発生し
てしまい、再生時のエラーレートを悪化させることにな
る。またロジック回路のクリチカルパスに対しても、マ
ージンを十分にとらないとジッタで周波数が最も上がっ
て周期が短くなったときに誤動作する可能性があった。

【００１０】本発明は、上記実情に鑑みてなされたもの
であり、マスタークロック生成のためのＰＬＬを不要と
するので、消費電力や部品点数を減らすことのでき、か
つクロックや記録電流波形にジッタの発生を抑えること
のできるディジタル信号記録装置及び方法の提供を目的
とする。

【００１１】

【課題を解決するための手段】本発明に係るディジタル
信号記録装置は、上記課題を解決するために、ディジタ
ル入力信号をヘッドにより記録媒体に記録する際に、書
き込みアドレス生成手段で上記ディジタル入力信号から
ワードクロックを抜き取り、このワードクロックに応じ
て一時記憶媒体への書き込みアドレスを生成し、マスタ
クロックを固定のままで、上記書き込みアドレス生成手
段からの書き込みアドレスにより一時記憶媒体に上記デ
ィジタル入力信号を書き込んでから読み出して上記記録
媒体に記録する。

【００１２】また、本発明に係るディジタル信号記録方
法は、上記課題を解決するために、ディジタル入力信号
からワードクロックを抜き取り、このワードクロックに
応じて一時記憶媒体への書き込みアドレスを生成し、マ
スタクロックを固定のままで、上記書き込みアドレスに
より一時記憶媒体に上記ディジタル入力信号を書き込ん
でから読み出して上記記録媒体に記録する。

【００１３】

【発明の実施の形態】以下、本発明に係るディジタル信
号記録装置及び方法の実施例について図面を参照しなが
ら説明する。

【００１４】この実施例は、ディジタル入力信号を回転
ヘッドによりテープ状記録媒体に記録するディジタルテ
ープレコーダであり、図１に示すように、例えば１２Ｍ
Ｈｚのような所定のマスタークロックＭＣＫを生成する
水晶発振器１と、入力端子２からのディジタル入力信号
Ｄ-ＩＮを一時的に記憶するＲＡＭ３と、上記ディジタ
ル入力信号Ｄ-ＩＮからワードクロックＷ-ＣＫを抜き出
し、このワードクロックＷ-ＣＫをカウントして、ＲＡ
Ｍ３への書き込みアドレスＤＩＮ-Ｖを生成する書き込
みアドレス生成部４と、上記ワードクロックＷ-ＣＫの
周波数に追従するように上記回転ヘッドの回転速度を制
御する回転ヘッド制御部１０と、上記ワードクロックＷ
-ＣＫの周波数に追従するように所定のワード数単位に
対する誤り訂正処理を制御する誤り訂正制御部１６とを
備える。なお、ここで用いているＶは、回転ヘッドが１
回転して、上記テープ状記録媒体に記録される１トラッ
ク当たりを示している。

【００１５】このディジタルテープレコーダは、従来の
ようにマスタークロックＭＣＫを外部からのディジタル
入力信号Ｄ-ＩＮに同期させるようにＰＬＬで生成する
のをやめ、常に水晶発振器１で発生するようにする。

【００１６】書き込みアドレス生成部４は、ワードクロ
ック抜き取り回路５と、ワードアドレスカウンタ６と、
書き込みアドレスの上位ビット部であるＤＩＮ-Ｖをカ
ウントするＤＩＮ-Ｖカウンタ７と、ＲＡＭ書き込みア
ドレス合成部８とを有して成る。

【００１７】ワードクロック抜き取り回路５は、水晶発
振器１からのマスタークロックＭＣＫとは微妙に周波数
がずれているディジタル入力信号Ｄ-ＩＮのビットクロ
ックをジッタに無関係に例えばディジタルＰＬＬで取り
出し、ワードクロックＷ-ＣＫを抜き取る。ワードアド
レスカウンタ６は、非同期のカウンタであり上記ワード
クロックＷ-ＣＫをカウントして書き込みアドレスのワ
ード部分を生成し、ＲＡＭ書き込みアドレス合成部８に
送る。ＤＩＮ-Ｖカウンタ７は、ワードアドレスカウン
タ６のキャリーＣＲＹをカウントして書き込みアドレス
のトラックアドレス部分を生成し、ＲＡＭ書き込みアド
レス合成部８に送る。ＲＡＭ書き込みアドレス合成部８
は、上記ワード部分とトラックアドレス部分とを合成し
て書き込みアドレスを生成する。ここでいう上記トラッ
クアドレス部分が書き込みアドレスの上位部分ＤＩＮ-
Ｖであり、このＤＩＮ-Ｖが１個増えると次のトラック
のデータとなる。

【００１８】回転ヘッド制御部１０は、回転ヘッドを構
成するドラム（ＤＲＵＭ）の回転を制御しながらＲＡＭ
３へのディジタル信号の書き込み処理に対する読み出し
処理を制御し、ＲＡＭ３上でのディジタル信号のオーバ
ーフロー、アンダーフローを防いでいる。

【００１９】非同期のカウンタを用いた書き込みアドレ
ス生成部４で単純にワードクロックＷ-ＣＫに応じて得
られた書き込みアドレスによりＲＡＭ３にディジタル信
号Ｄ-ＩＮを書き込む。その後、例えば、水晶発振器１
のマスタークロックＭＣＫを分周回路９で分周した周波
数ｆ_sの固定クロックを使って読み出し処理を行う。

【００２０】ここで、上記ディジタル入力信号Ｄ-ＩＮ
の入力周波数がしだいに高くなると、ＲＡＭ３に書き込
む処理が読み出す処理よりも速くなり、書き込み分のデ
ィジタル信号がＲＡＭ３にどんどん溜まってしまい、オ
ーバーフローが起きてしまう。

【００２１】逆に外部からのディジタル入力信号Ｄ-Ｉ
Ｎの周波数が上記固定のクロックよりも遅いと、読み出
す処理が書き込む処理に追いついてしまいアンダーフロ
ーが起きてしまう。

【００２２】このため、回転ヘッド制御部１０は、マス
タークロックＭＣＫを分周回路９で分周した周波数ｆ_S
の固定クロックと外部のディジタル入力信号Ｄ-ＩＮか
ら抜きだしたワードクロックＷ-ＣＫとの周波数の差に
応じて、ドラムの回転周波数を制御する。そして、ドラ
ムの１回転毎に読み出しトラックアドレスＲＥＣ-Ｖを
インクリメントすることで、ドラムが早く回るほどＲＡ
Ｍ３から読み出す速さを速くし、ＲＡＭ３に溜まってい
るディジタル信号の量を一定に保つ。

【００２３】すなわち、テープ状記録媒体に記録するた
めの記録（ＲＥＣ）波形のクロックは水晶で固定である
が、ドラムを少し速く回したり、少し遅く回したりする
と、ドラムに同期してＲＥＣ-Ｖも動くので、ドラムが
速く回るほど周波数が高くなる。すると、外から入って
くるディジタル入力信号の周波数が高くて、書き込み処
理が速くなっても、読み出しも速くなるのでＲＡＭ３か
らディジタル信号が溢れることがない。

【００２４】このように、回転ヘッド制御部１０は、上
記オーバーフロー、アンダーフローを起こさないように
回転ヘッドを制御している。オーバーフロー、アンダー
フローを抑制すれば、ディジタル入力信号Ｄ-ＩＮにマ
スタークロックＭＣＫを同期させる必要がなく、マスタ
ークロック用のＰＬＬを不要とし、さらにテープ状記録
媒体に記録するためのＲＥＣ電流波形の劣化を抑えるこ
とができる。

【００２５】回転ヘッド制御部１０は、ドラム速度目標
値生成部１１と、ドラムサーボ回路１２と、ドラムモー
タ１３と、ＰＴＧ（Programable Timing Generator）処
理部１４と、読み出しアドレスＲＥＣ-Ｖカウンタ１５
とを有して成る。なお、この回転ヘッド制御部１０の詳
細な構成を図２に示す。

【００２６】ドラム速度目標値生成部１１は、分周回路
９から供給される周波数ｆ_sの上記固定クロックに対す
る上記ワードクロックＷ-ＣＫの周波数の差を、ディジ
タル入力信号Ｄ-ＩＮ周波数偏差検出回路２５を用いて
周波数偏差として検出し、ＬＰＦ２６で帯域制限し、ゲ
イン乗算器２７でゲイン調整して、フィードフォワード
ループを形成するように、加算器２８に供給する。

【００２７】また、ドラム速度目標値生成部１１は、Ｄ
ＩＮ-Ｖカウンタ７からの上記ＤＩＮ-Ｖと、後述するＲ
ＥＣ-Ｖカウンタ１５からのＲＥＣ-Ｖとの差を減算器２
９で求めてからコンパレータ３０に送る。コンパレータ
３０は、上記差が上限値を越えたら“１”を出力し、下
限値を越えたら“−１”を出力し、間の不感帯では
“０”を出力する。このコンパレータ３０の出力した
“１”、“０”、“−１”という出力は、ＬＰＦ３１で
帯域制限された後、ゲイン乗算器３２でゲイン調整さ
れ、フィードバックループを形成するように、加算器２
８に供給される。

【００２８】そして、加算器２８で上記フィードファワ
ードと上記フィードバックとの和を算出し、リミッタ３
３を通して回転ヘッドのドラムの回転速度のオフセット
とする。そして、ドラム速度目標値生成部１１は、この
オフセットに加算器３４でドラム速度のセンター値を加
算し、ドラム速度目標値を生成し、ドラムサーボ回路１
２に供給する。

【００２９】ドラムサーボ回路１２は、通常のドラム速
度目標値生成部１１からのドラム速度目標値に対するド
ラム速度測定値の速度誤差と位相誤差からドラムモータ
の駆動電圧を求めてドラムに対する回転サーボを行う。
先ず、ドラム速度測定値と上記ドラム速度目標値との速
度誤差を減算器３５により算出する。この速度誤差は、
ゲイン乗算器３６及び積分器３７に供給される。ゲイン
乗算器３６でゲイン調整された速度誤差は、加算器３９
に供給される。積分器３７は減算器３７からの速度誤差
に積分処理を施すことで位相誤差を出力し、ゲイン乗算
器３８に供給する。ゲイン乗算器３８を介した位相誤差
も上記加算器３９に供給される。加算器３９からの加算
出力は、電圧変換器４０に供給されて、ドラムモータの
駆動電圧とされる。この駆動電圧がＰＷＭ駆動回路４１
を介してドラムモータ１３に供給されて、ドラムモータ
を駆動する。なお、ドラムモータ１３が出力したＦＧ
は、ＦＧ時刻測定器４２を介して、差分器４３に供給さ
れ、上記ドラム速度測定値となる。

【００３０】ドラムモータ１３は、ドラムの回転に同期
したＰＧパルスも発生する。このＰＴＧパルスは、ＰＴ
Ｇ処理部１４に供給される。ＰＴＧ処理部１４は、ＰＧ
パルスの位相にＰＴＧカウンタの位相を追従させるよう
にＰＴＧサーボをかけ、ＲＥＣ-ＯＮ等の各種タイミン
グ信号を発生する。

【００３１】ここで、ＰＴＧ処理部１４は、図２に示す
ように、ＰＧ時刻測定器４４と、ＰＴＧサーボ回路４５
とＰＴＧ生成部４６とを備えてなり、ＰＧ位相にＰＴＧ
位相を追従させている。そして、ＰＴＧ生成部４６がＲ
ＥＣ-ＯＮを生成する。

【００３２】ＰＴＧ処理部１４からのＲＥＣ-ＯＮは、
ＲＥＣ-Ｖカウンタ１５に供給される。ＲＥＣ-Ｖカウン
タ１５は、読み出しアドレスＲＥＣ-Ｖをドラム速度目
標値生成部１１内の減算器２９に供給する。

【００３３】このようにして、ドラムの１回転毎に発生
するＰＧパルスにＰＴＧ生成部４６が追従し、ＲＥＣ-
ＯＮ信号が出力されたときに、ＲＡＭ３からディジタル
信号が読み出されて、テープ状記録媒体に記録され、Ｒ
ＥＣ-ＯＮの立上がりでＲＥＣ-Ｖがカウントアップされ
る。

【００３４】誤り訂正制御部１６は、分周回路９で分周
された固定クロックに応じて、ＲＡＭ３に既に書き込ま
れているディジタル入力信号に誤り訂正処理回路２０を
用いて誤り訂正処理を施すための処理アドレスＡＤＡ-
Ｖを発生している。

【００３５】誤り訂正処理回路２０による誤り訂正処理
は、ディジタル入力信号Ｄ-ＩＮがＲＡＭ３に書き込ま
れてから、テープ状記録媒体に記録するために読み出さ
れるまでの間に行われる必要がある。しかし、ブロック
完結した１トラック分のデータに対する誤り訂正処理
は、水晶発振器１から分周回路９を介して作られた固定
の間隔、ここでは２０ｍｓ（５０Ｈｚ）毎にまとめて行
われるのが普通で、非同期で実行することは困難であ
る。

【００３６】そこで、テープ状記録媒体への記録時の誤
り訂正処理では処理量が少なく、処理に使える時間が半
分以上空いていることを利用して、２０ｍｓ間隔の中央
の１０ｍｓのところに例えばもう１回処理タイミングを
設ける。

【００３７】すなわち、ディジタル入力信号のワードク
ロックが固定の周波数ｆ_Sよりも遅いときは２０ｍｓ毎
の生成処理を時々休み、ワードクロックの方が速いとき
は間の１０ｍｓの処理を時々追加するような制御を行
い、これらの生成処理毎に誤り訂正処理の基準となるト
ラックアドレスＡＤＡ-Ｖをインクリメントするように
する。これによってディジタル入力信号Ｄ-ＩＮからの
書き込みアドレスＤＩＮ-Ｖとテープ状記録媒体への記
録時の読み出しアドレスＲＥＣ-Ｖの間の位置に上記ト
ラックアドレスＡＤＡ-Ｖを保つことができる。

【００３８】誤り訂正制御部１６は、Ｖ-ＲＳＴ生成部
１７と、ＡＤＡ-Ｖカウンタ１８とを備えて成る。実際
は、分周回路９を介して固定分周した２０ｍｓごとの細
いパルス（５０Ｈｚ-ＲＳＴ）を図３に示すようにアン
ドゲート５０の一方の入力端子に、１０ｍｓごとのパル
ス（１００Ｈｚ-ＲＳＴ）をアンドゲート５１の一方の
入力端子に供給し、ディジタル入力信号Ｄ-ＩＮの周波
数が低いときはアンドゲート５０の他方の入力端子にＶ
-ＩＮＨを、ディジタル入力信号Ｄ-ＩＮの周波数が高い
ときにはアンドゲート５１の他方の入力端子にＶ-ＣＥ
ＮＴを供給している。

【００３９】そして、ディジタル入力信号Ｄ-ＩＮの周
波数が低いときは、図４に示すように、５０Ｈｚ-ＲＳ
Ｔを時々マスクしたＶ-ＲＳＴをＶ-ＲＳＴ生成部１７で
作り、誤り訂正処理を間引くと共に、ＡＤＡ-Ｖカウン
タ１８でＡＤＡ-Ｖをインクリメントされないようにす
る。この図４は、ワードアドレスカウンタ６のキャリー
ＣＲＹが固定の５０Ｈｚよりも低く、ディジタル入力信
号Ｄ-ＩＮの周波数が低いときを示している。この場合
には、ドラムを少し遅く回してドラムＰＧを発生させ
る。このドラムＰＧから一定位相間隔で、ＰＴＧ処理部
１４はＲＥＣ-ＯＮをドラムに追従させるように出力す
る。

【００４０】この場合、Ｖ-ＩＮＨがアンドゲート５０
に供給されるので、５０Ｈｚ-ＲＳＴが間引きされたＶ-
ＲＳＴがＶ-ＲＳＴ生成部１７から出力される。このＶ-
ＲＳＴの直後にパリティが生成（ＰＱ-ＧＥＮ）されて
誤り訂正処理が誤り訂正処理部２０で実行される。ここ
では、上記アドレスＡＤＡ-Ｖもインクリメントされな
い。

【００４１】また、ディジタル入力信号Ｄ-ＩＮの周波
数が高いときは図５に示すように、１００Ｈｚ-ＲＳＴ
がＶ-ＲＳＴに現れるようにし、誤り訂正処理を追加す
ると共に、ＡＤＡ-Ｖカウンタ１８でＡＤＡ−Ｖが２０
ｍｓ中に２回インクリメントされるようにする。この図
５は、ワードアドレスカウンタ６のキャリーＣＲＹが固
定の５０Ｈｚよりも高く、ディジタル入力信号Ｄ-ＩＮ
の周波数が高いときを示している。この場合には、２倍
の周波数１００ＨｚをＶ-ＲＳＴ生成部１７に供給する
とともに、図３に示すアンドゲート５１にＶ-ＣＥＮＴ
を供給し、１００Ｈｚ-ＲＳＴがＶ-ＲＳＴに現れるよう
にし、ＰＱ-ＧＥＮの処理を追加する。ＡＤＡ-Ｖカウン
タ１８によるカウントも、２０ｍｓ中に２回インクリメ
ントされるようにする。

【００４２】誤り訂正処理回路２０では、アドレスＡＤ
Ａ-Ｖの１個前のアドレスＡＤＡ-Ｖ−１のディジタル入
力信号に誤り訂正処理を施している。このため、ＡＤＡ
-Ｖカウンタ１８からのアドレスＡＤＡ-Ｖから減算器１
９で−１を減算している。

【００４３】なお、誤り訂正制御部１６は、図６のよう
に構成してもよい。ＤＩＮ-Ｖカウンタ７からのＤＩＮ-
ＶからＡＤＡ-Ｖカウンタ１８からのＡＤＡ-Ｖを減算器
５５で減算した後、その差をコンパレータ５６に供給す
る。コンパレータ５６では、上記差が上限値を越えたら
Ｖ-ＣＥＮＴを出力し、下限値を越えたらＶ-ＩＮＨを出
力し、間の不感帯では何も出力しない。ここで下限値は
ＡＤＡ-Ｖ−１が変動してもＤＩＮ-Ｖとぶつからないよ
うな間隔に決める。上限値は、下限値に不感帯を数Ｖ分
加算しＲＡＭ３の容量も考慮して決める。

【００４４】Ｖ-ＩＮＨはアンドゲート５８に供給さ
れ、５０Ｈｚ-ＲＳＴのパルスが出るタイミング付近で
Ｈレベルを出力し、Ｖ-ＣＥＮＴはアンドゲート５７に
供給され１００Ｈｚ-ＲＳＴのパルスのうち５０Ｈｚ-Ｒ
ＳＴと一致しない方が出るタイミング付近でＨレベルを
出力する。

【００４５】そして、ＯＲゲート５９で作られたＶ-Ｒ
ＳＴを用いて、ＡＤＡ-Ｖカウンタ１８はＡＤＡ-Ｖをカ
ウントアップするとともに、誤り訂正処理部２０を起動
してそのときのＡＤＡ-Ｖ−１に対する誤り訂正処理を
行わせる。

【００４６】書き込みアドレス生成部４が生成した書き
込みアドレスＤＩＮ-Ｖと、回転ヘッド制御部１０が生
成した読み出しアドレスＲＥＣ-Ｖと、誤り訂正制御部
１６が生成したアドレスＡＤＡ-ＶのＲＡＭ３上での位
置関係を図７に示す。

【００４７】テープ状記録媒体に記録されるデータは、
ＡＤ変換系列のＯＤＤとＥＶＥＮで５Ｖ（トラック）の
インターリーブが施され、ＯＤワードは、ＥＶワードよ
りも５Ｖ進んだＲＡＭ３上の領域から読み出される。す
なわち、ＥＶワードはＲＥＣ-ＶによりＲＡＭ３から読
み出され、ＯＤワードはＲＥＣ-Ｖ＋５によりＲＡＭ３
から読み出される。

【００４８】このＲＥＣ-Ｖ＋５と誤り訂正処理用のパ
リティ発生（ＰＱ-ＧＥＮ）処理のアドレスＡＤＡ-Ｖ−
１がぶつかると、パリティ生成されないうちにＲＡＭ３
からディジタル信号が読み出されてテープ状記録媒体に
記録されてしまうので、必ず離れている必要がある。

【００４９】このＲＥＣ-Ｖ＋５とＡＤＡ-Ｖ−１がぶつ
からないようにドラム速度のサーボ、すなわち回転ヘッ
ド制御を行うためには、ＤＩＮ-ＶとＲＥＣ-Ｖの差分を
減算器６１でとって差が一定になるようにフィードバッ
クをかけヘッド回転速度を決めればよいが、実際にはＤ
ＩＮ-ＶとＲＥＣ-Ｖのカウントアップされる位相がずれ
てることにより、ディジタル入力信号Ｄ-ＩＮの周波数
偏差がほとんどなくてもこの差分は常に１Ｖ分ほど変動
するため、ドラム回転速度が不必要に変動してジッタが
生じてしまう。

【００５０】そこで、ディジタル入力信号Ｄ-ＩＮのワ
ードクロックＷ-ＣＫの周波数を検出し、これをドラム
速度目標のオフセットとしてサーボをかけることによ
り、安定した回転ヘッド制御を行っている。このフィー
ドバックループに加えて、ＤＩＮ-ＶとＲＥＣ-Ｖの差分
が一定の範囲に収まるようなフィードバックループも加
えることで、大きく外れているときは収束が速く、範囲
内のときは安定した動作を両立させることができる。

【００５１】また、ＡＤＡ-Ｖ−１で誤り訂正制御をパ
リティ生成（ＰＱ−ＧＥＮ）により行うが、ディジタル
入力信号Ｄ-ＩＮからの信号は、書き込みアドレスＤＩ
Ｎ-ＶでＲＡＭ３に書き込まれる。ここで、このＤＩＮ-
ＶとＡＤＡ-Ｖ−１がぶつかると、新しいディジタル入
力信号がＲＡＭ３に書き込まれないうちにパリティ生成
されてしまうので、ＤＩＮ-ＶとＡＤＡ-Ｖ−１は必ず離
れている必要がある。このため、誤り訂正制御部１６は
ＤＩＮ-ＶとＡＤＡ-Ｖ−１の差が、一定になるように、
Ｖ-ＩＮＨを出して、ＡＤＡーＶを止めたり、Ｖ-ＣＥＮ
Ｔを出してＡＤＡ-Ｖを多く進めたりする。

【００５２】なお、ＲＥＣ-Ｖに対してＲＥＣ-Ｖ＋５が
あるのは以下の理由による。ＯＤワードとＥＶワード、
つまりＬｃｈでみたときの一番目のサンプル、２番目の
サンプルというのは、テープ状記録媒体上では５トラッ
ク分離したところにインターリーブ処理を施して記録し
ている。これは、片方がなんらかの原因で劣化したとき
でも、平均値補間で補間できるようにするためである。
５トラックインターリーブが施されているので、ＯＤワ
ードはＥＶワードよりも５Ｖ進んだＲＡＭの領域からか
ら読み出されることになる。ここで、ＲＥＣ-Ｖ＋５が
ＰＱ生成した後で読み出されれば問題ないが、ＰＱ生成
した後に読み出されると問題である。

【００５３】回転ヘッド制御部１０は、ドラム速度目標
値生成部１１内のＤ-ＩＮ周波数偏差検出部２５におい
て、ディジタル入力信号Ｄ-ＩＮの周波数偏差を検出し
ている。以下では、このＤ-ＩＮの周波数偏差について
説明するが、先ずディジタル入力信号のフォーマットに
ついて説明しておく。

【００５４】図８は、ＥＩＡＪのＣＰ-３４０で規定さ
れたディジタルーオーディオインターフェースのフォー
マットである。３２ビットのサブフレーム毎に同期プリ
アンブルが付いており、２チャンネルの場合は２つのサ
ブフレームでフレームを構成し、１９２個のフレームで
一つのブロックを構成している。

【００５５】同期プリアンブルのビットパターンは、チ
ャンネル１ではブロックの先頭のフレームのみ“Ｂ”で
残りのフレームは“Ｍ”となっており、チャンネル２は
常に“Ｗ”となっている。“Ｍ”はＬチャンネル用、
“Ｗ”はＲチャンネル用である。

【００５６】このため、ディジタル入力信号Ｄ-ＩＮが
供給されるワードクロック抜き取り回路５ではプリアン
ブルＢをデコードすることでブロックの同期をとること
ができる。

【００５７】このワードクロック抜き取り回路５の詳細
な構成を図９に示す。ディジタル入力信号Ｄ-ＩＮに対
して、変調クロックの３倍のマスタクロックを使いエッ
ジ検出器６４でエッジ検出を行い、ビット抜き取り用の
ディジタルＰＬＬ６５でマスタークロックＭＣＫを３分
周したクロックを使ってビットクロックＢｉｔ-ＣＫを
再生してビットを抜き取り、ＲＡＭデータ用バッファ６
６へ送るとともに、プリアンブル検出回路６７に入れ
る。このビットクロックＢｉｔ-ＣＫはシステムクロッ
クとはならないでのジッタがあっても構わない。

【００５８】プリアンブル検出回路６７では、Ｂ，Ｍ，
Ｗのプリアンブルを検出したときに、それぞれ１クロッ
ク分のパルスを出す。Ｌチャンネルの先頭に出る“Ｍ”
パルスと“Ｂ”パルスのＯＲをＯＲゲート６８でとっ
て、Ｒ−Ｓフリップフロップ７１のリセットＲに与え、
Ｒチャンネルの先頭に出る“Ｗ”パルスをセットＳに与
え、上記フリップフロップ７１の出力ＱをＲＡＭ書き込
みアドレス（ＲＡＭＡＤＲＳ）のＬＳＢにするとともに
上位をワードアドレスカウンタ６へのワードクロックＷ
-ＣＫにする。

【００５９】ＲＡＭアドレスの値は固定の５０Ｈｚ-Ｒ
ＳＴでワードアドレスラッチ７２に取り込まれ、ドラム
速度目標値生成部１１内のＤ-ＩＮ周波数偏差検出回路
２５に供給される。また、プリアンブル検出器６７で検
出された３つのプリアンブルＢ，Ｍ，Ｗは、ＯＲゲート
６９に供給されてＯＲがとられ、ＲＡＭ書き込みタイミ
ング発生回路７０のトリガに用いられる。

【００６０】ここで、ディジタル入力信号Ｄ-ＩＮのサ
ンプリング周波数が３２ＫＨｚステレオのとき、１Ｖ分
のデータを取り込むためにワードアドレスカンタ６は１
２８０ワード周期（＝３２０００×２／５０）でキャリ
ーＣＲＹを出して０に戻るとともにディジタル入力信号
ＤＩＮ-Ｖをカウントアップする。すなわちＲＡＭアド
レスは約２０ｍｓ周期で０から１２７９までカウントす
る図１０に示すような鋸歯状波となる。

【００６１】ワードアドレスラッチ７２は、上記図１０
に示すような波形を、分周回路９で固定分周された２０
ｍｓ周期の５０Ｈｚ-ＲＳＴでラッチするので、ディジ
タル入力信号Ｄ-ＩＮの周波数が一致していれば常に同
じ出力値をＤ-ＩＮ周波数偏差検出回路２５に読み込ま
せる。しかし、ディジタル入力信号Ｄ-ＩＮの周波数が
わずかに高いときは鋸歯状波の周期が短くなってＤ-Ｉ
Ｎ周波数偏差検出回路２５に読み込ませる出力値を徐々
に増加するし、ディジタル入力信号Ｄ-ＩＮが低いとき
は周期が長くなってＤ-ＩＮ周波数偏差検出回路２５に
読み込ませる出力値を徐々に減少する。

【００６２】Ｄ-ＩＮ周波数偏差検出回路２５は、ワー
ドアドレスラッチ７２から読み込んだ値を２０ｍｓ毎に
前回の値と比較して差分をとり、その差分を累積加算し
て、周波数偏差を検出する。具体的には、図１１に示す
ように、入力端子７５から供給される上記出力値をワー
ドカウンタ７６でカウントし、カウント値保持器７７に
保持した前回のカウント値と減算器７８で比較し、その
差分を補正器７９で補正した後、累積加算器８０で累積
加算し、出力端子８２を介してＬＰＦ２６へ供給する。

【００６３】ここで、測定の分解能は１／１２８０なの
で、差分が１ということはディジタル入力信号Ｄ-ＩＮ
の周波数が０．０７８１２５％ずれていることを示して
いる。これに対して、実際の装置が出力するサンプリン
グ周波数の精度は±０．０１％以内のものが多いと考え
られるので、数Ｖの間累積加算器８０で偏差を累積させ
て検出の精度を上げ、ドラムの速度変化を滑らかにして
いる。

【００６４】また、ＥＩＡＪのＣＰ-３４０のクロック
精度の規定では±０．１％以内の信号は必ず受信できな
ければならないことになっているが、これを大きく外れ
た周波数のディジタル入力信号Ｄ-ＩＮは異常なディジ
タル入力信号Ｄ-ＩＮとして排除する必要がある。ワー
ドアドレスカウンタ６の差分は正常なディジタル入力信
号Ｄ-ＩＮが入力されているときは±３以内となるはず
だが、これを越える差分が発生したときには異常Ｄ-Ｉ
Ｎの検出器８１により異常Ｄ−ＩＮとして検出し、記録
信号をミュートしたりメカニズムをストップさせたりす
る。

【００６５】以上より、このディジタル信号記録装置
は、アナログＰＬＬや高周波のディジタルＰＬＬを用い
ないので、消費電力や部品点数を減らすことができる。
また、マスタークロックの生成にＰＬＬを用いないの
で、クロックや記録電流波形にジッタが発生しない。そ
の結果、再生時のエラーレートの悪化を防ぐことができ
る。また、ロジック回路のタイミングマージンの減少を
防ぐことができる。

【００６６】また、アナログＰＬＬを用いないので、マ
スタークロック周波数の大きな変化がなくなり、回路の
誤動作を防げるし、部品のばらつきや経年変化の影響を
受けなくなる。また、システムノイズの影響を受けにく
くなり、設計が容易となる。

【００６７】なお、上記ディジタル信号記録装置では、
テープ状記録媒体への記録時間は有限なので、その間の
ディジタル入力信号Ｄ-ＩＮの周波数のずれを累積して
も数Ｖから数１０Ｖにしかならない場合もある。例えば
０．０１％ずれたディジタル入力信号Ｄ-ＩＮを１時間
記録すると１８Ｖのずれとなる。再生時にノントラッキ
ング方式を採用しているシステムでは記録時にはメモリ
の領域が余っているといったケースもある。そこで、バ
ッファメモリに余裕がある場合には、書き込みアドレス
ＤＩＮ-Ｖと誤り訂正処理用アドレスＡＤＡ-Ｖ及び読み
出しアドレスＲＥＣ-Ｖの間隔の初期値をオーバーフロ
ー・アンダーフロー両方に対して十分離しておくととも
にコンパレータの不感帯も広くしておき、周波数偏差か
らのフィードフォワードループのゲインを０に設定する
ことによって、ぶつかりそうになるまではドラム速度を
センター値のまま変えないで済ませ、記録波長を本来の
値に維持することもできる。

【００６８】また、上記実施例では、回転ヘッド型テー
プレコーダに適用した例を示したが、本案はディスク状
記録媒体を用いたディスクレコーダ等にも適用できる。
例えば、圧縮された音声信号を間欠的に光ディスクに記
録するような場合、マスタークロックにＰＬＬを用いず
固定とし、ディジタル入力信号Ｄ-ＩＮのレートでバッ
ファメモリに書き込み、ディスクに間欠的に書き出す比
率をディジタル入力信号Ｄ-ＩＮの周波数に追従させれ
ばよい。

【００６９】

【発明の効果】本発明に係るディジタル信号記録装置
は、ディジタル入力信号をヘッドにより記録媒体に記録
する際に、書き込みアドレス生成手段で上記ディジタル
入力信号からワードクロックを抜き取り、このワードク
ロックに応じて一時記憶媒体への書き込みアドレスを生
成し、マスタクロックを固定のままで、上記書き込みア
ドレス生成手段からの書き込みアドレスにより一時記憶
媒体に上記ディジタル入力信号を書き込んでから読み出
して上記記録媒体に記録するので、マスタークロック生
成のためのＰＬＬを不要とし、消費電力や部品点数を減
らすことができ、かつクロックや記録電流波形にジッタ
の発生を抑えることができる。

【００７０】また、本発明に係るディジタル信号記録方
法は、ディジタル入力信号からワードクロックを抜き取
り、このワードクロックに応じて一時記憶媒体への書き
込みアドレスを生成し、マスタクロックを固定のまま
で、上記書き込みアドレスにより一時記憶媒体に上記デ
ィジタル入力信号を書き込んでから読み出して上記記録
媒体に記録するので、マスタークロック生成のためのＰ
ＬＬを不要とし、消費電力や部品点数を減らすことので
き、かつクロックや記録電流波形にジッタの発生を抑え
ることができる。

【図面の簡単な説明】

【図１】本発明に係るディジタル信号記録装置及び方法
の実施例のブロック図である。

【図２】上記実施例の要部の詳細な構成を示すブロック
図である。

【図３】上記実施例の要部の一つである誤り訂正制御部
内のＶ-ＲＳＴ生成部の具体的な回路図である。

【図４】ディジタル入力信号Ｄ-ＩＮの周波数が低い場
合の上記実施例の動作を説明するためのタイミングチャ
ートである。

【図５】ディジタル入力信号Ｄ-ＩＮの周波数が高い場
合の上記実施例の動作を説明するためのタイミングチャ
ートである。

【図６】上記実施例の要部の一つである誤り訂正制御部
内のＶ-ＲＳＴ生成部の他の具体的な回路図である。

【図７】上記実施例が誤り訂正制御と、回転ヘッド制御
を行う際のＲＡＭアドレスマップを示す図である。

【図８】ＥＩＡＪのＣＰ-３４０で規定されたディジタ
ルーオーディオインターフェースのフォーマット図であ
る。

【図９】上記実施例の要部となる書き込みアドレス生成
部内のワードクロック抜き取り回路の詳細な構成を示す
ブロック図である。

【図１０】上記書き込みアドレス生成部内のワードアド
レスカウンタの出力波形図である。

【図１１】上記実施例の要部となる回転ヘッド制御部内
のドラム速度目標値生成部のＤ-ＩＮ周波数偏差検出回
路の具体例を示すブロック図である。

【図１２】従来のディジタル信号記録装置におけるマス
タークロック生成部を示すブロック図である。

【符号の説明】

１ 水晶発振器、３ ランダムアクセスメモリ、４ 書
き込みアドレス生成部、５ ワードクロック抜き取り
部、６ ワードアドレスカウンタ、７ ＤＩＮ-Ｖカウ
ンタ、１０ 回転ヘッド制御部、１１ ドラム速度目標
値生成部、１２ドラムサーボ回路、１３ ドラムモー
タ、１４ ＰＴＧ処理部、１５ ＲＥＣ-Ｖカウンタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ディジタル入力信号をヘッドにより記録
   媒体に記録するディジタル信号記録装置において、 所定のマスタークロックを生成するマスタークロック生
   成手段と、 上記ディジタル入力信号を一時的に記憶する一時記憶媒
   体と、 上記ディジタル入力信号からワードクロックを抜き取
   り、このワードクロックに応じて上記一時記憶媒体への
   書き込みアドレスを生成する書き込みアドレス生成手段
   とを備え、 上記マスタークロックを固定のままで、上記書き込みア
   ドレス生成手段からの書き込みアドレスにより上記一時
   記憶媒体に上記ディジタル入力信号を書き込んでから読
   み出して上記記録媒体に記録することを特徴とするディ
   ジタル信号記録装置。
2. 【請求項２】 上記ワードクロックの周波数に追従する
   ように上記ヘッド速度を制御することを特徴とする請求
   項１記載のディジタル信号記録装置。
3. 【請求項３】 上記ワードクロックの周波数に追従する
   ように所定のワード数単位に対する誤り訂正処理を制御
   することを特徴とする請求項１記載のディジタル信号記
   録装置。
4. 【請求項４】 ディジタル入力信号をヘッドにより記録
   媒体に記録するディジタル信号記録方法において、 上記ディジタル入力信号からワードクロックを抜き取
   り、このワードクロックに応じて一時記憶媒体への書き
   込みアドレスを生成し、マスタークロックを固定のまま
   で、上記書き込みアドレスにより一時記憶媒体に上記デ
   ィジタル入力信号を書き込んでから読み出して上記記録
   媒体に記録することを特徴とするディジタル信号記録方
   法。
5. 【請求項５】 上記ワードクロックの周波数に追従する
   ように上記ヘッド速度を制御することを特徴とする請求
   項４記載のディジタル信号記録方法。
6. 【請求項６】 上記ワードクロックの周波数に追従する
   ように所定のワード数単位に対する誤り訂正処理を制御
   することを特徴とする請求項４記載のディジタル信号記
   録方法。