JPH10178123A - 半導体パッケージ - Google Patents

半導体パッケージ

Info

Publication number
JPH10178123A
JPH10178123A JP9300474A JP30047497A JPH10178123A JP H10178123 A JPH10178123 A JP H10178123A JP 9300474 A JP9300474 A JP 9300474A JP 30047497 A JP30047497 A JP 30047497A JP H10178123 A JPH10178123 A JP H10178123A
Authority
JP
Japan
Prior art keywords
insulating layer
semiconductor chip
hole
semiconductor package
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9300474A
Other languages
English (en)
Other versions
JP3039485B2 (ja
Inventor
Koichi Koga
公一 古賀
Masami Takagi
正巳 高木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
Priority to JP9300474A priority Critical patent/JP3039485B2/ja
Publication of JPH10178123A publication Critical patent/JPH10178123A/ja
Application granted granted Critical
Publication of JP3039485B2 publication Critical patent/JP3039485B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Abstract

(57)【要約】 【課題】 半導体チップ及び回路部を充分封止した状態
で外部回路板に表面実装できる半導体装置が形成できる
とともに、接続信頼性の向上した端子が容易に形成でき
る半導体パッケージを提供すること。 【解決手段】 半導体チップ1と接続される回路部5を
有する回路基板21に透孔7と開口とを有する絶縁層8
を積層して半導体チップ1を収容する窪みを形成し、前
記透孔7を貫通して回路部5に導通するスルーホール導
電路4を形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体パッケージ
に関し、電気機器に利用される半導体チップを搭載する
基板に、外部入出力の端子を形成した半導体パッケージ
に関する。
【0002】
【従来の技術】従来、図7に示すような特開昭63−1
36655号公報に記載された半導体パッケージが提案
されている。
【0003】図8に示す半導体パッケージは、半導体チ
ップ1が上面に固定される良熱伝導性の金属基材9と、
この金属基材9の下面に絶縁性薄層16を介して固着さ
れ、半導体チップ1の放熱を行うヒートシンク14と、
上面に半導体チップ1の端子部と電気接続するための回
路部5を有し、下面に金属基材9を、半導体チップ1を
固着した側を上方に向けて固着し、この半導体チップ1
の近傍において、この半導体チップ1の上方を開放する
ような貫通孔18が設けられた配線基板17とから形成
されている。
【0004】このような半導体パッケージにおいて、半
導体チップ1を金属基材9に固着し、この半導体チップ
1と回路部5とをボンディングワイヤ11を介して電気
接続する。そして、半導体チップ1及びボンディングワ
イヤ11を保護するための封止樹脂などによる気密封止
(図示せず)を施して、最終的に半導体装置が形成でき
る。また、この半導体装置を外部回路板に接続するため
の端子6が配線基板17の回路部5側に形成され、回路
部5と接続されている。
【0005】このような半導体パッケージによれば、半
導体チップ1を直接支持した金属基材9によって一定の
放熱が確保され、さらに、これに絶縁性薄層16を介し
てヒートシンクを固着しているので、絶縁性が確保され
るとともに、充分高い放熱効果が得られる。
【0006】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体パッケージを用いた半導体装置を外部回路板
に表面実装して用いる場合、封止樹脂の上面よりも端子
6の位置が高くないと、外部回路板に封止樹脂が当接し
て端子6が外部回路板に接続できないため、封止樹脂の
上面よりも端子6の位置を高くしなければならない。し
たがって、回路部5におけるボンディングワイヤ11と
接続されるボンディング接続部は封止樹脂に覆われるた
め、このボンディング接続部と端子6の接続部との高さ
を変える必要がある。この高さを変える方法として、配
線基板17の上面に段差を設け、段差の低い側にボンデ
ィング接続部を設け、段差の高い側に端子6を設けてい
る。しかし、この方法では、高さの違うボンディング接
続部と端子6とを接続する接続手段が必要になる。
【0007】本発明は、上記事由に鑑みてなしたもの
で、その目的とするところは、半導体チップ及び回路部
を充分封止した状態で外部回路板に表面実装できる半導
体装置が形成できるとともに、接続信頼性の向上した端
子が容易に形成できる半導体パッケージを提供すること
にある。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、請求項1記載の発明は、半導体チップ1と接続され
る回路部5を有する回路基板21に透孔7と開口とを有
する絶縁層8を積層して半導体チップを収容する窪みを
形成し、前記透孔7を貫通して回路部5に導通するスル
ーホール導電路4を形成してなることを特徴として構成
している。
【0009】このような半導体パッケージでは、半導体
チップ1に接続される回路部5を有する回路基板21に
スルーホール導電路4を有する絶縁層8を積層している
ため、スルーホール導電路4の上端部を端子6として使
用でき、スルーホール導電路4下端に接続される回路部
5と半導体チップ1とを封止するのに充分な封止樹脂の
厚みを確保できるとともに、端子6を外部回路板へ密着
固定して表面実装できる半導体装置が形成できる。
【0010】また、請求項2記載の発明は、請求項1記
載の発明において、回路基板21が半導体チップ1を搭
載する凹部2と、凹部2周囲の肩部3とを有する金属基
材9と肩部3に形成した基板絶縁層10と、基板絶縁層
10上に形成した回路部5とからなることを特徴として
構成している。
【0011】このような半導体パッケージでは、金属基
材9の凹部2に半導体チップ1を搭載し、肩部3に形成
した基板絶縁層10上に回路部5を形成しているため、
金属基材9を通して半導体チップ1が放熱できるととも
に、半導体チップ1上端の位置が低くなり、半導体装置
を薄型に形成できる。
【0012】また、請求項3記載の発明は、請求項1又
は2記載の発明において、スクリーン印刷法により絶縁
層8を形成し、スルーホールめっきによりスルーホール
導電路4を形成してなることを特徴として構成してい
る。
【0013】このような半導体パッケージでは、スルー
ホールめっきにより複数のスルーホール導電路4を容易
に同時形成できるとともに、端子6が透孔7内壁に密着
固定されている。
【0014】また、請求項4記載の発明は、請求項1又
は2記載の発明において、絶縁層8及びスルーホール導
電路4をスルーホール基板20により形成し、このスル
ーホール基板20を回路5上に貼着してなることを特徴
として構成している。
【0015】このような半導体パッケージでは、絶縁層
8及びスルーホール導電路4を設けたスルーホール基板
20を独立して製造できるとともに、複数のスルーホー
ル導電路4を容易に同時形成できる。
【0016】また、請求項5記載の発明は、請求項1又
は2記載の発明において、絶縁層8を板状に形成し、こ
の絶縁層8を回路部5上に貼着し、透孔7に端子6を嵌
着してなることを特徴として構成している。
【0017】このような半導体パッケージでは、回路部
5上に貼着される絶縁層8及び透孔7に嵌着される端子
を別々に形成することができる。
【0018】
【発明の実施の形態】以下、本発明の実施形態の半導体
パッケージを図1乃至図6に基づいて説明する。
【0019】図1は、本発明の実施形態の半導体パッケ
ージを示す斜視図である。また、図2は、同上の半導体
パッケージを用いた半導体装置を示す縦断面図である。
【0020】図1、図2に示すように、半導体パッケー
ジは、半導体チップ1と接続される回路部5を有する回
路基板21に透孔7と開口とを有する絶縁層8を積層し
て半導体チップ1を収容する窪みを形成している。そし
て、透孔7を貫通して回路部5に導通するスルーホール
導電路4を形成している。また、回路基板21が半導体
チップ1を搭載する凹部2と、凹部2周囲の肩部3とを
有する金属基材9と肩部3に形成した基板絶縁層10
と、基板絶縁層10上に形成した回路部5とからなるこ
とを特徴として構成している。
【0021】金属基材9は、良熱伝導性金属、例えば
銅、アルミニウム等から形成され、上面略中央に半導体
チップ1を組み込むための凹部2を設けている。この金
属基材9上面の凹部2周囲を肩部3とし、この肩部3に
基板絶縁層10を形成している。基板絶縁層10の材料
はエポキシ樹脂接着剤で、スクリーン印刷法により形成
する。この基板絶縁層10上に回路部5を形成する。こ
の回路部5の形成方法はステンレス板上に必要なパター
ン状の電気めっきを行い、その電気めっきでできた回路
部5を基板絶縁層10上に熱転写する方法である。
【0022】そして、図2に示すように、回路部5の上
に端子6を形成して半導体パッケージを形成する。
【0023】まず、回路部5の上に絶縁層8を形成す
る。この絶縁層8の材料は金属基材9上の基板絶縁層1
0と同じくエポキシ樹脂接着剤であり、スクリーン印刷
法により形成する。この絶縁層8は後で組み込む半導体
チップ1の樹脂封止が簡単にできるように、厚肉に形成
することが必要である。このために、材料的には無機フ
ィラー分を多くした配合にするとか、下地に無機フィラ
ー分の多い層を形成し、その上に無機フィラー分の少な
い材料を重ねて形成するといった対策が必要である。次
に、この絶縁層8の上に無電解めっきを全面に施し、そ
の上にめっきレジストでパターンを形成し、上から電気
めっきを行う。その後、レジストを除去し、全面を薄く
エッチングすることにより露出した無電解めっきを取除
きスルーホール導電路4を形成する。このスルーホール
導電路4を端子6としている。
【0024】さらに、図2に示すように、同上の半導体
パッケージを用いて、半導体装置を形成する方法を説明
する。金属基材9上の凹部2に半導体チップ1を密着載
置する。次いで、ワイヤボンディングにより半導体チッ
プ1と回路部5とを接続する。ボンディングワイヤ11
には金線、アルミ線、銅線等を使用する。この後、シリ
コン樹脂により、半導体チップ1、ボンディングワイヤ
11を封止、保護する。更に上からエポキシ樹脂により
封止する。これら封止樹脂12は場合によってはどちら
か一方だけですますこともある。
【0025】このようにして得られた半導体装置は、外
部回路板上にリードレスパッケージとして表面実装され
ている。封止樹脂12は、半導体チップ1と外部回路板
及び絶縁層8で囲まれた空間に配置されており、半導体
装置の外部回路板上への表面実装が可能になっている。
また、金属基材9表面の半導体チップ1と反対側にヒー
トシンク(図示せず)が密着固定される。このヒートシ
ンクにより、半導体チップ1からの発熱が金属基材9を
通して伝熱され、外部空間へと放熱している。
【0026】図3は、本発明の実施形態の同上と異なる
半導体パッケージを用いた半導体装置を示す縦断面図で
ある。同上と異なる点は、絶縁層8及び端子6の形成方
法であり、金属基材9上の回路部5の形成までは、図2
に示す半導体パッケージと同じ方法により行っている。
【0027】端子6を形成するためにまず、図4に示す
ように、端子6を並べて必要形状にプレス打ち抜いたス
ルーホール基板20を形成する。図3に示すように、こ
のスルーホール基板20を回路部上に貼り付けるととも
に、回路部5と端子6とを接続する。そのために、スル
ーホール基板20の両面ははんだめっきを行うようにす
る。この半田めっきにおいて端子6の回路部5と接続さ
れる側には比較的高い融点を持つ組成の材料を、端子6
の外部回路板との接続側には低い融点の接合材料をめっ
きするようにする。そうすると外部回路板と端子6との
接合のとき、すでに接合されている端子6と回路部5と
の接合がはずれる等の問題を起こさない。
【0028】図5は、本発明の実施形態の同上と異なる
半導体パッケージを用いた半導体装置を示す縦断面図で
ある。同上と異なる点は、絶縁層8及び端子6の形成方
法であり、金属基材9上の回路部5の形成までは、図2
に示す半導体パッケージと同じ方法により行っている。
また、図6は、図5に示す半導体パッケージに用いる絶
縁層8を示す斜視図である。
【0029】図6に示すような端子6を形成する部分に
予め透孔7を形成した板状の絶縁層8を回路部5上に貼
り付ける。その後、図5に示すように、透孔7に端子6
を取付ける。ここでは、球状端子6を示した。端子6は
例えば表面に半田等の複合材料をめっきした銅球であ
る。
【0030】また、図6に示すような板状の絶縁層8を
貼って絶縁層8を形成するのではなく、図2に示すよう
な印刷によって絶縁層8を形成する方法もある。この後
の半導体チップ1の組み込み、樹脂封止は図2に示した
半導体パッケージと同様である。
【0031】
【発明の効果】請求項1記載の発明では、半導体チップ
に接続される回路部を有する回路基板にスルーホール導
電路を有する絶縁層を積層しているため、スルーホール
導電路の上端部を端子として使用でき、スルーホール導
電路下端に接続される回路部と半導体チップとを封止す
るのに充分な封止樹脂の厚みを確保できるとともに、端
子を外部回路板へ密着固定して表面実装できる半導体装
置が形成できる。さらに、周囲を絶縁層で密着して覆わ
れているため、端子の接続信頼性が向上している。さら
に、基板上の半導体チップと同じ側に端子が設けられて
いるため、基板の下面に半導体チップを冷却するヒート
シンクを設けることができる。したがって、放熱性に優
れた信頼性の高い半導体装置を形成することができる。
【0032】請求項2記載の発明では、金属基材の凹部
に半導体チップを搭載し、肩部に形成した基板絶縁層上
に回路部を形成しているため、金属基材を通して半導体
チップが放熱できるとともに、半導体チップ上端の位置
が低くなり、半導体装置を薄型に形成できる。
【0033】請求項3記載の発明では、スルーホールめ
っきにより複数のスルーホール導電路を容易に同時形成
できるとともに、端子が透孔内壁に密着固定されてい
る。したがって、端子と回路部との接続信頼性が向上し
ているとともに、歩留まりが向上し、量産性に優れてい
る。
【0034】請求項4記載の発明では、絶縁層及びスル
ーホール導電路を設けたスルーホール基板を独立して製
造できるとともに、複数のスルーホール導電路を容易に
同時形成できる。したがって、スルーホール基板を作り
置きすることができ、製造効率が向上している。
【0035】請求項5記載の発明では、回路部上に貼着
される絶縁層及び透孔に嵌着される端子を別々に形成す
ることができる。したがって、半導体パッケージにおけ
る端子及び絶縁層を除いた部分と端子と絶縁層とを作り
置きすることができ、製造効率が向上している。
【図面の簡単な説明】
【図1】本発明の実施形態の半導体パッケージを示す斜
視図である。
【図2】同上の半導体パッケージを用いた半導体装置を
示す縦断面図である。
【図3】本発明の実施形態の同上と異なる半導体パッケ
ージを用いた半導体装置を示す縦断面図である。
【図4】同上の半導体パッケージの要部を示す斜視図で
ある。
【図5】本発明の実施形態の同上と異なる半導体パッケ
ージを用いた半導体装置を示す縦断面図である。
【図6】同上の半導体パッケージの要部を示す斜視図で
ある。
【図7】従来の半導体パッケージを用いた半導体装置を
示す縦断面図である。
【符号の説明】
1 半導体チップ 2 凹部 3 肩部 4 スルーホール導電路 5 回路部 6 端子 7 透孔 8 絶縁層 9 金属基材 10 基板絶縁層 11 ボンディングワイヤ 12 封止樹脂 13 外部回路板 14 ヒートシンク 16 絶縁性薄層 17 配線基板 18 貫通孔 19 接着剤 20 スルーホール基板 21 回路基板

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 半導体チップと接続される回路部を有す
    る回路基板に透孔と開口とを有する絶縁層を積層して前
    記半導体チップを収容する窪みを形成し、前記透孔を貫
    通して前記回路部に導通するスルーホール導電路を形成
    してなることを特徴とする半導体パッケージ。
  2. 【請求項2】回路基板が半導体チップを搭載する凹部
    と、前記凹部周囲の肩部とを有する金属基材と前記肩部
    に形成した基板絶縁層と、前記基板絶縁層上に形成した
    回路部とからなることを特徴とする請求項1記載の半導
    体パッケージ。
  3. 【請求項3】 スクリーン印刷法により絶縁層を形成
    し、スルーホールめっきによりスルーホール導電路を形
    成してなることを特徴とする請求項1又は2記載の半導
    体パッケージ。
  4. 【請求項4】 絶縁層及びスルーホール導電路をスルー
    ホール基板により形成し、このスルーホール基板を回路
    部上に貼着してなることを特徴とする請求項1又は2記
    載の半導体パッケージ。
  5. 【請求項5】 絶縁層を板状に形成し、この絶縁層を回
    路部上に貼着し、透孔に端子を嵌着してなることを特徴
    とする請求項1又は2記載の半導体パッケージ。
JP9300474A 1997-10-31 1997-10-31 表面実装用の半導体パッケージ及びその製造方法 Expired - Lifetime JP3039485B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9300474A JP3039485B2 (ja) 1997-10-31 1997-10-31 表面実装用の半導体パッケージ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9300474A JP3039485B2 (ja) 1997-10-31 1997-10-31 表面実装用の半導体パッケージ及びその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP1195053A Division JP2810130B2 (ja) 1989-07-26 1989-07-26 半導体パッケージ

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP11334626A Division JP3117688B2 (ja) 1999-11-25 1999-11-25 表面実装用の半導体パッケージ

Publications (2)

Publication Number Publication Date
JPH10178123A true JPH10178123A (ja) 1998-06-30
JP3039485B2 JP3039485B2 (ja) 2000-05-08

Family

ID=17885240

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9300474A Expired - Lifetime JP3039485B2 (ja) 1997-10-31 1997-10-31 表面実装用の半導体パッケージ及びその製造方法

Country Status (1)

Country Link
JP (1) JP3039485B2 (ja)

Also Published As

Publication number Publication date
JP3039485B2 (ja) 2000-05-08

Similar Documents

Publication Publication Date Title
US6002169A (en) Thermally enhanced tape ball grid array package
KR100537972B1 (ko) 집적 회로 패키지용 칩 스케일 볼 그리드 어레이
EP0617465B1 (en) A semiconductor device and package
US5777386A (en) Semiconductor device and mount structure thereof
US8916958B2 (en) Semiconductor package with multiple chips and substrate in metal cap
US6803257B2 (en) Printed circuit board with a heat dissipation element, method for manufacturing the printed circuit board, and package comprising the printed circuit board
US20140251658A1 (en) Thermally enhanced wiring board with built-in heat sink and build-up circuitry
EP0681422B1 (en) A printed wire board assembly
JPH0917919A (ja) 半導体装置
JP2784522B2 (ja) 電子部品搭載用基板及びその製造法
JP2691352B2 (ja) 電子部品塔載装置
JP3117688B2 (ja) 表面実装用の半導体パッケージ
JP3039485B2 (ja) 表面実装用の半導体パッケージ及びその製造方法
KR20000028805A (ko) 하이브리드 모듈
JPH1098127A (ja) 表面実装用半導体パッケージ
JP2612468B2 (ja) 電子部品搭載用基板
JPH09148484A (ja) 半導体装置及びその製造方法
JPH0613487A (ja) マルチチップモジュール
JPH0897336A (ja) 半導体装置
JP2001267460A (ja) 半導体装置
JPH0823049A (ja) 半導体パッケージ
EP1054447A1 (en) Surface mount millimeter wave IC package
CN114334846A (zh) 功率器件封装装置及方法
JPH07326690A (ja) 半導体装置用パッケージおよび半導体装置
JPH0936276A (ja) 半導体パッケージ用基板

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080303

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090303

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090303

Year of fee payment: 9

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090303

Year of fee payment: 9

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100303

Year of fee payment: 10

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100303

Year of fee payment: 10