JPH10150349A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 Ｐ，ＮのＭＯＳトランジスタから成る直列回
路ＩＮＶ１，ＩＮＶ２と、その出力用のＭＯＳトランジ
スタＱＰ１０，ＱＮ２０とを備えて、デジタルの入力信
号ＩＮを伝搬する回路において、ＭＯＳトランジスタの
特性を変更することなく、ノイズを抑えるために出力信
号ＯＵＴになまりを発生させる。 【解決手段】 ＣＭＯＳインバータを構成していたトラ
ンジスタＱＰ１，ＱＮ１；ＱＰ２，ＱＮ２の接続点Ｂ
１，Ｂ２に対して、トランジスタＱＮ１側には反対の極
性のトランジスタＱＲ１を介在し、トランジスタＱＰ２
側にも反対の極性のトランジスタＱＲ２を介在する。ト
ランジスタＱＲ１，ＱＲ２は抵抗として機能し、波形に
なまりを生じさせることができるとともに、該トランジ
スタＱＲ１，ＱＲ２によるスレッシュアップまたはダウ
ンは、トランジスタＱＰ１０，ＱＮ２０の動作保証範囲
であるので、出力信号ＯＵＴは、フルスイングが可能と
なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、特にゲートアレイ
用のＡＳＩＣ（Application Specific IC ）などとして
好適に実施される半導体集積回路に関する。

【０００２】

【従来の技術】前記ゲートアレイにおいて、デジタル信
号を伝搬する典型的な従来技術の回路は、たとえば図４
で示すように構成されている。この回路は、一対のＣＭ
ＯＳインバータｉｎｖ１，ｉｎｖ２と、このＣＭＯＳイ
ンバータｉｎｖ１，ｉｎｖ２に個別に対応する出力用の
ＭＯＳトランジスタｑｐ１０，ｑｎ２０とを備えて構成
されている。

【０００３】ＣＭＯＳインバータｉｎｖ１は、Ｐチャネ
ルのＭＯＳトランジスタｑｐ１と、ＮチャネルのＭＯＳ
トランジスタｑｎ１とが、電源ライン間に直列に接続さ
れて構成されている。ＭＯＳトランジスタｑｐ１，ｑｎ
１のゲートには入力端子ａ１に入力された入力信号ｉｎ
が共通に入力され、ＭＯＳトランジスタｑｐ１のソース
にはハイレベルの電源電位Ｖ_DDが与えられ、ＭＯＳトラ
ンジスタｑｎ１のソースは接地され、両ＭＯＳトランジ
スタｑｐ１，ｑｎ１のドレインからは、ラインｋ１を介
してＭＯＳトランジスタｑｐ１０のゲートへ、内部信号
ｓｐが出力される。ＭＯＳトランジスタｑｐ１０のソー
スには前記ハイレベルの電源電位Ｖ_DDが与えられ、ドレ
インからは出力端子ａ２に出力信号ｏｕｔが導出され
る。

【０００４】同様に、ＣＭＯＳインバータｉｎｖ２は、
ＰチャネルのＭＯＳトランジスタｑｐ２と、Ｎチャネル
のＭＯＳトランジスタｑｎ２とが電源ライン間に直列に
接続されて構成されており、ＭＯＳトランジスタｑｐ
２，ｑｎ２のゲートには入力端子ａ１に入力された入力
信号ｉｎが入力され、ＭＯＳトランジスタｑｐ２のソー
スにはハイレベルの電源電位Ｖ_DDが与えられ、ＭＯＳト
ランジスタｑｎ２のソースは接地され、両ＭＯＳトラン
ジスタｑｐ２，ｑｎ２のドレインからは、ラインｋ２を
介してＭＯＳトランジスタｑｎ２０のゲートへ、内部信
号ｓｎが出力される。ＭＯＳトランジスタｑｎ２０のソ
ースは接地され、ドレインからは、前記出力端子ａ２に
出力信号ｏｕｔが導出される。

【０００５】このように構成される回路では、入力信号
ｉｎがＣＭＯＳインバータｉｎｖ１，ｉｎｖ２で反転さ
れて、前記内部信号ｓｐ，ｓｎが作成され、さらにこの
内部信号ｓｐ，ｓｎがＭＯＳトランジスタｑｐ１０，ｑ
ｎ２０で反転されて、前記入力信号ｉｎに対して予め定
める時間だけ遅延した非反転の出力信号ｏｕｔが導出さ
れる。

【０００６】しかしながら、このように構成される回路
では、該回路が有するＬ，Ｃ，Ｒの成分等によって、Ｃ
ＭＯＳインバータｉｎｖ１，ｉｎｖ２の状態の遷移時
に、波形の急峻な立上がりまたは立下がりによって不要
輻射が発生し、図５（ａ）で示す入力信号ｉｎの波形に
対して、図５（ｂ）で示す出力信号ｏｕｔの波形のよう
に、リンギングによる高周波成分が発生してしまうとい
う問題がある。

【０００７】これによって、たとえば該回路がトランシ
ーバ等の通信機器に使用される場合には、雑音が発生し
たり、またテレビジョン受信器に使用される場合には、
画像に乱れが生じたりするなどのノイズが発生するとい
う問題がある。

【０００８】このような問題を解決するためには、たと
えばＬ／Ｗ（ＭＯＳトランジスタのチャネル長／チャネ
ル幅）、ゲート膜圧および誘電率等のＭＯＳトランジス
タの有する特性を変更して、所望とする出力波形なまり
を得る方法が考えられる。しかしながらこのような方法
では、各ＡＳＩＣの設計のたび毎に、変更したＭＯＳト
ランジスタの特性の評価や検証を行わなければならず、
開発期間が長期間に及ぶという問題がある。

【０００９】そこで、前述の図４で示す回路の問題を他
の手法で解決するようにした従来技術は、たとえば図６
で示される。この図６で示す回路は、前述の図４で示す
回路に類似し、対応する部分には同一の参照符号を付し
て、その説明を省略する。この図６で示す回路では、前
記ＣＭＯＳインバータｉｎｖ１に対応するＣＭＯＳイン
バータｉｎｖ１０は、前記ＰチャネルのＭＯＳトランジ
スタｑｐ１と、多段（この図６の例では４段）で、相互
に直列に接続されたＮチャネルのＭＯＳトランジスタｑ
ｎ１１〜ｑｎ１４とを備えて構成されている。同様に、
前記ＣＭＯＳインバータｉｎｖ２に対応するＣＭＯＳイ
ンバータｉｎｖ２０は、相互に直列に多段に接続された
ＰチャネルのＭＯＳトランジスタｑｐ１１〜ｑｐ１４
と、前記ＭＯＳトランジスタｑｎ２とを備えて構成され
ている。

【００１０】このように構成されるＣＭＯＳインバータ
ｉｎｖ１０，ｉｎｖ２０では、ＭＯＳトランジスタｑｎ
１１〜ｑｎ１４；ｑｐ１１〜ｑｐ１４のソースから伝搬
してくる、それぞれ接地電位または電源電位の伝搬時間
が長くなり、前記図５（ａ）で示す入力信号ｉｎに対し
て、出力信号ｏｕｔには、図５（ｃ）で示すように、波
形なまりが生じ、前記図５（ｂ）で示すようなノイズの
発生を抑えることができる。

【００１１】

【発明が解決しようとする課題】上述の図６で示すよう
な従来技術の半導体集積回路では、出力信号ｏｕｔに所
望とする波形なまりを生じさせるために、ＭＯＳトラン
ジスタの段数を調整して、信号レベルの遷移時間、すな
わち前記接地電位または電源電位の伝搬時間が制御され
ている。したがって、所望とする波形なまりが得られる
まで、ＭＯＳトランジスタの段数が増加し、該半導体集
積回路の規模が、基本設計の時点よりも数％増加してし
まうという問題がある。

【００１２】一方、前記伝搬時間を制御するさらに他の
従来技術として、たとえば特開平５−２０６８０３号公
報が挙げられる。この従来技術の回路を図７で示す。な
お、この回路は遅延回路であり、入力端子ａ１からの入
力信号ｉｎが与えられる遅延部ｄ１と、この遅延部ｄ１
で反転遅延して作成された内部信号ｓがラインｋを介し
て入力される波形整形部ｄ２とを備えて構成される。こ
うして、後段側の波形整形部ｄ２から出力端子ａ２へ出
力される出力信号ｏｕｔは、図８において参照符α１で
示す前記入力信号ｉｎに対して、参照符α２で示すよう
に、非反転で所定期間だけ遅延された信号となる。

【００１３】前段側の遅延部ｄ１では、前記入力信号ｉ
ｎが与えられる一対のＰチャネルのＭＯＳトランジスタ
ｑｐ１とＮチャネルのＭＯＳトランジスタｑｎ２とに対
して、それぞれ逆極性のＭＯＳトランジスタｑｎ１ａと
ｑｐ２ａとが関連して設けられている。したがって、前
記ラインｋへの内部信号ｓは、図８において、参照符α
３で示すように、入力信号ａ１が緩やかに遷移する波形
となり、かつハイレベル側が前記電源電位Ｖ_DDよりもＭ
ＯＳトランジスタｑｎ１ａの閾値電圧分だけスレッシュ
ダウンしたレベルとなり、ローレベル側が接地電位より
も前記ＭＯＳトランジスタｑｐ２ａの閾値電圧分だけス
レッシュアップしたレベルとなる。このように、伝搬速
度の遅延のために設けられたＭＯＳトランジスタｑｎ１
ａ，ｑｐ２ａの閾値電圧による振幅の縮小は、後段側の
波形整形部ｄ２で波形整形されることによって解消し、
出力信号ｏｕｔは、入力信号ｉｎと相似の波形で、電源
電位Ｖ_DDまたは接地電位にフルシフトし、かつ遅延した
波形となる。

【００１４】すなわち、内部信号ｓがＭＯＳトランジス
タｑｐ１の導通によって立上げられるときには、介在さ
れたＭＯＳトランジスタｑｎ１ａが抵抗として機能し、
波形なまりを生じさせる。こうして、ハイレベルに立上
がった内部信号ｓによって、前記ＭＯＳトランジスタｑ
ｎ１ａと同一極性のＭＯＳトランジスタｑｎ２０は、出
力信号ｏｕｔを接地レベルにフルシフトする。同様に、
内部信号ｓがＭＯＳトランジスタｑｎ２の導通によって
立下げられるときには、介在されたＭＯＳトランジスタ
ｑｐ２ａが抵抗として機能し、波形なまりを生じさせ
る。こうして、ローレベルに立下がった内部信号ｓによ
って、前記ＭＯＳトランジスタｑｐ２ａと同一極性のＭ
ＯＳトランジスタｑｐ１０は、出力信号ｏｕｔを前記電
源電位Ｖ_DDにフルシフトする。

【００１５】しかしながら、この図７で示す回路では、
波形整形部ｄ２のＭＯＳトランジスタｑｐ１０，ｑｎ２
０は共通の内部信号ｓによって導通／遮断制御されるの
で、同時に導通している期間があり、前記輻射によるノ
イズが依然として発生するという問題がある。

【００１６】本発明の目的は、ＭＯＳトランジスタの特
性の変更を行うことなく、かつ介在すべきＭＯＳトラン
ジスタをむやみに多段にすることなく、出力信号の波形
なまりを所望とするレベルに制御することができる半導
体集積回路を提供することである。

【００１７】

【課題を解決するための手段】請求項１の発明に係る半
導体集積回路は、入力信号が共通に与えられ、Ｐチャネ
ルのトランジスタとＮチャネルのトランジスタとから成
る２組の直列回路と、前記各直列回路に個別的に対応し
た出力用のトランジスタとを搭載して構成される半導体
集積回路において、前記２組の直列回路のＰチャネルの
トランジスタとＮチャネルのトランジスタとの接続点に
対して、いずれか一方の組では該Ｐチャネルのトランジ
スタまたはＮチャネルのトランジスタのいずれか一方の
トランジスタ側に、いずれか他方の組ではいずれか他方
のトランジスタ側に、直列に、そのトランジスタとは反
対の導電形式のトランジスタを１または複数個介在し、
前記出力用のトランジスタは、対応する直列回路に介在
されたトランジスタと同一極性のトランジスタであるこ
とを特徴とする。

【００１８】上記の構成によれば、電源ライン間に、Ｃ
ＭＯＳインバータであるＰ，Ｎ両チャネルのトランジス
タの直列回路が２組並列に介在され、入力信号は各トラ
ンジスタのゲートに共通に与えられ、出力信号は各直列
回路に個別的に対応する出力用のトランジスタのドレイ
ンから導出されるようにして、デジタル信号を伝搬する
回路において、ハイレベルの電源ライン側のＰチャネル
のトランジスタと、ローレベルの電源ライン側のＮチャ
ネルのトランジスタとの接続点に対して、一方の組の直
列回路では、Ｐチャネルのトランジスタ側にＮチャネル
のトランジスタを１または複数個直列に介在し、他方の
組の直列回路では、Ｎチャネルのトランジスタ側にＰチ
ャネルのトランジスタを１または複数個直列に介在す
る。

【００１９】前記介在されたＮチャネルのトランジスタ
は抵抗成分として機能し、Ｐチャネルのトランジスタの
ソース電極から伝搬してくるハイレベルの電源電位は、
この介在されたＮチャネルのトランジスタで閾値電圧分
だけスレッシュダウンされ、対応するＮチャネルの出力
用のトランジスタに内部信号として導出される。これに
よって、前記内部信号における波形には、立上がり時に
なまりが生じることになる。

【００２０】一方、対応する出力用のトランジスタは、
前記内部信号が前記ハイレベルの電源電位よりも前記閾
値電圧分だけスレッシュダウンしていても、この出力用
のトランジスタの動作保証範囲内であり、出力電圧は、
０Ｖなどの所定のローレベルまでフルスイングすること
ができる。このようにして、前記介在したＮチャネルの
トランジスタによる出力の振幅変化を無くして、かつ出
力信号には該介在したＮチャネルのトランジスタによる
波形なまりを生じさせることができる。

【００２１】同様に、前記介在されたＰチャネルのトラ
ンジスタは抵抗成分として機能し、Ｎチャネルのトラン
ジスタのソース電極から伝搬してくるローレベルの電源
電位は、この介在されたＰチャネルのトランジスタで閾
値電圧分だけスレッシュアップされ、対応するＰチャネ
ルの出力用のトランジスタに内部信号として導出され
る。これによって、前記内部信号における波形には、立
下がり時になまりが生じることになる。

【００２２】一方、対応する出力用のトランジスタは、
前記内部信号が前記ローレベルの電源電位よりも前記閾
値電圧分だけスレッシュアップしていても、この出力用
のトランジスタの出力電圧は、５Ｖなどの所定のハイレ
ベルまでフルスイングすることができる。このようにし
て、前記介在したＰチャネルのトランジスタによる出力
の振幅変化を無くして、かつ出力信号には該介在したＰ
チャネルのトランジスタによる波形なまりを生じさせる
ことができる。

【００２３】したがって、前記入力信号に応答した前記
出力信号を出力する信号伝搬にあたって、出力用のトラ
ンジスタのうち、遮断すべき側が速やかに遮断した後、
導通すべき側が緩やかに導通することになり、２つの出
力用のトランジスタが同時に導通していることはない。
こうして不要輻射の発生を抑えて、耐ノイズ性を向上す
ることができる。

【００２４】また、このようにして耐ノイズ性が向上す
るようになまりを生じさせるにあたって、トランジスタ
の特性の変更を不要とすることができるとともに、介在
されるトランジスタは抵抗として機能するので、所望と
するなまりを得るにあたって、むやみに多段に構成する
必要はなく、回路面積の増大を抑えることもできる。

【００２５】また請求項２の発明に係る半導体集積回路
は、前記いずれか一方の組の直列回路のいずれか他方の
トランジスタおよびいずれか他方の組の直列回路のいず
れか一方のトランジスタを、相互に並列に接続された多
段のトランジスタで構成することを特徴とする。

【００２６】上記の構成によれば、出力用のトランジス
タの遮断時に電流を供給する一方の組の直列回路の他方
のトランジスタおよび他方の組の直列回路の一方のトラ
ンジスタを並列多段で構成するので、速やかに遮断させ
ることができ、確実に、２つの出力用のトランジスタが
同時に導通しないようにすることができる。

【００２７】

【発明の実施の形態】本発明の実施の一形態について、
図１および図２に基づいて説明すれば以下のとおりであ
る。

【００２８】図１は、本発明の実施の一形態の電気回路
図である。この回路は、２組の直列回路ＩＮＶ１，ＩＮ
Ｖ２と、それらに個別的に対応する出力用のＭＯＳトラ
ンジスタＱＰ１０，ＱＮ２０とを備えて構成されてい
る。

【００２９】一方の組の直列回路ＩＮＶ１では、ハイレ
ベルの電源電位Ｖ_DDと接地電位との間に、Ｐチャネルの
ＭＯＳトランジスタＱＰ１とＮチャネルのＭＯＳトラン
ジスタＱＮ１とが直列に接続されて構成される通常のＣ
ＭＯＳインバータの構成において、前記ＭＯＳトランジ
スタＱＰ１，ＱＮ１の接続点Ｂ１に対して、一方のＭＯ
ＳトランジスタＱＮ１側に、直列に、そのＭＯＳトラン
ジスタとは反対の導電形式であるＰチャネルのＭＯＳト
ランジスタＱＲ１が介在される。

【００３０】前記ＭＯＳトランジスタＱＰ１，ＱＮ１の
ゲートには、入力端子Ａ１に与えられるデジタルの入力
信号ＩＮが共通に入力され、ＭＯＳトランジスタＱＰ１
のソースには前記電源電位Ｖ_DDが与えられ、ＭＯＳトラ
ンジスタＱＮ１のソースは接地されている。また、ＭＯ
ＳトランジスタＱＮ１のドレインは、ＭＯＳトランジス
タＱＲ１のゲートおよびドレインと接続され、ＭＯＳト
ランジスタＱＰ１のドレインおよびＭＯＳトランジスタ
ＱＲ１のソースからは、ラインＫ１に内部信号ＳＰが出
力される。

【００３１】したがって、入力信号ＩＮが図２（ａ）で
示されるように、ハイレベルとローレベルとの間で切換
わるデジタル信号であるときに、前記内部信号ＳＰは、
図２（ｂ）で示すように、ローレベルとハイレベルとに
切換わる反転信号となる。ただし、図２において、時刻
ｔ１で示すように、前記入力信号ＩＮがローレベルから
ハイレベルに立上がるときには、ＭＯＳトランジスタＱ
Ｐ１は速やかに遮断し、ＭＯＳトランジスタＱＮ１は速
やかに導通するけれども、ＭＯＳトランジスタＱＲ１が
抵抗として機能し、これによって内部信号ＳＰのレベル
は、ローレベルへ緩やかに立下がってゆく。これに対し
て、時刻ｔ２で示されるように、入力信号ＩＮがハイレ
ベルからローレベルへ立下がる時には、ＭＯＳトランジ
スタＱＮ１は速やかに遮断し、ＭＯＳトランジスタＱＰ
１は速やかに導通し、これによって、前記内部信号ＳＰ
は速やかに立上がる。

【００３２】なお、前記内部信号ＳＰのレベルは、ＭＯ
ＳトランジスタＱＰ１が導通するハイレベル時には、前
記電源電位Ｖ_DDと略等しくなるけれども、ＭＯＳトラン
ジスタＱＲ１を介するローレベル時には、該ＭＯＳトラ
ンジスタＱＲ１のゲート−ソース間の閾値電圧によっ
て、接地レベルから前記閾値電圧分だけスレッシュアッ
プした値となる。

【００３３】一方、出力用のＭＯＳトランジスタＱＰ１
０は、前記ＭＯＳトランジスタＱＲ１と等しい導電形式
のＰチャネルのＭＯＳトランジスタであり、ゲートには
前記内部信号ＳＰが与えられ、ソースには前記電源電位
Ｖ_DDが与えられ、ドレインからは出力端子Ａ２へ出力信
号ＯＵＴが導出される。したがって、ＭＯＳトランジス
タＱＰ１０からの出力信号ＯＵＴは、前記内部信号ＳＰ
のハイレベル／ローレベルに対応して、オープン／ハイ
レベルとなる。

【００３４】これに対して、他方の組の直列回路ＩＮＶ
２では、ＣＭＯＳインバータを構成するＰチャネルのＭ
ＯＳトランジスタＱＰ２とＮチャネルのＭＯＳトランジ
スタＱＮ２との接続点Ｂ２に対して、他方のＭＯＳトラ
ンジスタＱＰ２側に、直列に、該他方のＭＯＳトランジ
スタとは反対の導電形式であるＮチャネルのＭＯＳトラ
ンジスタＱＲ２が介在されている。前記出力用のＭＯＳ
トランジスタＱＮ２０は、前記ＭＯＳトランジスタＱＲ
２と等しい導電形式のＮチャネルとなっている。

【００３５】したがって、入力信号ＩＮのハイレベル／
ローレベルに対応して、直列回路ＩＮＶ２からラインＫ
２へ出力される内部信号ＳＮは、図２（ｃ）で示すよう
に、ローレベル／ハイレベルとなる。ただし、ハイレベ
ル側では、ＭＯＳトランジスタＱＲ２のゲート−ソース
間の閾値電圧分だけ前記電源電位Ｖ_DDからスレッシュダ
ウンし、また時刻ｔ１での入力信号ＩＮの立上がり時に
は、ＭＯＳトランジスタＱＮ２が導通して速やかに立下
がるのに対して、時刻ｔ２の立下がり時には、前記ＭＯ
ＳトランジスタＱＲ２の抵抗作用によって、緩やかに立
上がる。

【００３６】ＭＯＳトランジスタＱＮ２０のゲートには
前記内部信号ＳＮが与えられ、ソースは接地されてお
り、ドレインからは前記出力端子Ａ２に出力信号ＯＵＴ
が導出される。したがって、前記内部信号ＳＮのハイレ
ベル／ローレベルに対応して、このＭＯＳトランジスタ
ＱＮ２０は、出力信号ＯＵＴをローレベル／オープンと
する。

【００３７】したがって、出力信号ＯＵＴは、図２
（ｄ）で示すように、入力信号ＩＮのハイレベル／ロー
レベルに対応して、ハイレベル／ローレベルとなる、非
反転で、かつ立上がりおよび立下がりの遷移時には、そ
のレベルが緩やかに遷移するなまった波形となる。ま
た、そのようになまりを生じさせるために介在したＭＯ
ＳトランジスタＱＲ１，ＱＲ２によって、該ＭＯＳトラ
ンジスタＱＲ１，ＱＲ２の閾値電圧分だけ内部信号Ｓ
Ｐ，ＳＮにそれぞれスレッシュアップまたはスレッシュ
ダウンが生じても、出力用のＭＯＳトランジスタＱＰ１
０，ＱＮ２０の動作保証範囲内であるので、出力信号Ｏ
ＵＴは、入力信号ＩＮと同様に、フルスイングすること
ができる。

【００３８】たとえば、電源電位Ｖ_DDを５Ｖとし、出力
端子Ａ２に接続される負荷容量を２０ｐＦとするとき、
出力信号ＯＵＴの波形なまりの立上がり時の最大遅延時
間Ｔ１は、４５ｎｓｅｃであり、立下がり時の最大遅延
時間Ｔ２は、３４ｎｓｅｃであった。

【００３９】以上のようにして本発明に従う回路では、
直列回路ＩＮＶ１，ＩＮＶ２を構成するＭＯＳトランジ
スタＱＰ１，ＱＮ１；ＱＰ２，ＱＮ２の接続点Ｂ１，Ｂ
２に対して、ＭＯＳトランジスタＱＮ１，ＱＰ２側に導
電形式の反対のＭＯＳトランジスタＱＲ１，ＱＲ２を介
在するので、出力用のＭＯＳトランジスタＱＰ１０，Ｑ
Ｎ２０の導通時の遷移をなまらせることができ、また遮
断時には速やかに遮断させることができ、出力信号ＯＵ
Ｔに、該ＭＯＳトランジスタＱＰ１０，ＱＮ２０が同時
に導通していることによるノイズが発生することを防止
することができる。また、介在したＭＯＳトランジスタ
ＱＲ１，ＱＲ２によるスレッシュアップまたはスレッシ
ュダウンの影響は、出力用のＭＯＳトランジスタＱＰ１
０，ＱＮ２０の動作保証範囲内であるので、正常な動作
を行うことができる。

【００４０】こうして、集積回路を形成するにあたっ
て、前記Ｌ／ＷなどのＭＯＳトランジスタの特性を変更
することなく、前記ノイズを抑制することができる所望
とする波形なまりを得ることができ、前記特性の変更に
伴う評価や検証の必要がなくなり、開発期間を短縮する
ことができる。また、介在するＭＯＳトランジスタＱＲ
１，ＱＲ２は、介在される側のＭＯＳトランジスタと
は、逆極性であるので、１個で充分な抵抗効果を得るこ
とができ、回路規模の増大を招くこともない。

【００４１】本発明の実施の他の形態について、図３に
基づいて説明すれば以下のとおりである。

【００４２】図３は、本発明の実施の他の形態の電気回
路図であり、前述の図１で示す構成に類似し、対応する
部分には同一の参照符号を付して、その説明を省略す
る。上述の図１で示すように、１段のＭＯＳトランジス
タＱＲ１，ＱＲ２を介在するだけで、前述の図６で示す
ような多段に構成する場合と同様の効果を得ることがで
きるけれども、さらに波形なまりを大きくしたいときに
は、この図３で示すように、直列回路ＩＮＶ１ａ，ＩＮ
Ｖ２ａにおいて、多段（この図３の例では２段）のＭＯ
ＳトランジスタＱＲ１１，ＱＲ１２；ＱＲ２１，ＱＲ２
２を直列に介在するようにしてもよい。

【００４３】また、出力用のＭＯＳトランジスタＱＰ１
０，ＱＮ２０をより速やかに遮断させるために、遮断駆
動する前述のＭＯＳトランジスタＱＰ１，ＱＮ２も、こ
の直列回路ＩＮＶ１ａ，ＩＮＶ２ａで示すように、並列
多段のＭＯＳトランジスタＱＰ１１，ＱＰ１２，ＱＰ１
３，ＱＰ１４；ＱＮ２１，ＱＮ２２，ＱＮ２３，ＱＮ２
４でそれぞれ構成してもよい。

【００４４】これによって、出力用のＭＯＳトランジス
タＱＰ１０，ＱＮ２０が同時に導通することを、さらに
確実に防止することができる。

【００４５】

【発明の効果】請求項１の発明に係る半導体集積回路
は、以上のように、電源ライン間に、ＣＭＯＳインバー
タであるＰ，Ｎ両チャネルのトランジスタの直列回路が
２組並列に介在され、入力信号は各トランジスタのゲー
トに共通に与えられ、出力信号は各直列回路に個別的に
対応する出力用のトランジスタのドレインから導出され
るようにして、デジタル信号を伝搬するようにした回路
において、ハイレベルの電源ライン側のＰチャネルのト
ランジスタと、ローレベルの電源ライン側のＮチャネル
のトランジスタとの接続点に対して、一方の組の直列回
路では、Ｐチャネルのトランジスタ側に、抵抗成分とし
て機能するＮチャネルのトランジスタを１または複数個
直列に介在し、他方の組の直列回路では、Ｎチャネルの
トランジスタ側に、抵抗成分として機能するＰチャネル
のトランジスタを１または複数個直列に介在する。

【００４６】それゆえ、Ｐチャネルのトランジスタのソ
ース電極から伝搬してくるハイレベルの電源電位は、介
在されたＮチャネルのトランジスタで閾値電圧分だけス
レッシュダウンされ、対応するＮチャネルの出力用のト
ランジスタに導出される内部信号の波形には、立上がり
時になまりが生じ、Ｎチャネルのトランジスタのソース
電極から伝搬してくるローレベルの電源電位は、この介
在されたＰチャネルのトランジスタで閾値電圧分だけス
レッシュアップされ、対応するＰチャネルの出力用のト
ランジスタに導出される内部信号の波形には、立下がり
時になまりが生じることになる。

【００４７】したがって、前記入力信号に応答した前記
出力信号を出力する信号伝搬にあたって、出力用のトラ
ンジスタのうち、遮断すべき側が速やかに遮断した後、
導通すべき側が緩やかに導通することになり、２つの出
力用のトランジスタが同時に導通していることはない。
こうして不要輻射の発生を抑えて、耐ノイズ性を向上す
ることができる。

【００４８】また、このようにして耐ノイズ性を向上す
るようになまりを生じさせるにあたって、トランジスタ
の特性の変更を不要とすることができるとともに、介在
されるトランジスタは抵抗として機能するので、所望と
するなまりを得るにあたって、むやみに多段に構成する
必要はなく、回路面積の増大を抑えることもできる。

【００４９】また請求項２の発明に係る半導体集積回路
は、以上のように、出力用のトランジスタの遮断時に電
流を供給する一方の組の直列回路の他方のトランジスタ
および他方の組の直列回路の一方のトランジスタを並列
多段で構成する。

【００５０】それゆえ、速やかに遮断させることがで
き、確実に、２つの出力用のトランジスタが同時に導通
しないようにすることができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態の電気回路図である。

【図２】図１で示す構成の動作を説明するための波形図
である。

【図３】本発明の実施の他の形態の電気回路図である。

【図４】典型的な従来技術の電気回路図である。

【図５】図４および図６で示す構成の動作を説明するた
めの波形図である。

【図６】他の従来技術の電気回路図である。

【図７】さらに他の従来技術の電気回路図である。

【図８】図７で示す構成の動作を説明するための波形図
である。

【符号の説明】

ＩＮＶ１，ＩＮＶ２ 直列回路 ＩＮＶ１ａ，ＩＮＶ２ａ 直列回路 ＱＮ１，ＱＮ２ ＭＯＳトランジスタ（Ｎチャ
ネル） ＱＮ２０ 出力のＭＯＳトランジスタ
（Ｎチャネル） ＱＮ２１〜ＱＮ２４ ＭＯＳトランジスタ（Ｎチャ
ネル） ＱＰ１，ＱＰ２ ＭＯＳトランジスタ（Ｐチャ
ネル） ＱＰ１０ 出力のＭＯＳトランジスタ
（Ｐチャネル） ＱＰ１１〜ＱＰ１４ ＭＯＳトランジスタ（Ｐチャ
ネル） ＱＲ１ ＭＯＳトランジスタ（介在されたＭＯＳトラ
ンジスタ：Ｐチャネル） ＱＲ２ ＭＯＳトランジスタ（介在されたＭＯＳトラ
ンジスタ：Ｎチャネル） ＱＲ１１，ＱＲ１２ ＭＯＳトランジスタ（介在され
たＭＯＳトランジスタ：Ｐチャネル） ＱＲ２１，ＱＲ２２ ＭＯＳトランジスタ（介在され
たＭＯＳトランジスタ：Ｎチャネル）

Claims (2)

【特許請求の範囲】
1. 【請求項１】入力信号が共通に与えられ、Ｐチャネルの
   トランジスタとＮチャネルのトランジスタとから成る２
   組の直列回路と、前記各直列回路に個別的に対応した出
   力用のトランジスタとを搭載して構成される半導体集積
   回路において、 前記２組の直列回路のＰチャネルのトランジスタとＮチ
   ャネルのトランジスタとの接続点に対して、いずれか一
   方の組では該ＰチャネルのトランジスタまたはＮチャネ
   ルのトランジスタのいずれか一方のトランジスタ側に、
   いずれか他方の組ではいずれか他方のトランジスタ側
   に、直列に、そのトランジスタとは反対の導電形式のト
   ランジスタを１または複数個介在し、 前記出力用のトランジスタは、対応する直列回路に介在
   されたトランジスタと同一極性のトランジスタであるこ
   とを特徴とする半導体集積回路。
2. 【請求項２】前記いずれか一方の組の直列回路のいずれ
   か他方のトランジスタおよびいずれか他方の組の直列回
   路のいずれか一方のトランジスタを、相互に並列に接続
   された多段のトランジスタで構成することを特徴とする
   請求項１記載の半導体集積回路。