JPH10150344A - 再帰型デジタルフィルタ - Google Patents

Abstract

(57)【要約】 【課題】 乗算器の占めるゲート数の割合を低減して消
費電力を小さくすることが可能な再帰型デジタルフィル
タの提供を目的とする。 【解決手段】 入力データにフィードバック項を加算す
る加算器１０２と、加算器１０２の出力をａ₀ 倍する乗
算器１１７と、乗算器１１７の一出力を１サンプリング
時間遅延する遅延器１０３と、遅延器１０３の一出力を
ｂ₁ ’倍する乗算器１１１と、遅延器１０３の他出力を
さらに１サンプリング時間遅延する遅延器１０５と、遅
延器１０５の一出力をｂ₂ ’倍する乗算器１１３と、乗
算器１１１と乗算器１１３の各出力を加算してフィード
バック項を得る加算器１０７と、遅延器１０５の他出力
を−１倍する符号反転器１１６と、乗算器１１７の他出
力と符号反転器１１６の出力を加算する加算器１１０
と、を備えた構成よりなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は再帰型デジタルフィ
ルタ、特に２進数のデジタル演算を行うための乗算器の
個数を少なくして、デジタル信号処理の回路構成を簡略
化した再帰型デジタルフィルタに関するものである。

【０００２】

【従来の技術】デジタルフィルタには、再帰型デジタル
フィルタと無再帰型デジタルフィルタが知られており、
フィルタ特性として完全直線位相特性を要求される場合
には無再帰型デジタルフィルタが、また比較的少ないゲ
ート数で急峻なフィルタ特性が要求される場合には再帰
型デジタルフィルタが、それぞれ用いられている。以下
に、再帰型デジタルフィルタの従来例について図面を参
照しながら説明する。

【０００３】図７は従来の帯域通過型の再帰型デジタル
フィルタのブロック図である。図７に示した帯域通過型
の再帰型デジタルフィルタ１０１はデジタル信号系列の
入力データを帯域制限して出力するものであり、デジタ
ル信号系列の入力データと加算器１０７の出力を加算す
る加算器１０２と、加算器１０２の出力の一方を１サン
プリング時間遅延する遅延器１０３と、遅延器１０３の
出力の一方をｂ₁ 倍する乗算器１０４と、遅延器１０３
の出力の他方をさらに１サンプリング時間遅延する遅延
器１０５と、遅延器１０５の出力の一方をｂ₂ 倍する乗
算器１０６と、乗算器１０４の出力と乗算器１０６の出
力を加算する加算器１０７と、加算器１０２の出力の他
方をａ₀ 倍する乗算器１０８と、遅延器１０５の出力の
他方をａ ₂ 倍する乗算器１０９と、乗算器１０８の出力
と乗算器１０９の出力を加算する加算器１１０と、を備
えている。

【０００４】ここで、図７に示した帯域通過型の再帰型
デジタルフィルタ１０１における伝達関数をＴ₁ （ｚ）
とすると、Ｔ₁ （ｚ）は（数１）式で表される。

【０００５】

【数１】

【０００６】但し、（数１）式中のａ₀ 、ａ₂ 、ｂ₁ 、
ｂ₂ は、サンプリング周波数とアナログフィルタのカッ
トオフ周波数、クオリティファクタ及びゲインから構成
されるパラメータである。すなわち、（数１）式の分母
は図７のフィードバックループに対応し、分子はフィー
ドフォワードループに対応している。

【０００７】次に、上記構成を有する帯域通過型の再帰
型デジタルフィルタ１０１の動作について、図７及び
（数１）式を用いてより詳細に説明する。デジタル信号
系列の入力データは加算器１０２で加算器１０７の出力
と加算される。尚、加算器１０７の出力は（数１）式中
のの分母の項に相当する。加算器１０２の出力の一方
は、遅延器１０３で１サンプリング時間遅延される。
尚、これは（数１）式中のｚ ^-1項に対応する。遅延器１
０３の出力の一方は乗算器１０４でｂ₁ 倍され、遅延器
１０３の出力の他方は遅延器１０５でさらに１サンプリ
ング時間遅延される。尚、これは（数１）式中のｚ^-2項
に対応する。遅延器１０５の出力の一方は乗算器１０６
でｂ₂ 倍され、乗算器１０４の出力と乗算器１０６の出
力が加算器１０７で加算される。加算器１０２の出力の
他方は乗算器１０８でａ₀ 倍され、遅延器１０５の出力
の他方は乗算器１０９でａ₂ 倍される。乗算器１０８の
出力と乗算器１０９の出力は加算器１１０で加算され、
時系列出力データが得られる。

【０００８】次に、従来の低域通過型の再帰型デジタル
フィルタの構成について図８を用いて説明する。図８は
従来の低域通過型の再帰型デジタルフィルタのブロック
図である。図８に示した低域通過型の再帰型デジタルフ
ィルタ２０１はデジタル信号系列の入力データを低域減
衰させて出力するものであり、デジタル信号系列の入力
データと加算器２０７の出力を加算する加算器２０２
と、加算器２０２の出力の一方をを１サンプリング時間
遅延する遅延器２０３と、遅延器２０３の出力の一方を
をｂ₁ 倍する乗算器２０４と、遅延器２０３の出力の他
方をさらに１サンプリング時間遅延する遅延器２０５
と、遅延器２０５の出力の一方をｂ₂ 倍する乗算器２０
６と、乗算器２０４の出力と乗算器２０６の出力を加算
する加算器２０７と、加算器２０２の出力の他方をａ₀
倍する乗算器２０８と、遅延器２０３の出力の別の他方
をａ₁ 倍する乗算器２０９と、遅延器２０５の出力の他
方をａ ₂ 倍する乗算器２１０と、乗算器２０９の出力と
乗算器２１０の出力を加算する加算器２１１と、乗算器
２０８の出力と加算器２１１の出力を加算する加算器２
１２と、を備えている。

【０００９】ここで、図８に示した低域通過型の再帰型
デジタルフィルタ２０１における伝達関数をＴ₂ （ｚ）
とすると、Ｔ₂ （ｚ）は（数２）式で表される。

【００１０】

【数２】

【００１１】但し、（数２）におけるａ₀ 、ａ₁ 、ａ
₂ 、ｂ₁ 、ｂ₂ は、サンプリング周波数とアナログフィ
ルタのカットオフ周波数、クオリティファクタ及びゲイ
ンから構成されるパラメータである。すなわち、（数
２）式中の分母は図８のフィードバックループに対応
し、分子はフィードフォワードループに対応している。

【００１２】次に、上記構成を有する低域通過型の再帰
型デジタルフィルタ２０１の動作について、図８及び
（数２）式を用いてより詳細に説明する。デジタル信号
系列の入力データは加算器２０２で加算器２０７の出力
と加算される。尚、加算器２０７の出力は（数２）式中
の分母の項に相当する。加算器２０２の出力の一方は、
遅延器２０３で１サンプリング時間遅延される。尚、こ
れは（数２）のｚ^-1項に対応する。遅延器２０３の出力
の一方は乗算器２０４でｂ₁ 倍され、遅延器２０３の出
力の他方は遅延器２０５でさらに１サンプリング時間遅
延される。尚、これは（数２）中のｚ^-2項に対応する。
２サンプリング時間遅延したフィルタ入力信号である遅
延器２０５の出力の一方は乗算器２０６でｂ₂ 倍され
る。乗算器２０４の出力と乗算器２０６の出力は加算器
２０７で加算される。加算器２０２の出力の他方は乗算
器２０８でａ₀ 倍される。遅延器２０３の出力の別の他
方は乗算器２０９でａ₁ 倍される。遅延器２０５の出力
の他方は乗算器２１０でａ₂ 倍される。乗算器２０９の
出力と乗算器２１０の出力は加算器２１１で加算され
る。乗算器２０８の出力と加算器２１１の出力は加算器
２１２で加算され、時系列出力データが得られる。

【００１３】次に、従来の高域通過型の再帰型デジタル
フィルタの構成について図９を用いて説明する。図９は
従来の高域通過型の再帰型デジタルフィルタのブロック
図である。図９に示した高域通過型の再帰型デジタルフ
ィルタ３０１はデジタル信号系列の入力データを高域減
衰させて出力するものであり、デジタル信号系列の入力
データと加算器３０７の出力を加算する加算器３０２
と、加算器３０２の出力の一方を１サンプリング時間遅
延する遅延器３０３と、遅延器３０３の出力の一方をｂ
₁ 倍する乗算器３０４と、遅延器３０３の出力の他方を
さらに１サンプリング時間遅延する遅延器３０５と、遅
延器３０５の出力の一方をｂ₂ 倍する乗算器３０６と、
乗算器３０４の出力と乗算器３０６の出力を加算する加
算器３０７と、加算器３０２の出力の他方をａ₀ 倍する
乗算器３０８と、遅延器３０３の出力の別の他方をａ₁
倍する乗算器３０９と、遅延器３０５の出力の他方をａ
₂ 倍する乗算器３１０と、乗算器３０９の出力と乗算器
３１０の出力を加算する加算器３１１と、乗算器３０８
の出力と加算器３１１の出力を加算する加算器３１２
と、を備えている。

【００１４】ここで、図９に示した高域通過型の再帰型
デジタルフィルタ３０１における伝達関数をＴ₃ （ｚ）
とすると、Ｔ₃ （ｚ）は（数３）式で表される。

【００１５】

【数３】

【００１６】但し、（数３）式中のａ₀ ，ａ₁ ，ａ₂ ，
ｂ₁ ，ｂ₂ は、サンプリング周波数とアナログフィルタ
のカットオフ周波数、クオリティファクタ及びゲインか
ら構成されるパラメータである。すなわち、（数３）式
中の分母は図９のフィードバックループに対応し、分子
はフィードフォワードループに対応している。

【００１７】次に、上記構成を有する低域通過型の再帰
型デジタルフィルタ２０１の動作について、図９及び
（数３）式を用いてより詳細に説明する。デジタル信号
系列の入力データは加算器３０２で加算器３０７の出力
と加算される。尚、加算器３０７の出力は（数３）式の
分母の項に相当する。加算器３０２の出力の一方は、遅
延器３０３で１サンプリング時間遅延される。尚、これ
は（数３）式中のｚ^-1項に対応する。遅延器３０３の出
力の一方は乗算器３０４でｂ₁ 倍され、遅延器３０３の
出力の他方は遅延器３０５でさらに１サンプリング時間
遅延される。尚、これは（数３）式中のｚ^-2項に対応す
る。遅延器３０５の出力の一方は乗算器３０６でｂ₂ 倍
される。乗算器３０４の出力と乗算器３０６の出力は加
算器３０７で加算される。加算器３０２の出力の他方は
乗算器３０８でａ₀ 倍される。遅延器３０３の出力の別
の他方は乗算器３０９でａ₁ 倍される。遅延器３０５の
出力の他方は乗算器３１０でａ₂ 倍される。乗算器３０
９の出力と乗算器３１０の出力は加算器３１１で加算さ
れる。乗算器３０８の出力と加算器３１１の出力は加算
器３１２で加算され、時系列出力データが得られる。

【００１８】ところで、上記に示した３種類の再帰型デ
ジタルフィルタの構成要素の一つである乗算器として
は、直並列型乗算器や並列型乗算器が知られている。直
並列型乗算器としては、被乗数のビット数分の全加算器
を用い、乗数を１ビットずつ入力して、乗算結果を順次
加算しシフトしていくものや、被乗数のビット数分の全
加算器を用い、シフトレジスタで乗数をシフトしながら
１ビットずつ入力して乗算し、この際の乗算結果を順次
加算することにより、最終的な乗算結果をえるというも
のもある。一方、並列型乗算器としては、部分正規を求
めるＡＮＤ回路と、部分和を求める全加算器とからなる
並列乗算器単位回路をアレー状に並べて構成したものが
ある。

【００１９】

【発明が解決しようとする課題】しかしながら、上記従
来の再帰型デジタルフィルタは、構成要素の一つである
デジタル乗算器が多くのゲート回路を用いて構成されて
おり、乗数のビット数や被乗数のビット数が増加する
と、乗算器のゲート数は非常に多くなり、デジタル乗算
器の消費電力が増加し、結果的に再帰型デジタルフィル
タ全体での消費電力を増大させてしまうという課題を有
していた。

【００２０】本発明は上記課題を解決するものであり、
乗算器の占めるゲート数の割合を低減して消費電力を小
さくすることが可能な再帰型デジタルフィルタの提供を
目的とする。

【００２１】

【課題を解決するための手段】上記課題を解決するため
に本発明の再帰型デジタルフィルタは、デジタル信号系
列の入力データにフィードバック項を加算する第１加算
器と、第１加算器の出力に被乗数ａ₀ を乗じる第１乗算
器と、第１乗算器の出力の一方を１サンプリング時間遅
延する第１遅延器と、第１遅延器の出力の一方に被乗数
ｂ₁ ’を乗じる第２乗算器と、第１遅延器の出力の他方
をさらに１サンプリング時間遅延する第２遅延器と、第
２遅延器の出力の一方に被乗数ｂ₂ ’を乗じる第３乗算
器と、第２乗算器の出力と第３乗算器の出力を加算して
フィードバック項を得る第２加算器と、第２遅延器の出
力の他方を−１倍する符号反転器と、第１乗算器の出力
の他方と符号反転器の出力を加算する第３加算器と、を
備えた構成よりなる。

【００２２】この構成により、乗算器の占めるゲート数
の割合を低減して消費電力を小さくすることが可能な帯
域通過型の再帰型デジタルフィルタを提供することがで
きる。

【００２３】また、本発明の他の構成の再帰型デジタル
フィルタは、デジタル信号系列の入力データにフィード
バック項を加算する第１加算器と、第１加算器の出力に
被乗数ａ₀ を乗じる第１乗算器と、第１乗算器の出力の
一方を１サンプリング時間遅延する第１遅延器と、第１
遅延器の出力の一方に被乗数ｂ₁ ’を乗じる第２乗算器
と、第１遅延器の出力の他方をさらに１サンプリング時
間遅延する第２遅延器と、第２遅延器の出力の一方に被
乗数ｂ₂ ’を乗じる第３乗算器と、第２乗算器の出力と
第３乗算器の出力を加算してフィードバック項を得る第
２加算器と、第１遅延器の出力の別の他方を１ビットシ
フトアップするビットシフタと、ビットシフタの出力と
第２遅延器の出力の他方を加算する第３加算器と、第１
乗算器の出力の他方と第３加算器の出力を加算する第４
加算器と、を備えた構成よりなる。

【００２４】この構成により、乗算器の占めるゲート数
の割合を低減して消費電力を小さくすることが可能な低
域通過型の再帰型デジタルフィルタを提供することがで
きる。

【００２５】さらに、本発明の他の構成の再帰型デジタ
ルフィルタは、デジタル信号系列の入力データにフィー
ドバック項を加算する第１加算器と、第１加算器の出力
に被乗数ａ₀ を乗じる第１乗算器と、第１乗算器の出力
の一方を１サンプリング時間遅延する第１遅延器と、第
１遅延器の出力の一方に被乗数ｂ₁ ’を乗じる第２乗算
器と、第１遅延器の出力の他方をさらに１サンプリング
時間遅延する第２遅延器と、第２遅延器の出力の一方に
被乗数ｂ₂ ’を乗じる第３乗算器と、第２乗算器の出力
と第３乗算器の出力を加算してフィードバック項を得る
第２加算器と、第１遅延器の出力の別の他方を１ビット
シフトアップするビットシフタと、ビットシフタの出力
を−１倍する符号反転器と、符号反転器の出力と第２遅
延器の出力の他方を加算する第３加算器と、第１乗算器
の出力の他方と第３加算器の出力を加算する第４加算器
と、を備えた構成よりなる。

【００２６】この構成により、乗算器の占めるゲート数
の割合を低減して消費電力を小さくすることが可能な高
域通過型の再帰型デジタルフィルタを提供することがで
きる。

【００２７】

【発明の実施の形態】本発明の請求項１に記載の発明
は、デジタル信号系列の入力データにフィードバック項
を加算する第１加算器と、第１加算器の出力に被乗数ａ
₀ を乗じる第１乗算器と、第１乗算器の出力の一方を１
サンプリング時間遅延する第１遅延器と、第１遅延器の
出力の一方に被乗数ｂ₁ ’を乗じる第２乗算器と、第１
遅延器の出力の他方をさらに１サンプリング時間遅延す
る第２遅延器と、第２遅延器の出力の一方に被乗数ｂ
₂ ’を乗じる第３乗算器と、第２乗算器の出力と第３乗
算器の出力を加算してフィードバック項を得る第２加算
器と、第２遅延器の出力の他方を−１倍する符号反転器
と、第１乗算器の出力の他方と符号反転器の出力を加算
する第３加算器と、を備えたこととしたものであり、乗
算器の個数を従来に比べて３／４に削減できるともに、
符号反転器は乗算器に比べて非常に少ないゲート数で実
現できるため、デジタルフィルタ全体のゲート数を低減
することが可能になるという作用を有する。

【００２８】本発明の請求項２に記載の発明は、デジタ
ル信号系列の入力データにフィードバック項を加算する
第１加算器と、第１加算器の出力に被乗数ａ₀ を乗じる
第１乗算器と、第１乗算器の出力の一方を１サンプリン
グ時間遅延する第１遅延器と、第１遅延器の出力の一方
に被乗数ｂ₁ ’を乗じる第２乗算器と、第１遅延器の出
力の他方をさらに１サンプリング時間遅延する第２遅延
器と、第２遅延器の出力の一方に被乗数ｂ₂ ’を乗じる
第３乗算器と、第２乗算器の出力と第３乗算器の出力を
加算してフィードバック項を得る第２加算器と、第１遅
延器の出力の別の他方を１ビットシフトアップするビッ
トシフタと、ビットシフタの出力と第２遅延器の出力の
他方を加算する第３加算器と、第１乗算器の出力の他方
と第３加算器の出力を加算する第４加算器と、を備えた
こととしたものであり、乗算器の個数を従来に比べて３
／５に削減できるとともに、ビットシフタはデータバス
を１ビットシフトアップして接続し直すだけであり、０
ゲート数で実現できるため、デジタルフィルタ全体のゲ
ート数を低減することが可能になるという作用を有す
る。

【００２９】本発明の請求項３に記載の発明は、デジタ
ル信号系列の入力データにフィードバック項を加算する
第１加算器と、第１加算器の出力に被乗数ａ₀ を乗じる
第１乗算器と、第１乗算器の出力の一方を１サンプリン
グ時間遅延する第１遅延器と、第１遅延器の出力の一方
に被乗数ｂ₁ ’を乗じる第２乗算器と、第１遅延器の出
力の他方をさらに１サンプリング時間遅延する第２遅延
器と、第２遅延器の出力の一方に被乗数ｂ₂ ’を乗じる
第３乗算器と、第２乗算器の出力と第３乗算器の出力を
加算してフィードバック項を得る第２加算器と、第１遅
延器の出力の別の他方を１ビットシフトアップするビッ
トシフタと、ビットシフタの出力を−１倍する符号反転
器と、符号反転器の出力と第２遅延器の出力の他方を加
算する第３加算器と、第１乗算器の出力の他方と第３加
算器の出力を加算する第４加算器と、を備えたこととし
たものであり、乗算器の個数を従来に比べて３／５に削
減できるとともに、ビットシフタはデータバスを１ビッ
トシフトアップして接続し直すだけで０ゲート数で実現
できるため、符号反転器のゲート数を乗算器に比べて非
常に少なくすることができ、デジタルフィルタ全体のゲ
ート数を低減することが可能になるという作用を有す
る。

【００３０】以下に、本発明の実施の形態の具体例を図
面を参照しながら説明する。 （実施の形態１）図１は本発明の第１実施の形態におけ
る帯域通過型の再帰型デジタルフィルタのブロック図、
図２は本発明の第１実施の形態における帯域通過型の再
帰型デジタルフィルタと従来の帯域通過型の再帰型デジ
タルフィルタの構成を比較するためのブロック図であ
る。図１に示したように、本実施の形態における帯域通
過型の再帰型デジタルフィルタ１１８は、デジタル信号
系列の入力データと加算器１０７の出力を加算する加算
器１０２と、加算器１０２の出力をａ₀倍する乗算器１
１７と、乗算器１１７の出力の一方を１サンプリング時
間遅延する遅延器１０３と、遅延器１０３の出力の一方
をｂ₁ ’倍する乗算器１１１と、遅延器１０３の出力の
他方をさらに１サンプリング時間遅延する遅延器１０５
と、遅延器１０５の出力の一方をｂ₂ ’倍する乗算器１
１３と、乗算器１１１の出力と乗算器１１３の出力を加
算する加算器１０７と、遅延器１０５の出力の他方を−
１倍する符号反転器１１６と、乗算器１１７の出力の他
方と符号反転器１１６の出力を加算する加算器１１０
と、を備えている。

【００３１】ここで、図７に示した従来の帯域通過型の
再帰型デジタルフィルタの伝達関数Ｔ₁ （ｚ）を表す
（数１）式中のパラメータａ₀ 、ａ₂ 、ｂ₁ 、ｂ₂ は、
サンプリング周波数Ｔと、アナログフィルタのカットオ
フ周波数ｗ₀ 、クオリティファクタＱ、ゲインＡを用い
て、それぞれ以下の（数４）式、（数５）式、（数６）
式、（数７）式で表現できる。

【００３２】

【数４】

【００３３】

【数５】

【００３４】

【数６】

【００３５】

【数７】

【００３６】ここで、（数４）式及び（数５）式より
（数８）式が得られ、

【００３７】

【数８】

【００３８】（数４）式及び（数６）式より、ｂ₁ ／ａ
₀ をｂ₁ ’とすると、ｂ₁ ’は（数９）式で表される。

【００３９】

【数９】

【００４０】さらに、（数４）式及び（数７）式より、
ｂ₂ ／ａ₀ をｂ₂ ’とすると、ｂ₂’は（数１０）式で
表現できる。

【００４１】

【数１０】

【００４２】（数８）式より、図７に示した乗算器１０
９は、図２に示したように乗算器１１５でａ₀ 倍した後
に、符号反転器１１６で符号反転することと等価であ
る。また、（数９）式より、図７の乗算器１０４は、図
２に示したように乗算器１１２でａ₀ 倍した後に、乗算
器１１１でｂ₁ ’倍することと等価である。また、（数
１０）式より、図７の乗算器１０６は、図２に示したよ
うに乗算器１１４でａ₀倍した後に、乗算器１１３でｂ₂
’倍することと等価である。したがって、（数８）
式、（数９）式、（数１０）式を用いると、図７に示し
た従来の帯域通過型の再帰型デジタルフィルタは図２の
ように構成変更できる。さらに、乗算器１０８，１１
２，１１４，１１５はいずれもａ₀ 倍の乗算器であるた
め、乗算器１０８，１１２，１１４，１１５を括り出す
と図１のように構成変更できる。

【００４３】次に上記構成を有する本実施の形態の再帰
型デジタルフィルタについて、図１を用いて以下にその
動作を説明する。デジタル信号系列の入力データは加算
器１０２で加算器１０７の出力と加算され、加算器１０
２の出力は乗算器１１７でａ ₀ 倍される。乗算器１１７
の出力の一方は遅延器１０３で１サンプリング時間遅延
された後、遅延器１０３の出力の一方は乗算器１１１で
ｂ₁ ’倍される。遅延器１０３の出力の他方は、遅延器
１０５でさらに１サンプリング時間遅延された後、この
遅延器１０５の出力の一方は乗算器１１３でｂ₂ ’倍さ
れる。乗算器１１１の出力と乗算器１１３の出力は加算
器１０７で加算される。遅延器１０５の出力の他方は、
符号反転器１１６で−１倍された後、この符号反転器１
１６の出力と乗算器１１７の出力の他方が加算器１１０
で加算され、フィルタ出力データとなる。

【００４４】以上のように本実施の形態によれば、乗算
器の個数を図７に示した従来例に比べて３／４に削減で
きるともに、符号反転器１１６は乗算器に比べて非常に
少ないゲート数で実現できるため、デジタルフィルタ全
体のゲート数を低減することが可能となる。

【００４５】（実施の形態２）図３は本発明の第２実施
の形態における低域通過型の再帰型デジタルフィルタの
ブロック図、図４は本発明の第２実施の形態における低
域通過型の再帰型デジタルフィルタと従来の低域通過型
の再帰型デジタルフィルタとを比較するためのブロック
図である。図３に示したように、本実施の形態における
低域通過型の再帰型デジタルフィルタ２２０は、デジタ
ル信号系列の入力データと加算器２０７の出力を加算す
る加算器２０２と、加算器２０２の出力をａ₀ 倍する乗
算器２１９と、乗算器２１９の出力の一方を１サンプリ
ング時間遅延する遅延器２０３と、遅延器２０３の出力
の一方をｂ₁ ’倍する乗算器２１３と、遅延器２０３の
出力の他方をさらに１サンプリング時間遅延する遅延器
２０５と、遅延器２０５の出力の一方をｂ₂ ’倍する乗
算器２１５と、乗算器２１３の出力と乗算器２１５の出
力を加算する加算器２０７と、遅延器２０３の出力の別
の他方を１ビットシフトアップするビットシフタ２１８
と、ビットシフタ２１８の出力と遅延器２０５の出力の
他方を加算する加算器２１１と、乗算器２１９の出力の
一方と加算器２１１の出力を加算する加算器２１２と、
を備えている。

【００４６】ここで、図８に示した従来の低域通過型の
再帰型デジタルフィルタの伝達関数Ｔ₂ （ｚ）を表す
（数２）式中のパラメータａ₀ ，ａ₁ ，ａ₂ ，ｂ₁ ，ｂ
₂ は、サンプリング周波数Ｔと、アナログフィルタのカ
ットオフ周波数ｗ₀ 、クオリティファクタＱ、ゲインＡ
を用いて、それぞれ以下の（数１１）式、（数１２）
式、（数１３）式、（数１４）式、（数１５）式で表現
できる。

【００４７】

【数１１】

【００４８】

【数１２】

【００４９】

【数１３】

【００５０】

【数１４】

【００５１】

【数１５】

【００５２】ここで、（数１１）式及び（数１２）式よ
り（数１６）式が得られ、

【００５３】

【数１６】

【００５４】（数１１）式及び（数１３）式より（数１
７）式が得られる。

【００５５】

【数１７】

【００５６】また、ｂ₁ ／ａ₀ をｂ₁ ’とすると、ｂ
₁ ’は（数１１）式及び（数１４）式より（数１８）式
で表される。

【００５７】

【数１８】

【００５８】さらに、（数１１）式及び（数１５）式よ
り、ｂ₂ ／ａ₀ をｂ₂ ’とすると、ｂ₂ ’は（数１９）
式で表現できる。

【００５９】

【数１９】

【００６０】（数１６）式より、図８に示した乗算器２
０９は、図４に示したように乗算器２１７でａ₀ 倍した
後に、ビットシフタ２１８で１ビットシフトアップする
ことと等価である（２進数演算においては、２ⁿ 倍はｎ
ビットシフトアップすることと等価である。）。また、
（数１７）式より、図８の乗算器２１０はａ₀ 倍の乗算
と等価である。また、（数１８）式より図８に示した乗
算器２０４は、図４に示したように乗算器２１４でａ₀
倍した後に、乗算器２１３でｂ₁ ’倍することと等価で
ある。また、（数１９）式より図８の乗算器２０６は、
図４に示したように乗算器２１６でａ₀ 倍した後に、乗
算器２１５でｂ₂ ’倍することと等価である。したがっ
て、（数１６）式、（数１７）式、（数１８）式、（数
１９）式を用いると、図８に示した従来の低域通過型の
再帰型デジタルフィルタは図４のように構成変更でき
る。さらに、乗算器２０８，２１４，２１６，２１７，
２１０はいずれもａ₀ 倍の乗算器であるため、乗算器２
０８，２１４，２１６，２１７，２１０を括り出すと図
３のように構成変更できる。

【００６１】次に上記構成を有する本実施の形態におけ
る低域通過型の再帰型デジタルフィルタについて、図３
を用いて以下にその動作を説明する。デジタル信号系列
の入力データは加算器２０２で加算器２０７の出力と加
算され、加算器２０２の出力は乗算器２１９でａ₀ 倍さ
れる。乗算器２１９の出力の一方は遅延器２０３で１サ
ンプリング時間遅延された後、遅延器２０３の出力の一
方は乗算器２１３でｂ ₁ ’倍される。遅延器２０３の出
力の他方は、遅延器２０５でさらに１サンプリング時間
遅延された後、この遅延器２０５の出力の一方は乗算器
２１５でｂ₂ ’倍される。乗算器２１３の出力と乗算器
２１５の出力は加算器２０７で加算される。遅延器２０
３の出力の別の他方は、ビットシフタ２１８で１ビット
シフトアップされた後、このビットシフタ２１８の出力
と遅延器２０５の出力の他方が加算器２１１で加算され
る。さらに、乗算器２１９の出力の他方と加算器２１１
の出力が加算器２１２で加算され、フィルタ出力データ
となる。

【００６２】以上のように本実施の形態によれば、乗算
器の個数を図８に示した従来例に比べて３／５に削減で
きるとともに、ビットシフタ２１８はデータバスを１ビ
ットシフトアップして接続し直すだけであり、０ゲート
数で実現できるため、デジタルフィルタ全体のゲート数
を低減することが可能となる。

【００６３】（実施の形態３）図５は本発明の第３実施
の形態における高域通過型の再帰型デジタルフィルタの
ブロック図、図６は本発明の第３実施の形態における高
域通過型の再帰型デジタルフィルタと従来の高域通過型
の再帰型デジタルフィルタの構成を比較するためのブロ
ック図である。図５に示したように、本実施の形態にお
ける高域通過型の再帰型デジタルフィルタ３２１は、デ
ジタル信号系列の入力データと加算器３０７の出力を加
算する加算器３０２と、加算器３０２の出力をａ₀ 倍す
る乗算器３２０と、乗算器３２０の出力の一方を１サン
プリング時間遅延する遅延器３０３と、遅延器３０３の
出力の一方をｂ₁ ’倍する乗算器３１３と、遅延器３０
３の出力の他方をさらに１サンプリング時間遅延する遅
延器３０５と、遅延器３０５の出力の一方をｂ₂ ’倍す
る乗算器３１５と、乗算器３１３の出力と乗算器３１５
の出力を加算する加算器３０７と、遅延器３０３の出力
の別の他方を１ビットシフトアップするビットシフタ３
１８と、ビットシフタ３１８の出力を−１倍する符号反
転器３１９と、符号反転器３１９の出力と遅延器３０５
の出力の他方を加算する加算器３１１と、乗算器３２０
の出力の他方と加算器３１１の出力を加算する加算器３
１２と、を備えている。

【００６４】ここで、図９に示した従来の高域通過型の
再帰型デジタルフィルタの伝達関数Ｔ₃ （ｚ）を表す
（数３）式中のパラメータａ₀ ，ａ₁ ，ａ₂ ，ｂ₁ ，ｂ
₂ は、サンプリング周波数Ｔと、アナログフィルタのカ
ットオフ周波数ｗ₀ 、クオリティファクタＱ、ゲインＡ
を用いて、それぞれ以下の（数２０）式、（数２１）
式、（数２２）式、（数２３）式、（数２４）式で表現
できる。

【００６５】

【数２０】

【００６６】

【数２１】

【００６７】

【数２２】

【００６８】

【数２３】

【００６９】

【数２４】

【００７０】ここで、（数２０）式及び（数２１）式よ
り（数２５）式が得られ、

【００７１】

【数２５】

【００７２】（数２０）式及び（数２２）式より（数２
６）式が得られる。

【００７３】

【数２６】

【００７４】また、ｂ₁ ／ａ₀ をｂ₁ ’とすると、ｂ
₁ ’は（数２０）式及び（数２３）式より（数２７）式
で表される。

【００７５】

【数２７】

【００７６】さらに、（数２０）式及び（数２４）式よ
り、ｂ₂ ／ａ₀ をｂ₂ ’とすると、ｂ₂ ’は（数２８）
式で表現できる。

【００７７】

【数２８】

【００７８】（数２５）式より、図９に示した乗算器３
０９は、図６に示したように乗算器３１７でａ₀ 倍した
後に、ビットシフタ３１８で１ビットシフトアップし、
さらに符号反転器３１９で−１を乗じることと等価であ
る（２進数演算においては、２ⁿ 倍はｎビットシフトア
ップすることと等価である。）。また、（数２６）式よ
り、図９の乗算器３１０はａ₀ 倍の乗算と等価である。
また、（数２７）式より図９に示した乗算器３０４は、
図６に示したように乗算器３１４でａ₀ 倍した後に、乗
算器３１３でｂ₁ ’倍することと等価である。また、
（数２８）式より図９の乗算器３０６は、図６に示した
ように乗算器３１６でａ₀ 倍した後に、乗算器３１５で
ｂ₂ ’倍することと等価である。したがって、（数２
５）式、（数２６）式、（数２７）式、（数２８）式を
用いると、図９に示した従来の高域通過型の再帰型デジ
タルフィルタは図６のように構成変更できる。さらに、
乗算器３０８，３１４，３１６，３１７，３１０はいず
れもａ₀ 倍の乗算器であるため、乗算器３０８，３１
４，３１６，３１７，３１０を括り出すと図５のように
構成変更できる。

【００７９】次に上記構成を有する本実施の形態におけ
る高域通過型の再帰型デジタルフィルタについて、図５
を用いて以下にその動作を説明する。デジタル信号系列
の入力データは加算器３０２で加算器３０７の出力と加
算され、加算器３０２の出力は乗算器３２０でａ₀ 倍さ
れる。乗算器３２０の出力の一方は遅延器３０３で１サ
ンプリング時間遅延された後、遅延器３０３の出力の一
方は乗算器３１３でｂ ₁ ’倍される。遅延器３０３の出
力の他方は、遅延器３０５でさらに１サンプリング時間
遅延された後、この遅延器３０５の出力の一方は乗算器
３１５でｂ₂ ’倍される。乗算器３１３の出力と乗算器
３１５の出力は加算器３０７で加算される。遅延器３０
３の出力の別の他方は、ビットシフタ３１８で１ビット
シフトアップされた後、このビットシフタ３１８の出力
は符号反転器３１９で−１倍される。符号反転器３１９
の出力と遅延器３０５の出力の他方は加算器３１１で加
算される。さらに、乗算器３２０の出力の他方と加算器
３１１の出力が加算器３１２で加算され、フィルタ出力
データとなる。

【００８０】以上のように本実施の形態によれば、乗算
器の個数を図９に示した従来例に比べて３／５に削減で
きるとともに、ビットシフタ３１８はデータバスを１ビ
ットシフトアップして接続し直すだけで０ゲート数で実
現できるため、符号反転器３１９のゲート数を乗算器に
比べて非常に少なくすることができ、デジタルフィルタ
全体のゲート数を低減することが可能となる。

【００８１】

【発明の効果】以上のように本発明によれば、フィルタ
特性を変えることなく、従来に比べて少ないゲート数で
再帰型デジタルフィルタを実現できることから、再帰型
デジタルフィルタの消費電力を低減できるという優れた
効果が得られる。

【図面の簡単な説明】

【図１】本発明の第１実施の形態における帯域通過型の
再帰型デジタルフィルタのブロック図

【図２】本発明の第１実施の形態における帯域通過型の
再帰型デジタルフィルタと従来の帯域通過型の再帰型デ
ジタルフィルタの構成を比較するためのブロック図

【図３】本発明の第２実施の形態における低域通過型の
再帰型デジタルフィルタのブロック図

【図４】本発明の第２実施の形態における低域通過型の
再帰型デジタルフィルタと従来の低域通過型の再帰型デ
ジタルフィルタとを比較するためのブロック図

【図５】本発明の第３実施の形態における高域通過型の
再帰型デジタルフィルタのブロック図

【図６】本発明の第３実施の形態における高域通過型の
再帰型デジタルフィルタと従来の高域通過型の再帰型デ
ジタルフィルタの構成を比較するためのブロック図

【図７】従来の帯域通過型の再帰型デジタルフィルタの
ブロック図

【図８】従来の低域通過型の再帰型デジタルフィルタの
ブロック図

【図９】従来の高域通過型の再帰型デジタルフィルタの
ブロック図

【符号の説明】

１０１，１１８ 帯域通過型の再帰型デジタルフィルタ １０２，１０７，１１０ 加算器 １０３，１０５ 遅延器 １０４，１０６，１０８，１０９ 乗算器 １１１，１１２，１１３，１１４，１１５，１１７ 乗
算器 １１６ 符号反転器 ２０１，２２０ 低域通過型の再帰型デジタルフィルタ ２０２，２０７，２１１，２１２ 加算器 ２０３，２０５ 遅延器 ２０４，２０６，２０８，２０９，２１０ 乗算器 ２１３，２１４，２１５，２１６，２１７，２１９ 乗
算器 ２１８ ビットシフタ ３０１，３２１ 高域通過型の再帰型デジタルフィルタ ３０２，３０７，３１１，３１２ 加算器 ３０４，３０６，３０８，３０９，３１０ 乗算器 ３０３，３０５ 遅延器 ３１３，３１４，３１５，３１６，３１７，３２０ 乗
算器 ３１８ ビットシフタ ３１９ 符号反転器

Claims (3)

【特許請求の範囲】
1. 【請求項１】デジタル信号系列の入力データにフィード
   バック項を加算する第１加算器と、前記第１加算器の出
   力に被乗数ａ₀ を乗じる第１乗算器と、前記第１乗算器
   の出力の一方を１サンプリング時間遅延する第１遅延器
   と、前記第１遅延器の出力の一方に被乗数ｂ₁ ’を乗じ
   る第２乗算器と、前記第１遅延器の出力の他方をさらに
   １サンプリング時間遅延する第２遅延器と、前記第２遅
   延器の出力の一方に被乗数ｂ₂ ’を乗じる第３乗算器
   と、前記第２乗算器の出力と前記第３乗算器の出力を加
   算して前記フィードバック項を得る第２加算器と、前記
   第２遅延器の出力の他方を−１倍する符号反転器と、前
   記第１乗算器の出力の他方と前記符号反転器の出力を加
   算する第３加算器と、を備えたことを特徴とする再帰型
   デジタルフィルタ。
2. 【請求項２】デジタル信号系列の入力データにフィード
   バック項を加算する第１加算器と、前記第１加算器の出
   力に被乗数ａ₀ を乗じる第１乗算器と、前記第１乗算器
   の出力の一方を１サンプリング時間遅延する第１遅延器
   と、前記第１遅延器の出力の一方に被乗数ｂ₁ ’を乗じ
   る第２乗算器と、前記第１遅延器の出力の他方をさらに
   １サンプリング時間遅延する第２遅延器と、前記第２遅
   延器の出力の一方に被乗数ｂ₂ ’を乗じる第３乗算器
   と、前記第２乗算器の出力と前記第３乗算器の出力を加
   算して前記フィードバック項を得る第２加算器と、前記
   第１遅延器の出力の別の他方を１ビットシフトアップす
   るビットシフタと、前記ビットシフタの出力と前記第２
   遅延器の出力の他方を加算する第３加算器と、前記第１
   乗算器の出力の他方と前記第３加算器の出力を加算する
   第４加算器と、を備えたことを特徴とする再帰型デジタ
   ルフィルタ。
3. 【請求項３】デジタル信号系列の入力データにフィード
   バック項を加算する第１加算器と、前記第１加算器の出
   力に被乗数ａ₀ を乗じる第１乗算器と、前記第１乗算器
   の出力の一方を１サンプリング時間遅延する第１遅延器
   と、前記第１遅延器の出力の一方に被乗数ｂ₁ ’を乗じ
   る第２乗算器と、前記第１遅延器の出力の他方をさらに
   １サンプリング時間遅延する第２遅延器と、前記第２遅
   延器の出力の一方に被乗数ｂ₂ ’を乗じる第３乗算器
   と、前記第２乗算器の出力と前記第３乗算器の出力を加
   算して前記フィードバック項を得る第２加算器と、前記
   第１遅延器の出力の別の他方を１ビットシフトアップす
   るビットシフタと、前記ビットシフタの出力を−１倍す
   る符号反転器と、前記符号反転器の出力と前記第２遅延
   器の出力の他方を加算する第３加算器と、前記第１乗算
   器の出力の他方と前記第３加算器の出力を加算する第４
   加算器と、を備えたことを特徴とする再帰型デジタルフ
   ィルタ。