JPH10143114A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH10143114A JPH10143114A JP29865596A JP29865596A JPH10143114A JP H10143114 A JPH10143114 A JP H10143114A JP 29865596 A JP29865596 A JP 29865596A JP 29865596 A JP29865596 A JP 29865596A JP H10143114 A JPH10143114 A JP H10143114A
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Abstract
(57)【要約】
【課題】 水平スイッチＨＳＷをＣＭＯＳ回路で構成す
ることにより発生し易くなるスイッチングノイズのばら
つきの発生を抑え、表示装置のユニフォーミティ向上を
図った液晶表示装置を提供する。 【解決手段】 本発明の液晶表示装置は、Ｈドライバ３
を構成するシフトレジスタＳ／Ｒ６、各シフトレジスタ
Ｓ／Ｒに一方が接続され、他方に極性パルスＦＲＰ、そ
の逆極性のＸＦＲＰが接続される２つのＮＡＮＤゲート
ｘ１およびｘ２、ｘ１、ｘ２に接続されたインバータ
７、映像信号Ｖｓｉｇの入力されるビデオライン５に接
続された水平スイッチＨＳＷ４により構成される。そし
て、２つのＮＡＮＤゲートｘ１およびｘ２では、水平ス
イッチＨＳＷ４を、映像信号の極性に応じてｐＭＯＳ側
またはｎＭＯＳ側の何れか一方のみを選択して駆動す
る。これにより、水平スイッチＨＳＷのスイッチングノ
イズのばらつきの発生を抑え、表示装置のユニフォーミ
ティを向上することができる。
ることにより発生し易くなるスイッチングノイズのばら
つきの発生を抑え、表示装置のユニフォーミティ向上を
図った液晶表示装置を提供する。 【解決手段】 本発明の液晶表示装置は、Ｈドライバ３
を構成するシフトレジスタＳ／Ｒ６、各シフトレジスタ
Ｓ／Ｒに一方が接続され、他方に極性パルスＦＲＰ、そ
の逆極性のＸＦＲＰが接続される２つのＮＡＮＤゲート
ｘ１およびｘ２、ｘ１、ｘ２に接続されたインバータ
７、映像信号Ｖｓｉｇの入力されるビデオライン５に接
続された水平スイッチＨＳＷ４により構成される。そし
て、２つのＮＡＮＤゲートｘ１およびｘ２では、水平ス
イッチＨＳＷ４を、映像信号の極性に応じてｐＭＯＳ側
またはｎＭＯＳ側の何れか一方のみを選択して駆動す
る。これにより、水平スイッチＨＳＷのスイッチングノ
イズのばらつきの発生を抑え、表示装置のユニフォーミ
ティを向上することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばカメラ一体
型ＶＴＲや液晶プロジェクタに用いられるアクティブマ
トリクス液晶表示装置に関し、更に詳しくは、ｐｎ両チ
ャネルを用いるＣＭＯＳ構造の水平スイッチを、入力信
号の極性に合わせてｎＭＯＳまたはｐＭＯＳの何れか一
方のみを駆動するように制御することにより、水平スイ
ッチのスイッチングノイズのばらつきによるユニフォー
ミティ劣化を回避した液晶表示装置に関する。
型ＶＴＲや液晶プロジェクタに用いられるアクティブマ
トリクス液晶表示装置に関し、更に詳しくは、ｐｎ両チ
ャネルを用いるＣＭＯＳ構造の水平スイッチを、入力信
号の極性に合わせてｎＭＯＳまたはｐＭＯＳの何れか一
方のみを駆動するように制御することにより、水平スイ
ッチのスイッチングノイズのばらつきによるユニフォー
ミティ劣化を回避した液晶表示装置に関する。
【０００２】
【従来の技術】近年、カメラ一体型ＶＴＲや液晶プロジ
ェクタに代表される液晶表示装置付機器の普及ととも
に、液晶表示装置への高性能化の要求が高まり、液晶表
示装置の高性能化や多機能化が進んでいる。特に、多結
晶シリコンを活性層とする薄膜トランジスタ(Thin Film
Transistor:以下、単に「ＴＦＴ」と記す）を採用する
液晶表示装置の進歩が目ざましい。この液晶表示装置に
おいては、高速性能の高さから極めて短い時間内に１画
素毎に順次映像信号を書き込む点順次駆動方式が主に採
用されている。
ェクタに代表される液晶表示装置付機器の普及ととも
に、液晶表示装置への高性能化の要求が高まり、液晶表
示装置の高性能化や多機能化が進んでいる。特に、多結
晶シリコンを活性層とする薄膜トランジスタ(Thin Film
Transistor:以下、単に「ＴＦＴ」と記す）を採用する
液晶表示装置の進歩が目ざましい。この液晶表示装置に
おいては、高速性能の高さから極めて短い時間内に１画
素毎に順次映像信号を書き込む点順次駆動方式が主に採
用されている。
【０００３】図６を参照して従来の液晶表示装置の構成
を簡潔に説明する。図６は従来の液晶表示装置の要部構
成を示す回路図である。
を簡潔に説明する。図６は従来の液晶表示装置の要部構
成を示す回路図である。
【０００４】従来の液晶表示装置は、行状の走査線Ｘ
と、列状の信号線Ｙと、両者の各交差部に配された液晶
画素（図示省略）を有している。個々の液晶画素はＴＦ
Ｔ１により駆動される。ＶシフトレジスタＳ／Ｒ、イネ
ーブルゲートおよびバッファ回路等からなるＶドライバ
２は、各走査線Ｘを線順次走査し１水平期間（１Ｈ）毎
に１行分の液晶画素を選択する。
と、列状の信号線Ｙと、両者の各交差部に配された液晶
画素（図示省略）を有している。個々の液晶画素はＴＦ
Ｔ１により駆動される。ＶシフトレジスタＳ／Ｒ、イネ
ーブルゲートおよびバッファ回路等からなるＶドライバ
２は、各走査線Ｘを線順次走査し１水平期間（１Ｈ）毎
に１行分の液晶画素を選択する。
【０００５】シフトレジスタＳ／Ｒ（詳細は後述する）
やＣＭＯＳサンプルホルダなどで構成されるＨドライバ
３は、１Ｈ内で映像信号Ｖｓｉｇを各信号線Ｙに順次サ
ンプリングし、選択された１行分の液晶画素に点順次で
映像信号Ｖｓｉｇの書き込みを行う。具体的には、各信
号線Ｙは水平スイッチＨＳＷ４を介してビデオライン５
に接続されており、外部から映像信号Ｖｓｉｇの供給を
受ける。Ｈドライバ３は順次サンプリングパルスａ１、
ａ２、ａ３・・・を出力し各水平スイッチＨＳＷ４を順
次開閉駆動して各信号線Ｙに映像信号Ｖｓｉｇをサンプ
リングする。
やＣＭＯＳサンプルホルダなどで構成されるＨドライバ
３は、１Ｈ内で映像信号Ｖｓｉｇを各信号線Ｙに順次サ
ンプリングし、選択された１行分の液晶画素に点順次で
映像信号Ｖｓｉｇの書き込みを行う。具体的には、各信
号線Ｙは水平スイッチＨＳＷ４を介してビデオライン５
に接続されており、外部から映像信号Ｖｓｉｇの供給を
受ける。Ｈドライバ３は順次サンプリングパルスａ１、
ａ２、ａ３・・・を出力し各水平スイッチＨＳＷ４を順
次開閉駆動して各信号線Ｙに映像信号Ｖｓｉｇをサンプ
リングする。
【０００６】この水平スイッチＨＳＷは、ｐｎ両チャネ
ルを用いたＣＭＯＳ回路で構成するのが一般的であり、
水平スイッチＨＳＷをＣＭＯＳ回路で構成した場合、ｎ
ＭＯＳ(n channel metal oxide semiconductor：電子が
チャネルキャリアとなるＭＯＳ、以下「ｎＭＯＳ」と記
す）側の駆動パルスと、ｐＭＯＳ(p channel metal oxi
de semiconductor：正孔をチャネルキャリアとするＭＯ
Ｓ、単に「ｐＭＯＳ」と記す）側の駆動パルスとは、同
一タイミング（センタークロスの状態）で供給されるた
め、この位相関係がばらつくと信号線Ｙへのスイッチン
グノイズが各信号線Ｙ単位で異なり、縦スジ欠陥等のユ
ニフォーミティの劣化を引き起こすという問題がある。
ルを用いたＣＭＯＳ回路で構成するのが一般的であり、
水平スイッチＨＳＷをＣＭＯＳ回路で構成した場合、ｎ
ＭＯＳ(n channel metal oxide semiconductor：電子が
チャネルキャリアとなるＭＯＳ、以下「ｎＭＯＳ」と記
す）側の駆動パルスと、ｐＭＯＳ(p channel metal oxi
de semiconductor：正孔をチャネルキャリアとするＭＯ
Ｓ、単に「ｐＭＯＳ」と記す）側の駆動パルスとは、同
一タイミング（センタークロスの状態）で供給されるた
め、この位相関係がばらつくと信号線Ｙへのスイッチン
グノイズが各信号線Ｙ単位で異なり、縦スジ欠陥等のユ
ニフォーミティの劣化を引き起こすという問題がある。
【０００７】すなわち、液晶表示装置においては、映像
信号ＶｓｉｇはＨドライバ３を構成するシフトレジスタ
Ｓ／Ｒより出力されるサンプリングパルスａ１、ａ２、
ａ３・・・によって各水平スイッチＨＳＷ４を順次開閉
駆動することにより各信号線Ｙに映像信号Ｖｓｉｇを供
給する。このとき、水平スイッチＨＳＷ４を構成するト
ランジスタのゲート対ソース間の容量カップリングの影
響により、サンプリングパルスの電位変化が水平スイッ
チＨＳＷ４がオフすると同時に信号線Ｙに飛び込み、ス
イッチングノイズとして信号線Ｙの電位を変化させる。
水平スイッチＨＳＷ４がＣＭＯＳ回路の場合、このスイ
ッチングノイズはｎＭＯＳ側の駆動パルスとｐＭＯＳ側
の駆動パルスの双方により発生する。
信号ＶｓｉｇはＨドライバ３を構成するシフトレジスタ
Ｓ／Ｒより出力されるサンプリングパルスａ１、ａ２、
ａ３・・・によって各水平スイッチＨＳＷ４を順次開閉
駆動することにより各信号線Ｙに映像信号Ｖｓｉｇを供
給する。このとき、水平スイッチＨＳＷ４を構成するト
ランジスタのゲート対ソース間の容量カップリングの影
響により、サンプリングパルスの電位変化が水平スイッ
チＨＳＷ４がオフすると同時に信号線Ｙに飛び込み、ス
イッチングノイズとして信号線Ｙの電位を変化させる。
水平スイッチＨＳＷ４がＣＭＯＳ回路の場合、このスイ
ッチングノイズはｎＭＯＳ側の駆動パルスとｐＭＯＳ側
の駆動パルスの双方により発生する。
【０００８】このため、例えばｎＭＯＳ側の駆動パルス
とｐＭＯＳ側の駆動パルスの間の位相差にばらつきがあ
ると、それがスイッチングノイズのばらつきとなり、結
果として信号線Ｙの電位がライン毎に異なることにな
り、縦スジ欠陥等のユニフォーミティ劣化を引き起こし
てしまう。
とｐＭＯＳ側の駆動パルスの間の位相差にばらつきがあ
ると、それがスイッチングノイズのばらつきとなり、結
果として信号線Ｙの電位がライン毎に異なることにな
り、縦スジ欠陥等のユニフォーミティ劣化を引き起こし
てしまう。
【０００９】このような問題を解決するため、水平スイ
ッチＨＳＷの駆動パルスの位相を合わせる位相合わせ回
路を用いる方法も考えられるが、位相合わせ回路を採用
した場合には、この回路による駆動パルスのパルス幅、
遅延ばらつき等により同様にユニフォーミティの劣化が
発生する。このような問題は、例えばｎＭＯＳ回路のみ
で構成される単チャネル水平スイッチＨＳＷでは発生し
にくいが、ｎＭＯＳ回路で構成した水平スイッチＨＳＷ
はＣＭＯＳ構成の水平スイッチＨＳＷに比べオン抵抗が
大きくなるため、トランジスタサイズを大きくする等の
対処が必要となり、好ましくない。
ッチＨＳＷの駆動パルスの位相を合わせる位相合わせ回
路を用いる方法も考えられるが、位相合わせ回路を採用
した場合には、この回路による駆動パルスのパルス幅、
遅延ばらつき等により同様にユニフォーミティの劣化が
発生する。このような問題は、例えばｎＭＯＳ回路のみ
で構成される単チャネル水平スイッチＨＳＷでは発生し
にくいが、ｎＭＯＳ回路で構成した水平スイッチＨＳＷ
はＣＭＯＳ構成の水平スイッチＨＳＷに比べオン抵抗が
大きくなるため、トランジスタサイズを大きくする等の
対処が必要となり、好ましくない。
【００１０】
【発明が解決しようとする課題】本発明はかかる問題点
に鑑みてなされたもので、その課題は、水平スイッチＨ
ＳＷをＣＭＯＳ回路で構成することにより発生し易くな
るスイッチングノイズのばらつきの発生を抑え、表示装
置のユニフォーミティ向上を図った液晶表示装置を提供
することである。
に鑑みてなされたもので、その課題は、水平スイッチＨ
ＳＷをＣＭＯＳ回路で構成することにより発生し易くな
るスイッチングノイズのばらつきの発生を抑え、表示装
置のユニフォーミティ向上を図った液晶表示装置を提供
することである。
【００１１】
【課題を解決するための手段】上述した従来技術の課題
を解決するため以下の手段を講じた。すなわち、本発明
の液晶表示装置は、行状に配線した複数の走査線が接続
されたＶドライバと、列状に配線した複数の信号線が接
続されたＨドライバと、Ｈドライバを構成するととも
に、信号線を順次サンプリングして選択された画素に映
像信号の書き込むＣＭＯＳ構成の水平スイッチＨＳＷと
を有する液晶表示装置であって、入力映像信号の極性を
判別して極性パルスを発生する極性判別手段と、極性判
別手段の発生する極性パルスに応じて、水平スイッチＨ
ＳＷのｎＭＯＳまたはｐＭＯＳの何れか一方のみを選択
して駆動することにより、水平スイッチＨＳＷのスイッ
チングノイズのばらつきの発生を抑制する制御手段とを
備えた。これにより、本発明の液晶表示装置では、従来
のＣＭＯＳ構成の水平スイッチＨＳＷにおいてユニフォ
ーミティ劣化（縦スジ欠陥等）の原因となっていた水平
スイッチＨＳＷ駆動パルスの位相ずれによるスイッチン
グノイズのばらつきを考慮する必要がなくなり、良好な
水平スイッチＨＳＷ駆動が可能となる。
を解決するため以下の手段を講じた。すなわち、本発明
の液晶表示装置は、行状に配線した複数の走査線が接続
されたＶドライバと、列状に配線した複数の信号線が接
続されたＨドライバと、Ｈドライバを構成するととも
に、信号線を順次サンプリングして選択された画素に映
像信号の書き込むＣＭＯＳ構成の水平スイッチＨＳＷと
を有する液晶表示装置であって、入力映像信号の極性を
判別して極性パルスを発生する極性判別手段と、極性判
別手段の発生する極性パルスに応じて、水平スイッチＨ
ＳＷのｎＭＯＳまたはｐＭＯＳの何れか一方のみを選択
して駆動することにより、水平スイッチＨＳＷのスイッ
チングノイズのばらつきの発生を抑制する制御手段とを
備えた。これにより、本発明の液晶表示装置では、従来
のＣＭＯＳ構成の水平スイッチＨＳＷにおいてユニフォ
ーミティ劣化（縦スジ欠陥等）の原因となっていた水平
スイッチＨＳＷ駆動パルスの位相ずれによるスイッチン
グノイズのばらつきを考慮する必要がなくなり、良好な
水平スイッチＨＳＷ駆動が可能となる。
【００１２】好ましくは、この制御手段は、極性パルス
ＦＲＰ＝“ハイレベル”のときｐＭＯＳ側水平スイッチ
ＨＳＷのみを選択し、極性パルスＦＲＰ＝“ローレベ
ル”のときｎＭＯＳ側水平スイッチＨＳＷのみを選択し
て駆動するようにする。これにより、例えば単チャネル
構成の水平スイッチＨＳＷの場合に対して、両極性信号
でオン抵抗を低くすることができ、液晶表示装置におけ
る良好な充放電特性を得ることができる。
ＦＲＰ＝“ハイレベル”のときｐＭＯＳ側水平スイッチ
ＨＳＷのみを選択し、極性パルスＦＲＰ＝“ローレベ
ル”のときｎＭＯＳ側水平スイッチＨＳＷのみを選択し
て駆動するようにする。これにより、例えば単チャネル
構成の水平スイッチＨＳＷの場合に対して、両極性信号
でオン抵抗を低くすることができ、液晶表示装置におけ
る良好な充放電特性を得ることができる。
【００１３】
【発明の実施の形態】以下、本発明の具体的な実施の形
態につき添付図面を参照して説明する。
態につき添付図面を参照して説明する。
【００１４】実施の形態例１ 先ず、図１を参照して本発明の液晶表示装置の実施の形
態例１の構成を説明する。図１は本発明の液晶表示装置
の実施の形態例１を示す回路図である。なお、従来技術
で記載した事項と共通する部分には、以降も同一参照符
号を付すものとする。
態例１の構成を説明する。図１は本発明の液晶表示装置
の実施の形態例１を示す回路図である。なお、従来技術
で記載した事項と共通する部分には、以降も同一参照符
号を付すものとする。
【００１５】図１における本発明の液晶表示装置は、前
述のＨドライバ３を構成するシフトレジスタＳ／Ｒ６、
各シフトレジスタＳ／Ｒに一方が接続され、他方に映像
信号の極性パルスＦＲＰ、その逆極性のＸＦＲＰが接続
される２つのＮＡＮＤゲートｘ１・ｘ２、ＮＡＮＤゲー
トｘ１・ｘ２に接続されたインバータ７と、映像信号Ｖ
ｓｉｇの入力されるビデオライン５に接続された水平ス
イッチＨＳＷ４により構成される。
述のＨドライバ３を構成するシフトレジスタＳ／Ｒ６、
各シフトレジスタＳ／Ｒに一方が接続され、他方に映像
信号の極性パルスＦＲＰ、その逆極性のＸＦＲＰが接続
される２つのＮＡＮＤゲートｘ１・ｘ２、ＮＡＮＤゲー
トｘ１・ｘ２に接続されたインバータ７と、映像信号Ｖ
ｓｉｇの入力されるビデオライン５に接続された水平ス
イッチＨＳＷ４により構成される。
【００１６】かかる構成の本発明の液晶表示装置の動作
について、図１および図２を参照して説明する。図２は
本発明の液晶表示装置の動作を示すタイミングチャート
図である。
について、図１および図２を参照して説明する。図２は
本発明の液晶表示装置の動作を示すタイミングチャート
図である。
【００１７】図１および図２において、シフトレジスタ
Ｓ／Ｒ６からＮＡＮＤゲートｘ１・ｘ２にサンプリング
パルスａ１が入力され、極性パルスＦＲＰおよびＸＦＲ
ＰにそれぞれＦＲＰ＝“ハイレベル”、ＸＦＲＰ＝“ロ
ーレベル”が印加されたとき、ＦＲＰ側のＮＡＮＤゲー
トｘ１からはサンプリングパルスａ１の反転されたｂ１
パルスが出力され、ＸＦＲＰ側のＮＡＮＤゲートｘ２か
らは常に“ハイレベル”が出力される。
Ｓ／Ｒ６からＮＡＮＤゲートｘ１・ｘ２にサンプリング
パルスａ１が入力され、極性パルスＦＲＰおよびＸＦＲ
ＰにそれぞれＦＲＰ＝“ハイレベル”、ＸＦＲＰ＝“ロ
ーレベル”が印加されたとき、ＦＲＰ側のＮＡＮＤゲー
トｘ１からはサンプリングパルスａ１の反転されたｂ１
パルスが出力され、ＸＦＲＰ側のＮＡＮＤゲートｘ２か
らは常に“ハイレベル”が出力される。
【００１８】これら出力はそれぞれ２つ、３つのインバ
ータ７を介して、水平スイッチＨＳＷ４のｐＭＯＳ側の
ゲート入力ｂ１、ｎＭＯＳ側のゲート入力ｃ１となり、
ｂ１はａ１の反転パルス、ｃ１は常に“ローレベル”
（図２参照）となる。従って、映像信号極性パルスＦＲ
Ｐ＝“ハイレベル”のときは、ｐＭＯＳの水平スイッチ
ＨＳＷ４のみがサンプリングパルスｂ１により駆動さ
れ、ｎＭＯＳの水平スイッチＨＳＷ４はオフ状態とな
る。
ータ７を介して、水平スイッチＨＳＷ４のｐＭＯＳ側の
ゲート入力ｂ１、ｎＭＯＳ側のゲート入力ｃ１となり、
ｂ１はａ１の反転パルス、ｃ１は常に“ローレベル”
（図２参照）となる。従って、映像信号極性パルスＦＲ
Ｐ＝“ハイレベル”のときは、ｐＭＯＳの水平スイッチ
ＨＳＷ４のみがサンプリングパルスｂ１により駆動さ
れ、ｎＭＯＳの水平スイッチＨＳＷ４はオフ状態とな
る。
【００１９】逆に、映像信号極性パルスＦＲＰ＝“ロー
レベル”のときは、ｂ１が常に“ハイレベル”、ｃ１が
ａ１と同極性のパルスとなり、ｎＭＯＳの水平スイッチ
ＨＳＷ４のみがサンプリングパルスｂ１により駆動さ
れ、ｐＭＯＳの水平スイッチＨＳＷ４はオフ状態とな
る。以下、サンプリングパルスａ２、ａ３においても同
様に駆動される。
レベル”のときは、ｂ１が常に“ハイレベル”、ｃ１が
ａ１と同極性のパルスとなり、ｎＭＯＳの水平スイッチ
ＨＳＷ４のみがサンプリングパルスｂ１により駆動さ
れ、ｐＭＯＳの水平スイッチＨＳＷ４はオフ状態とな
る。以下、サンプリングパルスａ２、ａ３においても同
様に駆動される。
【００２０】このように、水平スイッチＨＳＷ４は、映
像信号の極性に応じてｐＭＯＳ側またはｎＭＯＳ側の何
れか一方のみが駆動されるようになり、従来のＣＭＯＳ
構成の水平スイッチＨＳＷ４においてユニフォーミティ
劣化（縦スジ欠陥等）の原因となっていた水平スイッチ
駆動パルスの位相ずれによるスイッチングノイズのばら
つきを考慮する必要がなくなり、良好な水平スイッチ駆
動が可能となる。また、従来のＣＭＯＳ構成の水平スイ
ッチＨＳＷ４に必要とされていた水平スイッチ駆動パル
スの位相合わせが不要となるため、パルス幅やパルス遅
延についても安定化し、これらの効果により液晶表示装
置のユニフォーミティを向上することができる。
像信号の極性に応じてｐＭＯＳ側またはｎＭＯＳ側の何
れか一方のみが駆動されるようになり、従来のＣＭＯＳ
構成の水平スイッチＨＳＷ４においてユニフォーミティ
劣化（縦スジ欠陥等）の原因となっていた水平スイッチ
駆動パルスの位相ずれによるスイッチングノイズのばら
つきを考慮する必要がなくなり、良好な水平スイッチ駆
動が可能となる。また、従来のＣＭＯＳ構成の水平スイ
ッチＨＳＷ４に必要とされていた水平スイッチ駆動パル
スの位相合わせが不要となるため、パルス幅やパルス遅
延についても安定化し、これらの効果により液晶表示装
置のユニフォーミティを向上することができる。
【００２１】更に、本発明の液晶表示装置では、映像信
号極性パルスＦＲＰ＝“ハイレベル”のときｐＭＯＳ側
水平スイッチＨＳＷ４のみを使用し、映像信号極性パル
スＦＲＰ＝“ローレベル”のときｎＭＯＳ側水平スイッ
チＨＳＷ４のみを使用するため、単チャネル構成の水平
スイッチＨＳＷに比べ、両極性信号でオン抵抗を低くす
ることができ、表示装置における良好な充放電特性を得
ることができる。
号極性パルスＦＲＰ＝“ハイレベル”のときｐＭＯＳ側
水平スイッチＨＳＷ４のみを使用し、映像信号極性パル
スＦＲＰ＝“ローレベル”のときｎＭＯＳ側水平スイッ
チＨＳＷ４のみを使用するため、単チャネル構成の水平
スイッチＨＳＷに比べ、両極性信号でオン抵抗を低くす
ることができ、表示装置における良好な充放電特性を得
ることができる。
【００２２】実施の形態例２ 本実施の形態例は、シフトレジスタＳ／Ｒの出力パルス
がアクティブ・ローの場合の例であり、これを図３を参
照して説明する。図３は本発明の液晶表示装置の実施の
形態例２を示す回路図である。
がアクティブ・ローの場合の例であり、これを図３を参
照して説明する。図３は本発明の液晶表示装置の実施の
形態例２を示す回路図である。
【００２３】図３における本発明の液晶表示装置は、前
述のＨドライバ３を構成するシフトレジスタＳ／Ｒ６、
各シフトレジスタＳ／Ｒに一方が接続され、他方に映像
信号極性パルスＦＲＰ、ＸＦＲＰが接続される２つのＮ
ＯＲゲートｙ１・ｙ２、ＮＯＲゲートｙ１・ｙ２に接続
されたインバータ７と、映像信号Ｖｓｉｇの入力される
ビデオライン５に接続された水平スイッチＨＳＷ４によ
り構成される。
述のＨドライバ３を構成するシフトレジスタＳ／Ｒ６、
各シフトレジスタＳ／Ｒに一方が接続され、他方に映像
信号極性パルスＦＲＰ、ＸＦＲＰが接続される２つのＮ
ＯＲゲートｙ１・ｙ２、ＮＯＲゲートｙ１・ｙ２に接続
されたインバータ７と、映像信号Ｖｓｉｇの入力される
ビデオライン５に接続された水平スイッチＨＳＷ４によ
り構成される。
【００２４】すなわち、本実施の形態例は、実施の形態
例１のＮＡＮＤゲートｘ１・ｘ２をＮＯＲゲートｙ１・
ｙ２に置き換えることにより、シフトレジスタＳ／Ｒ６
の出力パルスがアクティブ・ローの場合であっても同様
の動作が可能である。以降の動作の説明は実施の形態例
１と同様であるため省略する。
例１のＮＡＮＤゲートｘ１・ｘ２をＮＯＲゲートｙ１・
ｙ２に置き換えることにより、シフトレジスタＳ／Ｒ６
の出力パルスがアクティブ・ローの場合であっても同様
の動作が可能である。以降の動作の説明は実施の形態例
１と同様であるため省略する。
【００２５】実施の形態例３ 本実施の形態例は、前述のＮＡＮＤゲートまたはＮＯＲ
ゲートの代わりにアナログスイッチを用いた例であり、
これを図４を参照して説明する。図４は本発明の液晶表
示装置の実施の形態例３を示す回路図である。
ゲートの代わりにアナログスイッチを用いた例であり、
これを図４を参照して説明する。図４は本発明の液晶表
示装置の実施の形態例３を示す回路図である。
【００２６】図４における本発明の液晶表示装置は、前
述のＨドライバ３を構成するシフトレジスタＳ／Ｒ６、
各シフトレジスタＳ／Ｒに一方が接続され、他方に映像
信号極性パルスＦＲＰ、ＸＦＲＰおよびｎＭＯＳ８が接
続される２つのアナログスイッチｚ１・ｚ２、アナログ
スイッチｚ１・ｚ２に接続されたインバータ７と、映像
信号Ｖｓｉｇの入力されるビデオライン５に接続された
水平スイッチＨＳＷ４により構成される。本実施の形態
例は、制御手段をアナログスイッチｚ１・ｚ２にて構成
することにより、同様の効果を得るものである。
述のＨドライバ３を構成するシフトレジスタＳ／Ｒ６、
各シフトレジスタＳ／Ｒに一方が接続され、他方に映像
信号極性パルスＦＲＰ、ＸＦＲＰおよびｎＭＯＳ８が接
続される２つのアナログスイッチｚ１・ｚ２、アナログ
スイッチｚ１・ｚ２に接続されたインバータ７と、映像
信号Ｖｓｉｇの入力されるビデオライン５に接続された
水平スイッチＨＳＷ４により構成される。本実施の形態
例は、制御手段をアナログスイッチｚ１・ｚ２にて構成
することにより、同様の効果を得るものである。
【００２７】実施の形態例４ 本実施の形態例は、制御手段にクロックドインバータを
用いた例であり、これを図５を参照して説明する。図５
は本発明の液晶表示装置の実施の形態例４を示す回路図
である。
用いた例であり、これを図５を参照して説明する。図５
は本発明の液晶表示装置の実施の形態例４を示す回路図
である。
【００２８】図５における本発明の液晶表示装置は、前
述のＨドライバ３を構成するシフトレジスタＳ／Ｒ６、
各シフトレジスタＳ／Ｒに一方が接続され、他方に映像
信号極性パルスＦＲＰ、ＸＦＲＰおよびｐＭＯＳ９が接
続される２つのクロックドインバータｗ１・ｗ２、クロ
ックドインバータｗ１・ｗ２に接続されたインバータ７
と、映像信号Ｖｓｉｇの入力されるビデオライン５に接
続された水平スイッチＨＳＷ４により構成される。本実
施の形態例は、制御手段にクロックドインバータｗ１・
ｗ２を用いることにより同様の効果を得るものである。
以降の動作の説明は重複するため省略する。
述のＨドライバ３を構成するシフトレジスタＳ／Ｒ６、
各シフトレジスタＳ／Ｒに一方が接続され、他方に映像
信号極性パルスＦＲＰ、ＸＦＲＰおよびｐＭＯＳ９が接
続される２つのクロックドインバータｗ１・ｗ２、クロ
ックドインバータｗ１・ｗ２に接続されたインバータ７
と、映像信号Ｖｓｉｇの入力されるビデオライン５に接
続された水平スイッチＨＳＷ４により構成される。本実
施の形態例は、制御手段にクロックドインバータｗ１・
ｗ２を用いることにより同様の効果を得るものである。
以降の動作の説明は重複するため省略する。
【００２９】すなわち、本発明は以下に示すような効果
により、従来のＣＭＯＳ構成の水平スイッチＨＳＷにお
いて問題となっていた縦スジ欠陥等のユニフォーミティ
劣化を防止できる。第１には、ｐＭＯＳ側、ｎＭＯＳ側
の駆動パルスの位相のばらつきによる信号線Ｙへのスイ
ッチングノイズばらつきが原理的に発生しない。第２に
は、水平スイッチＨＳＷ駆動パルスの位相合わせ回路が
不要のため、水平スイッチＨＳＷ駆動パルスのパルス
幅、遅延ばらつきが低減する。
により、従来のＣＭＯＳ構成の水平スイッチＨＳＷにお
いて問題となっていた縦スジ欠陥等のユニフォーミティ
劣化を防止できる。第１には、ｐＭＯＳ側、ｎＭＯＳ側
の駆動パルスの位相のばらつきによる信号線Ｙへのスイ
ッチングノイズばらつきが原理的に発生しない。第２に
は、水平スイッチＨＳＷ駆動パルスの位相合わせ回路が
不要のため、水平スイッチＨＳＷ駆動パルスのパルス
幅、遅延ばらつきが低減する。
【００３０】本発明は前記実施の形態例に限定されず、
種々の実施形態を採ることができる。例えば映像信号極
性パルスの検出回路構成は上述したものに限ることな
く、同様の働きをする他の構成を用いても良いことは当
然である。また、本発明の主旨を逸脱しない範囲で適宜
応用が可能であることは言うまでもない。
種々の実施形態を採ることができる。例えば映像信号極
性パルスの検出回路構成は上述したものに限ることな
く、同様の働きをする他の構成を用いても良いことは当
然である。また、本発明の主旨を逸脱しない範囲で適宜
応用が可能であることは言うまでもない。
【００３１】
【発明の効果】以上説明したように、本発明の液晶表示
装置によれば、水平スイッチＨＳＷをＣＭＯＳ構成とし
ながら、その駆動を映像信号の極性に応じてｎＭＯＳ側
またはｐＭＯＳ側の何れか一方のみを選択して駆動する
ようにしたため、水平スイッチＨＳＷのスイッチングノ
イズのばらつきの発生を抑え、表示装置のユニフォーミ
ティ向上を図ることが可能となる。
装置によれば、水平スイッチＨＳＷをＣＭＯＳ構成とし
ながら、その駆動を映像信号の極性に応じてｎＭＯＳ側
またはｐＭＯＳ側の何れか一方のみを選択して駆動する
ようにしたため、水平スイッチＨＳＷのスイッチングノ
イズのばらつきの発生を抑え、表示装置のユニフォーミ
ティ向上を図ることが可能となる。
【図１】 本発明の液晶表示装置の実施の形態例１を示
す回路図である。
す回路図である。
【図２】 本発明の液晶表示装置の動作を示すタイミン
グチャート図である。
グチャート図である。
【図３】 本発明の液晶表示装置の実施の形態例２を示
す回路図である。
す回路図である。
【図４】 本発明の液晶表示装置の実施の形態例３を示
す回路図である。
す回路図である。
【図５】 本発明の液晶表示装置の実施の形態例４を示
す回路図である。
す回路図である。
【図６】 従来の液晶表示装置の要部構成を示す回路図
である。
である。
１……薄膜トランジスタ（ＴＦＴ）、２……Ｖドライ
バ、３……Ｈドライバ、４……水平スイッチＨＳＷ、５
……ビデオライン、６……シフトレジスタＳ／Ｒ、７…
…インバータ、８……ｎＭＯＳ、９……ｐＭＯＳ
バ、３……Ｈドライバ、４……水平スイッチＨＳＷ、５
……ビデオライン、６……シフトレジスタＳ／Ｒ、７…
…インバータ、８……ｎＭＯＳ、９……ｐＭＯＳ
Claims (3)
- 【請求項１】 行状に配線した複数の走査線が接続され
たＶドライバと、 列状に配線した複数の信号線が接続されたＨドライバ
と、 Ｈドライバを構成するとともに、信号線を順次サンプリ
ングして選択された画素に映像信号の書き込むＣＭＯＳ
構成の水平スイッチとを有する液晶表示装置であって、 入力映像信号の極性を判別して極性パルスを発生する極
性判別手段と、 極性判別手段の発生する極性パルスに応じて、前記水平
スイッチのｎＭＯＳまたはｐＭＯＳの何れか一方のみを
選択駆動することにより、前記水平スイッチのスイッチ
ングノイズのばらつきの発生を抑制する制御手段とを具
備することを特徴とする液晶表示装置。 - 【請求項２】 前記制御手段は、極性パルスＦＲＰが
“ハイレベル”のときはｐＭＯＳ側水平スイッチのみを
選択し、極性パルスＦＲＰが“ローレベル”のときはｎ
ＭＯＳ側水平スイッチのみを選択して駆動することを特
徴とする請求項１に記載の液晶表示装置。 - 【請求項３】 前記制御手段は、Ｈドライバの発生する
サンプリングパルスおよび正負の極性パルスが入力され
る複数のＮＡＮＤゲート、同複数のＮＯＲゲート、同複
数のアナログスイッチ、同複数のクロックドインバータ
のうちの少なくとも１回路、およびインバータ回路の組
み合わせにより構成されることを特徴とする請求項１に
記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29865596A JPH10143114A (ja) | 1996-11-11 | 1996-11-11 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29865596A JPH10143114A (ja) | 1996-11-11 | 1996-11-11 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10143114A true JPH10143114A (ja) | 1998-05-29 |
Family
ID=17862552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29865596A Abandoned JPH10143114A (ja) | 1996-11-11 | 1996-11-11 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10143114A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003101102A1 (en) * | 2002-05-24 | 2003-12-04 | Mitsubishi Denki Kabushiki Kaisha | Mobile communication device |
| JP4518717B2 (ja) * | 2001-09-28 | 2010-08-04 | シャープ株式会社 | 液晶表示装置 |
| CN107728395A (zh) * | 2017-10-31 | 2018-02-23 | 京东方科技集团股份有限公司 | 阵列基板、显示装置、数据线不良的检测装置及检测方法 |
-
1996
- 1996-11-11 JP JP29865596A patent/JPH10143114A/ja not_active Abandoned
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4518717B2 (ja) * | 2001-09-28 | 2010-08-04 | シャープ株式会社 | 液晶表示装置 |
| WO2003101102A1 (en) * | 2002-05-24 | 2003-12-04 | Mitsubishi Denki Kabushiki Kaisha | Mobile communication device |
| CN107728395A (zh) * | 2017-10-31 | 2018-02-23 | 京东方科技集团股份有限公司 | 阵列基板、显示装置、数据线不良的检测装置及检测方法 |
| CN107728395B (zh) * | 2017-10-31 | 2020-07-03 | 京东方科技集团股份有限公司 | 阵列基板、显示装置、数据线不良的检测装置及检测方法 |
| US10977970B2 (en) | 2017-10-31 | 2021-04-13 | Boe Technology Group Co., Ltd. | Array substrate, display apparatus, detecting apparatus and detecting method for detecting defect connection of data line |
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|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20041122 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
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Effective date: 20050131 Free format text: JAPANESE INTERMEDIATE CODE: A762 |