JPH10142299A - 半導体集積回路装置内の素子特性測定回路 - Google Patents

半導体集積回路装置内の素子特性測定回路

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JPH10142299A
JPH10142299A JP8310171A JP31017196A JPH10142299A JP H10142299 A JPH10142299 A JP H10142299A JP 8310171 A JP8310171 A JP 8310171A JP 31017196 A JP31017196 A JP 31017196A JP H10142299 A JPH10142299 A JP H10142299A
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resistance
capacitance
inverting amplifier
output
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Kokuriyou Kotobuki
国梁 寿
Kazunori Motohashi
一則 本橋
Makoto Yamamoto
山本　　誠
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Yozan Inc
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Abstract

(57)【要約】 【目的】 半導体集積回路装置内部の素子の特性偏りを
測定し得る回路を提供する。 【構成】 奇数段直列のインバータよりなる反転増幅回
路に、入力インピーダンスおよび帰還インピーダンスを
接続した構成において、これらインピーダンスの一方が
基準インピーダンスとなるように充分多数の単位インピ
ーダンスを接続し、他方のインピーダンスと測定対象の
インピーダンスとし、この反転増幅回路に既知の電圧を
入力するとともに出力を半導体集積回路装置の外部から
測定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
の素子特性測定回路に関する。
【０００２】
【従来の技術】出願人等はアナログタイプの半導体集積
回路装置を種々提案しており、特開平７-９５９４７号
（以下第１従来例という。）において、奇数段直列のイ
ンバータよりなる反転増幅回路の出力を帰還キャパシタ
ンスを介してその入力に接続し、かつ反転増幅回路の入
力に帰還キャパシタンスと同一容量の入力キャパシタン
スを接続し、さらに発振防止対策として接地抵抗および
平衡レジスタンスを設けた線形反転増幅回路を提案して
いる。この回路は入出力電圧の良好な線形関係を確保す
る上で有効であるが、この線形特性補償回路とともに用
いられるキャパシタンスやレジスタンス等の基本的素子
の特性のバラツキにその出力精度が変化する。また出願
人等は特開平８−１０２５２２号（以下第２従来例とい
う。）において、単位キャパシタンスのランダム配置に
よりキャパシタンスの精度を改善する提案を行ってい
る。
【０００３】しかしながら、このような対策を講じたと
しても、半導体集積回路装置内に現実に形成されるキャ
パシタンスには製造条件の変動、例えば温度条件、処理
時間、マスクのずれその他により、特性に偏りが生じる
ことがある。
【０００４】このような特性の偏りを半導体集積回路装
置の外部から検出することはほとんど不可能であり、出
力の精密な更正を行うことは難しかった。
【０００５】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、内部の素子
の特性偏りを検出し得る素子特性測定回路を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る半導体集積
回路装置の素子特性測定回路は、奇数段直列のインバー
タよりなる反転増幅回路に、入力インピーダンスおよび
帰還インピーダンスを接続した構成において、これらイ
ンピーダンスの一方が基準インピーダンスとなるように
充分多数の単位インピーダンスを接続し、他方のインピ
ーダンスと測定対象のインピーダンスとし、この反転増
幅回路に既知の電圧を入力するとともに出力を半導体集
積回路装置の外部から測定するものである。
【０００７】
【発明の実施の形態】次に本発明に係る素子特性測定回
路の一実施例を図面に基づいて説明する。
【０００８】
【実施例】図１は素子特性測定回路の一実施例を示す。
この素子特性測定回路は、奇数段のＣＭＯＳインバータ
Ｉ１１、Ｉ１２、Ｉ１３を直列してなる反転増幅回路の
出力を帰還インピーダンスＩＭＰＦ１を介してその入力
に接続し、さらに反転増幅回路の入力に入力インピーダ
ンスＩＭＰＩ１を接続したものである。
【０００９】素子特性測定回路の入力電圧をＶｉｎ、出
力電圧をＶｏｕｔとすると、その入出力関係は、ＣＭＯ
Ｓインバータのオフセット電圧をＶｂとするとき、
【数１】 となる。
【００１０】式（１）におけるＩＭＰＩ１を測定対象と
するとき、ＩＭＰＦ１は基準インピーダンスとなるよう
に構成され、逆に、ＩＭＰＦ１を測定対象とするとき、
ＩＭＰＩ１は基準インピーダンスとなるように構成され
る。ここに基準インピーダンスは充分大きな母集団によ
り前記従来例２の単位キャパシタンスのランダム配置を
行うことにより実現される。
【００１１】ＣＭＯＳインバータＩ１１〜Ｉ１３は同様
に構成されているので、Ｉ１１について説明すると、図
２に示すように、ｐＭＯＳトランジスタＴ２１、ｎＭＯ
ＳトランジスタＴ２２が電源Ｖｄｄとグランドの間に直
列に接続され、両トランジスタのゲートに入力電圧Ｖｉ
２が印加され、両トランジスタのドレインから出力電圧
Ｖｏ２が出力されるようになっている。
【００１２】素子測定回路における、最終段のＭＯＳイ
ンバータＩ１３の出力は接地キャパシタンスＣＧ１を介
してグランドに接続され、これによって高周波成分の除
去が行われている。また中間のＭＯＳインバータＩ１２
の出力は、１対の平衡レジスタンスＲＥ１１、ＲＥ１２
を介して電源Ｖｄｄ、グランドにそれぞれ接続され、こ
れらレジスタンスが負荷となって、反転増幅回路の開ル
ープゲインを抑制している。以上の構成により、フィー
ドバック系を含む反転増幅回路の発振が防止されてい
る。
【００１２】前記基準インピーダンスの形成に際して
は、種々の構成が考えられる。半導体集積回路装置にお
いては、インピーダンスとしては、キャパシタンス、レ
ジスタンスまたはその複合回路が一般的であり、基準イ
ンピーダンスとするために、比較的多数の素子によりイ
ンピーダンスを構成する。
【００１３】図３において、基準インピーダンスはｎ個
のキャパシタンスのｎ個の組（Ｃ１１、Ｃ１
２、．．．、Ｃ１ｎ）、（Ｃ２１、Ｃ２２、．．．、Ｃ
２ｎ）、．．．、（Ｃｎ１、Ｃｎ２、．．．、Ｃｎｎ）
よりなり、各組のキャパシタンスは直列接続され、かつ
これらの直列回路は並列接続されている。このような直
並列回路の合成容量Ｃｔは、
【数２】 であり、各キャパシタンスの容量が均等（ＣＣｉｊ＝Ｃ
Ｃ＝一定）であったとすると、
【数３】 となる。このＣＣは例えば半導体集積回路装置内におい
て実用的に形成し得る最小限の容量が採用される。ま
た、このような直並列回路を複数並列に接続すれば、単
位キャパシタンスの整数倍の任意の容量を構成し得る。
【００１４】各単位キャパシタンスは第２従来例と同様
にランダム配列され、特性の偏りが生じないようになっ
ている。このように構成された基準容量の容量値をＣＣ
ｒとし、被測定インピーダンスを単位キャパシタンスＣ
Ｃとすると、被測定インピーダンスが入力キャパシタン
スのとき、
【数４】 となり、被測定インピーダンスが帰還キャパシタンスの
とき、
【数５】 となる。
【００１５】入力電圧Ｖｉｎは外部から供給される既知
の電圧であり、Ｖｏｕｔは外部から測定可能とされてい
る。またＶｂは図４に示す基準電圧発生回路ＲＥＦの出
力Ｖｒｅｆと等しい電圧であり、Ｖｒｅｆもまた外部か
ら測定し得るようになっている。
【００１６】図４の基準電圧発生回路ＲＥＦは３段のＣ
ＭＯＳインバータＩ４１、Ｉ４２、Ｉ４３を直列に接続
し、その出力を入力に接続している。この回路の出力Ｖ
ｒｅｆは入出力が等しくなる電圧すなわちオフセット電
圧Ｖｂに収束する。また基準電圧生成回路には図１の回
路と同様の接地キャパシタンスＣＧ４および平衡レジス
タンスＲＥ４１、ＲＥ４２が接続され、回路の発振が防
止されている。
【００１７】以上の構成において、出力電圧Ｖｏｕｔを
測定すればＣＣとＣＣｒの比を算出でき、これによって
ＣＣの特性を測定し得る。
【００１８】図４、図５は上記直並列回路に替えて、キ
ャパシタンスの並列回路、直列回路により基準インピー
ダンスを構成した回路を示す。図４の並列回路では、
【数６】 図５の直列回路では、
【数７】 となる。そして各素子の容量をＣＣとすれば、式
（６）、（７）は式（８）、（９）のように変形され
る。
【数８】
【数９】 前記ＣＣｒに替えてこれらの容量Ｃｔが使用されても同
様にＣＣの特性偏りを測定し得る。
【００１９】図７において、基準インピーダンスはｎ個
のレジスタンスのｎ個の組（Ｒ１１、Ｒ１２、．．．、
Ｒ１ｎ）、（Ｒ２１、Ｒ２２、．．．、Ｒ２
ｎ）、．．．、（Ｒｎ１、Ｒｎ２、．．．、Ｒｎｎ）よ
りなり、各組のレジスタンスは直列接続され、かつこれ
らの直列回路は並列接続されている。このような直並列
回路の合成抵抗Ｒｔは、
【数１０】 であり、各レジスタンスの抵抗が均等（ＲＲｉｊ＝ＲＲ
＝一定）であったとすると、
【数１１】 となる。このＲＲは例えば半導体集積回路装置内におい
て実用的に形成し得る最小限の抵抗が採用される。ま
た、このような直並列回路を複数直列に接続すれば、単
位レジスタンスの整数倍の任意のレジスタンスを構成し
得る。
【００２０】各単位レジスタンスは第２従来例における
キャパシタンスと同様にランダム配列され、特性の偏り
が生じないようになっている。このように構成された基
準抵抗の抵抗値をＲＲｒとし、被測定インピーダンスを
単位レジスタンスＲＲとすると、被測定インピーダンス
が入力レジスタンスのとき、
【００２１】
【数１２】 となり、被測定インピーダンスが帰還レジスタンスのと
き、
【数１３】 となる。
【００２２】図８、図９は上記直並列回路に替えて、レ
ジスタンスの並列回路、直列回路により基準インピーダ
ンスを構成した回路を示す。図８の並列回路では、
【数１４】 図５の直列回路では、
【数１５】 となる。そして各素子の抵抗をＲＲとすれば、式（１
４）、（１５）は式（１６）、（１７）のように変形さ
れる。
【数１６】
【数１７】 前記ＲＲｒに替えてこれらの抵抗Ｒｔが使用されても同
様にＲＲの特性偏りを測定し得る。
【００２３】なお以上の単位レジスタンス、単位キャパ
シタンスと通常のレジスタンスやキャパシタンスに替え
て、ＭＯＳ抵抗、ＭＯＳ容量を使用し得ることはいうま
でもない。
【００２４】
【発明の効果】前述のとおり、本発明に係る半導体集積
回路装置における素子特性測定回路は、奇数段直列のイ
ンバータよりなる反転増幅回路に、入力インピーダンス
および帰還インピーダンスを接続した構成において、こ
れらインピーダンスの一方が基準インピーダンスとなる
ように充分多数の単位インピーダンスを接続し、他方の
インピーダンスと測定対象のインピーダンスとし、この
反転増幅回路に既知の電圧を入力するとともに出力を半
導体集積回路装置の外部から測定するので、内部の素子
の特性偏りを検出し得るという優れた効果を有する。
【図面の簡単な説明】
【図１】本発明に係る素子特性測定回路の一実施例を示
すブロック図である。
【図２】同実施例におけるＣＭＯＳインバータを示す回
路図である。
【図３】同実施例のための基準キャパシタンスを示す回
路図である。
【図４】同実施例における基準電圧生成回路示す回路図
である。
【図５】同実施例における基準キャパシタンスの第１変
形例を示す回路図である。
【図６】同実施例における基準キャパシタンスの第２変
形例を示す回路図である。
【図７】同実施例における基準レジスタンスを示す回路
図である。
【図８】同実施例における基準レジスタンスの第１変形
例を示す回路図である。
【図９】同実施例における基準レジスタンスの第２変形
例を示す回路図である。
【符号の説明】 ＩＭＰＩ１．．．入力インピーダンス ＩＭＰＦ１．．．帰還インピーダンス Ｉ１１、Ｉ１２、Ｉ１３、Ｉ４１、Ｉ４２、Ｉ４
３．．．ＣＭＯＳインバータ ＣＧ１、ＣＧ４．．．接地キャパシタンス ＲＥ１１、ＲＥ１２、ＲＥ４１、ＲＥ４２．．．平衡レ
ジスタンス Ｔ２１．．．ｐＭＯＳ Ｔ２２．．．ｎＭＯＳ ＲＥＦ．．．基準電圧生成回路 ＣＣ１１、ＣＣ１２、．．．、ＣＣ１ｎ、ＣＣ２１、Ｃ
Ｃ２２、．．．、ＣＣ２ｎ、．．．、ＣＣｎ１、ＣＣｎ
２、．．．、ＣＣｎｎ．．．キャパシタンス ＣＣ５１、．．．、ＣＣ５ｎ．．．キャパシタンス ＣＣ６１、．．．、ＣＣ６ｎ．．．キャパシタンス ＲＲ１１、ＲＲ１２、．．．、ＲＲ１ｎ、ＲＲ２１、Ｒ
Ｒ２２、．．．、ＲＲ２ｎ、．．．、ＲＲｎ１、ＲＲｎ
２、．．．、ＲＲｎｎ．．．キャパシタンス ＲＲ５１、．．．、ＲＲ５ｎ．．．キャパシタンス ＲＲ６１、．．．、ＲＲ６ｎ．．．キャパシタンス Ｖｄｄ．．．電源電圧 Ｖｉｎ、Ｖｉ２、Ｖｉ３、Ｖｉ５、Ｖｉ６．．．入力電
圧 Ｖｏｕｔ、Ｖｏ２、Ｖｏ３、Ｖｏ５、Ｖｏ６．．．出力
電圧 4整理番号＝ＹＺ１９９６０１７Ａ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 奇数段直列のインバータよりなる反転増
    幅回路と、この反転増幅回路の出力をその入力に接続す
    る帰還キャパシタンスと、前記反転増幅回路の入力に接
    続された入力キャパシタンスとを備え、この入力キャパ
    シタンスには既知の電圧が接続され、前記反転増幅回路
    の出力は外部から測定可能とされ、前記入力キャパシタ
    ンスは半導体集積回路装置における被測定容量とされ、
    前記帰還キャパシタンスは充分多数の単位容量を直列接
    続してなり、これら単位キャパシタンスはランダムに配
    列されていることを特徴とする半導体集積回路装置の素
    子特性測定回路。
  2. 【請求項２】 奇数段直列のインバータよりなる反転増
    幅回路と、この反転増幅回路の出力をその入力に接続す
    る帰還キャパシタンスと、前記反転増幅回路の入力に接
    続された入力キャパシタンスとを備え、この入力キャパ
    シタンスには既知の電圧が接続され、前記反転増幅回路
    の出力は外部から測定可能とされ、前記帰還キャパシタ
    ンスは半導体集積回路装置における被測定キャパシタン
    スとされ、前記入力キャパシタンスは充分多数の単位キ
    ャパシタンスを直列接続してなり、これら単位キャパシ
    タンスはランダムに配列されていることを特徴とする半
    導体集積回路装置の素子特性測定回路。
  3. 【請求項３】 奇数段直列のインバータよりなる反転増
    幅回路と、この反転増幅回路の出力をその入力に接続す
    る帰還キャパシタンスと、前記反転増幅回路の入力に接
    続された入力キャパシタンスとを備え、この入力キャパ
    シタンスには既知の電圧が接続され、前記反転増幅回路
    の出力は外部から測定可能とされ、前記入力キャパシタ
    ンスは半導体集積回路装置における被測定キャパシタン
    スとされ、前記帰還キャパシタンスは充分多数の単位キ
    ャパシタンスを並列接続してなり、これら単位キャパシ
    タンスはランダムに配列されていることを特徴とする半
    導体集積回路装置の素子特性測定回路。
  4. 【請求項４】 奇数段直列のインバータよりなる反転増
    幅回路と、この反転増幅回路の出力をその入力に接続す
    る帰還キャパシタンスと、前記反転増幅回路の入力に接
    続された入力キャパシタンスとを備え、この入力キャパ
    シタンスには既知の電圧が接続され、前記反転増幅回路
    の出力は外部から測定可能とされ、前記帰還キャパシタ
    ンスは半導体集積回路装置における被測定キャパシタン
    スとされ、前記入力キャパシタンスは充分多数の単位キ
    ャパシタンスを並列接続してなり、これら単位キャパシ
    タンスはランダムに配列されていることを特徴とする半
    導体集積回路装置の素子特性測定回路。
  5. 【請求項５】 奇数段直列のインバータよりなる反転増
    幅回路と、この反転増幅回路の出力をその入力に接続す
    る帰還キャパシタンスと、前記反転増幅回路の入力に接
    続された入力キャパシタンスとを備え、この入力キャパ
    シタンスには既知の電圧が接続され、前記反転増幅回路
    の出力は外部から測定可能とされ、前記帰還キャパシタ
    ンスは半導体集積回路装置における被測定キャパシタン
    スとされ、前記入力キャパシタンスは複数の単位キャパ
    シタンスを直列接続した回路を、直列個数と同数並列接
    続してなり、これら単位キャパシタンスはランダムに配
    列されていることを特徴とする半導体集積回路装置の素
    子特性測定回路。
  6. 【請求項６】 奇数段直列のインバータよりなる反転増
    幅回路と、この反転増幅回路の出力をその入力に接続す
    る帰還レジスタンスと、前記反転増幅回路の入力に接続
    された入力レジスタンスとを備え、この入力レジスタン
    スには既知の電圧が接続され、前記反転増幅回路の出力
    は外部から測定可能とされ、前記入力レジスタンスは半
    導体集積回路装置における被測定レジスタンスとされ、
    前記帰還レジスタンスは充分多数の単位レジスタンスを
    並列接続してなり、これら単位レジスタンスはランダム
    に配列されていることを特徴とする半導体集積回路装置
    の素子特性測定回路。
  7. 【請求項７】 奇数段直列のインバータよりなる反転増
    幅回路と、この反転増幅回路の出力をその入力に接続す
    る帰還レジスタンスと、前記反転増幅回路の入力に接続
    された入力レジスタンスとを備え、この入力レジスタン
    スには既知の電圧が接続され、前記反転増幅回路の出力
    は外部から測定可能とされ、前記帰還レジスタンスは半
    導体集積回路装置における被測定レジスタンスとされ、
    前記入力レジスタンスは充分多数の単位レジスタンスを
    並列接続してなり、これら単位レジスタンスはランダム
    に配列されていることを特徴とする半導体集積回路装置
    の素子特性測定回路。
  8. 【請求項８】 奇数段直列のインバータよりなる反転増
    幅回路と、この反転増幅回路の出力をその入力に接続す
    る帰還レジスタンスと、前記反転増幅回路の入力に接続
    された入力レジスタンスとを備え、この入力レジスタン
    スには既知の電圧が接続され、前記反転増幅回路の出力
    は外部から測定可能とされ、前記入力レジスタンスは半
    導体集積回路装置における被測定レジスタンスとされ、
    前記帰還レジスタンスは充分多数の単位レジスタンスを
    直列接続してなり、これら単位レジスタンスはランダム
    に配列されていることを特徴とする半導体集積回路装置
    の素子特性測定回路。
  9. 【請求項９】 奇数段直列のインバータよりなる反転増
    幅回路と、この反転増幅回路の出力をその入力に接続す
    る帰還レジスタンスと、前記反転増幅回路の入力に接続
    された入力レジスタンスとを備え、この入力レジスタン
    スには既知の電圧が接続され、前記反転増幅回路の出力
    は外部から測定可能とされ、前記帰還レジスタンスは半
    導体集積回路装置における被測定レジスタンスとされ、
    前記入力レジスタンスは充分多数の単位レジスタンスを
    直列接続してなり、これら単位レジスタンスはランダム
    に配列されていることを特徴とする半導体集積回路装置
    の素子特性測定回路。
  10. 【請求項１０】 奇数段直列のインバータよりなる反転
    増幅回路と、この反転増幅回路の出力をその入力に接続
    する帰還レジスタンスと、前記反転増幅回路の入力に接
    続された入力レジスタンスとを備え、この入力レジスタ
    ンスには既知の電圧が接続され、前記反転増幅回路の出
    力は外部から測定可能とされ、前記帰還レジスタンスは
    半導体集積回路装置における被測定レジスタンスとさ
    れ、前記入力レジスタンスは複数の単位レジスタンスを
    直列接続した回路を、直列個数と同数並列接続してな
    り、これら単位レジスタンスはランダムに配列されてい
    ることを特徴とする半導体集積回路装置の素子特性測定
    回路。
JP8310171A 1996-11-06 1996-11-06 半導体集積回路装置内の素子特性測定回路 Pending JPH10142299A (ja)

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* Cited by examiner, † Cited by third party
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JP2016152613A (ja) * 2015-02-19 2016-08-22 シャープ株式会社 増幅器およびそれを備える放射線検出器と放射線撮像パネル

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59188567A (ja) * 1983-04-11 1984-10-25 Nec Corp 信号変換回路
JPS6461669A (en) * 1987-09-01 1989-03-08 Nec Corp Capacitance meter
JP3023434B2 (ja) * 1993-02-05 2000-03-21 株式会社鷹山 スケーラ回路
JPH07336169A (ja) * 1994-06-03 1995-12-22 Youzan:Kk 増幅回路
US5734583A (en) * 1994-09-30 1998-03-31 Yozan Inc. Capacitance forming method
JPH08171601A (ja) * 1994-09-30 1996-07-02 Sharp Corp 乗算回路
JP3396351B2 (ja) * 1994-12-13 2003-04-14 シャープ株式会社 フィルタ回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016152613A (ja) * 2015-02-19 2016-08-22 シャープ株式会社 増幅器およびそれを備える放射線検出器と放射線撮像パネル

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