JPH1013839A - 半画素動き推定装置 - Google Patents
半画素動き推定装置Info
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- JPH1013839A JPH1013839A JP9069997A JP6999797A JPH1013839A JP H1013839 A JPH1013839 A JP H1013839A JP 9069997 A JP9069997 A JP 9069997A JP 6999797 A JP6999797 A JP 6999797A JP H1013839 A JPH1013839 A JP H1013839A
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Abstract
(57)【要約】
【課題】 半画素を求める補間演算にシフタを利用し、
動き推定を順次に処理して、回路を簡単にしてコンパク
トな半画素動き推定装置を提供する。 【解決手段】 第１サーチウインドー上で所定大きさの
リファレンスブロックに対して整画素動きベクトルと絶
対エラー値を求めた後、第２サーチウインドーを形成し
てリファレンスブロックに対する半画素動きを推定する
動き推定装置において、補間器１００が第２サーチウイ
ンドーの画素データの遅延された一対の画素と現在入力
される一対の画素を加算及びシフトして半画素を生成
し、半画素動き推定手段２００がリファレンスブロック
の画素データ及び１ライン遅延された画素データに応答
して、補間器の出力と入力画素データを演算して半画素
動きによる絶対エラー値を求めた後にこの絶対エラー値
と整画素動き推定による絶対エラー値のうち絶対エラー
値が最小である動きベクトルを選択して出力する。
動き推定を順次に処理して、回路を簡単にしてコンパク
トな半画素動き推定装置を提供する。 【解決手段】 第１サーチウインドー上で所定大きさの
リファレンスブロックに対して整画素動きベクトルと絶
対エラー値を求めた後、第２サーチウインドーを形成し
てリファレンスブロックに対する半画素動きを推定する
動き推定装置において、補間器１００が第２サーチウイ
ンドーの画素データの遅延された一対の画素と現在入力
される一対の画素を加算及びシフトして半画素を生成
し、半画素動き推定手段２００がリファレンスブロック
の画素データ及び１ライン遅延された画素データに応答
して、補間器の出力と入力画素データを演算して半画素
動きによる絶対エラー値を求めた後にこの絶対エラー値
と整画素動き推定による絶対エラー値のうち絶対エラー
値が最小である動きベクトルを選択して出力する。
Description
【０００１】
【発明の属する技術分野】本発明は映像信号の動き推定
（予測）装置に関するものであり、より詳細には整数ピ
クセルを補間して形成した半画素に対しても動きを推定
するための半画素動き推定装置に関するものである。
（予測）装置に関するものであり、より詳細には整数ピ
クセルを補間して形成した半画素に対しても動きを推定
するための半画素動き推定装置に関するものである。
【０００２】
【従来の技術】映像信号の圧縮に用いられる半画素動き
補償に関連する技術が米国特許第５，４６１，４２３
号、第５，４８８，４１９号、第５，４８９，９４９
号、第５，４９３，３４４号などに開示されている。米
国特許第５，４８９，９４９号に開示された技術は、同
一の大きさを有する映像ブロックのそれぞれの映像信号
の比較による誤差値に基づいて半画素単位の動きベクト
ルを推定するためのもので、微細な動き推定が可能とさ
れている。
補償に関連する技術が米国特許第５，４６１，４２３
号、第５，４８８，４１９号、第５，４８９，９４９
号、第５，４９３，３４４号などに開示されている。米
国特許第５，４８９，９４９号に開示された技術は、同
一の大きさを有する映像ブロックのそれぞれの映像信号
の比較による誤差値に基づいて半画素単位の動きベクト
ルを推定するためのもので、微細な動き推定が可能とさ
れている。
【０００３】一般に、映像信号処理技術において、動き
推定とは連続する映像信号において現在フレームの画素
が以前フレームに比べてどれほど動いたかをベクトルで
示す動きベクトルを推定して、全体映像を伝送する代わ
り、これらの動きベクトルとＤＰＣＭ値を伝送すること
により伝送情報を減らす技術（すなわち、映像圧縮）を
言う。
推定とは連続する映像信号において現在フレームの画素
が以前フレームに比べてどれほど動いたかをベクトルで
示す動きベクトルを推定して、全体映像を伝送する代わ
り、これらの動きベクトルとＤＰＣＭ値を伝送すること
により伝送情報を減らす技術（すなわち、映像圧縮）を
言う。
【０００４】このような動き推定において広く用いられ
ているブロック整合アルゴリズム（ＢＭＡ：Block Mat
ching Algorithm)は画面の動きが水平または垂直に平
行移動したものと仮定して、動きが発生したフレーム
（すなわち、現在のフレーム）のブロック映像が、動き
が発生する前のフレーム（すなわち、以前フレーム）の
どの位置にあるブロック映像と最も一致するかを推定し
て、その位置を動きベクトルで推定する方法である。こ
の際、ブロックの大きさには８×８、１６×１６（これ
をリファレンスブロックという）を主に用いる。
ているブロック整合アルゴリズム（ＢＭＡ：Block Mat
ching Algorithm)は画面の動きが水平または垂直に平
行移動したものと仮定して、動きが発生したフレーム
（すなわち、現在のフレーム）のブロック映像が、動き
が発生する前のフレーム（すなわち、以前フレーム）の
どの位置にあるブロック映像と最も一致するかを推定し
て、その位置を動きベクトルで推定する方法である。こ
の際、ブロックの大きさには８×８、１６×１６（これ
をリファレンスブロックという）を主に用いる。
【０００５】ここで、現在フレームのリファレンスブロ
ックと最も類似した以前ブロックを探すために、以前フ
レームでリファレンスブロックの位置を中心に一定の範
囲内を探すが、このような範囲をサーチウインドーとい
う。そして、このようなサーチウインドー内における各
候補ブロックの画素とリファレンスブロックの画素との
差をエラー（あるいは、ディストーションともいう）と
いい、２つのブロック間の類似程度を示す。
ックと最も類似した以前ブロックを探すために、以前フ
レームでリファレンスブロックの位置を中心に一定の範
囲内を探すが、このような範囲をサーチウインドーとい
う。そして、このようなサーチウインドー内における各
候補ブロックの画素とリファレンスブロックの画素との
差をエラー（あるいは、ディストーションともいう）と
いい、２つのブロック間の類似程度を示す。
【０００６】また、サーチウインドー内の全ての候補ブ
ロックとリファレンスブロックを比較することをフルサ
ーチブロックマッチングアルゴリズム（full search
block matching algorithm）といい、数式的に最も一
致するブロックを探すために連続する２つのフレームの
映像の中で、以前フレームをｆ1(x,y)、現在のフレーム
をｆ2(x,y)、任意の変数をａ，ｂとしたとき、ｆ2(x,y)
とｆ1(x-a,y-b)でａ，ｂを変化させながらｆ1(x-a,y-b)
とｆ2(x,y)の差を求めて、その差が最小となるａ，ｂを
動きベクトルとして推定する。このようにブロック間の
最小誤差を求める方法を平均絶対エラー（ＭＡＥ：Mean
Absolute Error)方法といい、平均絶対エラーは次の数
（１）の通りである。
ロックとリファレンスブロックを比較することをフルサ
ーチブロックマッチングアルゴリズム（full search
block matching algorithm）といい、数式的に最も一
致するブロックを探すために連続する２つのフレームの
映像の中で、以前フレームをｆ1(x,y)、現在のフレーム
をｆ2(x,y)、任意の変数をａ，ｂとしたとき、ｆ2(x,y)
とｆ1(x-a,y-b)でａ，ｂを変化させながらｆ1(x-a,y-b)
とｆ2(x,y)の差を求めて、その差が最小となるａ，ｂを
動きベクトルとして推定する。このようにブロック間の
最小誤差を求める方法を平均絶対エラー（ＭＡＥ：Mean
Absolute Error)方法といい、平均絶対エラーは次の数
（１）の通りである。
【０００７】
【数１】
【０００８】前記数１においてＥabs は平均絶対エラー
であり、Ｂはブロック大きさである。従って、前記Ｅ
absを最小とするａ，ｂを求めると、これが動きベクト
ルとなる。一方、ＭＰＥＧ２などのように映像を圧縮符
号化する実際の装置では動き推定をより精密に遂行する
ために通常２段階のサーチにより動き推定が行われる。
であり、Ｂはブロック大きさである。従って、前記Ｅ
absを最小とするａ，ｂを求めると、これが動きベクト
ルとなる。一方、ＭＰＥＧ２などのように映像を圧縮符
号化する実際の装置では動き推定をより精密に遂行する
ために通常２段階のサーチにより動き推定が行われる。
【０００９】すなわち、図１Ａに示すように、通常整数
画素単位で広いサーチウインドーＳＷ´で動き推定を遂
行して１次動きベクトルＭＶ１´を算出した後、その動
きベクトルＭＶ１´を中心に隣接した画素を演算して求
めた、補間された半画素に対して狭い範囲のサーチウイ
ンドーＳＷ２´で動き推定（これを半画素動き推定とも
いう）して最終的に精密な動きベクトルＭＶ２´を求め
る。このように半画素動き推定はより精密な動きベクト
ルを求める。
画素単位で広いサーチウインドーＳＷ´で動き推定を遂
行して１次動きベクトルＭＶ１´を算出した後、その動
きベクトルＭＶ１´を中心に隣接した画素を演算して求
めた、補間された半画素に対して狭い範囲のサーチウイ
ンドーＳＷ２´で動き推定（これを半画素動き推定とも
いう）して最終的に精密な動きベクトルＭＶ２´を求め
る。このように半画素動き推定はより精密な動きベクト
ルを求める。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
半画素動き推定装置を構成する補間器は、半画素を求め
るためにディバイダが必要であり、このようなディバイ
ダを半導体チップで具現する時にチップの面積が増加し
た。また、従来には半画素動き推定装置をアレープロセ
ッサ(array processor)型で具現したためにチップの面
積が大きくなるという問題点があった。
半画素動き推定装置を構成する補間器は、半画素を求め
るためにディバイダが必要であり、このようなディバイ
ダを半導体チップで具現する時にチップの面積が増加し
た。また、従来には半画素動き推定装置をアレープロセ
ッサ(array processor)型で具現したためにチップの面
積が大きくなるという問題点があった。
【００１１】本発明は以上のような従来技術の問題点を
解決するためのものであり、本発明の技術的課題は、半
画素を求めるための補間演算にシフタを利用し、動き推
定も順次に処理することにより、回路を簡単にしてコン
パクトな半画素動き推定装置を提供することにある。
解決するためのものであり、本発明の技術的課題は、半
画素を求めるための補間演算にシフタを利用し、動き推
定も順次に処理することにより、回路を簡単にしてコン
パクトな半画素動き推定装置を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に本発明の装置は、所定の第１サーチウインドー上で所
定大きさのリファレンスブロックに対して整数動き推定
が遂行され整数動きベクトルと当該絶対エラー値が求め
られた後、それに応じて所定の第２サーチウインドーを
形成して前記リファレンスブロックに対して半画素動き
を推定するための動き推定装置において、前記第２サー
チウインドーの画素データを順次に一対ずつ入力されて
遅延された一対の画素と現在入力される一対の画素を加
算及びシフトして半画素を生成する補間器、及び前記リ
ファレンスブロックの画素データ及び１水平ライン遅延
された画素データを順次に入力され、前記補間器の出力
と入力された画素データを演算して半画素動きによる絶
対エラー値を求めた後、この絶対エラー値と前記整数動
き推定による絶対エラー値をそれぞれ比較し、絶対エラ
ー値が最小である動きベクトルを選択して出力する半画
素動き推定手段が備えられることを特徴とする。
に本発明の装置は、所定の第１サーチウインドー上で所
定大きさのリファレンスブロックに対して整数動き推定
が遂行され整数動きベクトルと当該絶対エラー値が求め
られた後、それに応じて所定の第２サーチウインドーを
形成して前記リファレンスブロックに対して半画素動き
を推定するための動き推定装置において、前記第２サー
チウインドーの画素データを順次に一対ずつ入力されて
遅延された一対の画素と現在入力される一対の画素を加
算及びシフトして半画素を生成する補間器、及び前記リ
ファレンスブロックの画素データ及び１水平ライン遅延
された画素データを順次に入力され、前記補間器の出力
と入力された画素データを演算して半画素動きによる絶
対エラー値を求めた後、この絶対エラー値と前記整数動
き推定による絶対エラー値をそれぞれ比較し、絶対エラ
ー値が最小である動きベクトルを選択して出力する半画
素動き推定手段が備えられることを特徴とする。
【００１３】
【作用】このような構成を有する本発明は、補間器の演
算において割り算の演算をシフタを利用して具現し、半
画素動き推定のための演算過程を順次方式で処理する。
算において割り算の演算をシフタを利用して具現し、半
画素動き推定のための演算過程を順次方式で処理する。
【００１４】以上のような本発明の目的と他の特徴及び
利点などは次に参照する本発明のいくつかの好適な実施
例に対する以下の説明から明確になるであろう。
利点などは次に参照する本発明のいくつかの好適な実施
例に対する以下の説明から明確になるであろう。
【００１５】
【発明の実施の形態】以下、本発明を添付図面に基づい
て詳細に説明する。
て詳細に説明する。
【００１６】図１Ａは広い範囲のサーチウインドーＳＷ
１´上で１次動き推定した後、狭い範囲のサーチウイン
ドーＳＷ２´上で２次動き推定して、より精密に動きを
推定する概念を説明する図面である。図１Ｂは本発明を
適用するのに好適な典型的な動き推定装置を示すブロッ
ク図であり、現在フレームバッファ１、以前フレームバ
ッファ２、整画素（整数画素）動き推定装置３、半画素
動き推定装置４及び垂直ライン遅延器５が備えられてい
る。図１Ｂにおいて、現在フレームバッファ１は動きを
推定する現在フレームの映像データ（ピクセル）が貯蔵
されており、このデータはリファレンスブロック単位で
アクセス可能とされており、以前フレームバッファ２に
は動き推定の基準映像となる以前フレームの映像データ
（ピクセル）が貯蔵されており、このデータが所定大き
さのサーチウインドーを形成する。
１´上で１次動き推定した後、狭い範囲のサーチウイン
ドーＳＷ２´上で２次動き推定して、より精密に動きを
推定する概念を説明する図面である。図１Ｂは本発明を
適用するのに好適な典型的な動き推定装置を示すブロッ
ク図であり、現在フレームバッファ１、以前フレームバ
ッファ２、整画素（整数画素）動き推定装置３、半画素
動き推定装置４及び垂直ライン遅延器５が備えられてい
る。図１Ｂにおいて、現在フレームバッファ１は動きを
推定する現在フレームの映像データ（ピクセル）が貯蔵
されており、このデータはリファレンスブロック単位で
アクセス可能とされており、以前フレームバッファ２に
は動き推定の基準映像となる以前フレームの映像データ
（ピクセル）が貯蔵されており、このデータが所定大き
さのサーチウインドーを形成する。
【００１７】整画素動き推定装置３は、現在フレームバ
ッファ１からリファレンスブロックの画素を入力され、
以前フレームバッファ２からサーチウインドーに属する
候補ブロックの画素を入力され、前記リファレンスブロ
ックとサーチウインドー上の候補ブロックを比較して絶
対エラーが最小である動きベクトルＭＶ０と絶対エラー
ＡＥ０を求めた後に出力する。
ッファ１からリファレンスブロックの画素を入力され、
以前フレームバッファ２からサーチウインドーに属する
候補ブロックの画素を入力され、前記リファレンスブロ
ックとサーチウインドー上の候補ブロックを比較して絶
対エラーが最小である動きベクトルＭＶ０と絶対エラー
ＡＥ０を求めた後に出力する。
【００１８】半画素動き推定装置４は、前記整画素動き
推定装置３から求められた動きベクトルＭＶ０の候補ブ
ロックを中心として所定範囲の画素を以前フレームバッ
ファ２から入力され、現在フレームバッファ１から入力
されたリファレンスブロックの画素とそれぞれ比較して
半画素動きを推定する。この際に半画素動き推定装置４
には後に説明する補間器が備えられて狭い範囲のサーチ
ウインドー上で半画素を求め、この半画素に対して動き
を推定して、より正確な動きベクトルを求める。そし
て、リファレンスブロックの画素は半画素動き装置４に
直ちに入力されると同時に、垂直ライン遅延器５で１垂
直ライン遅延されて入力される。このような半画素動き
推定装置４は図４において詳しく説明される。
推定装置３から求められた動きベクトルＭＶ０の候補ブ
ロックを中心として所定範囲の画素を以前フレームバッ
ファ２から入力され、現在フレームバッファ１から入力
されたリファレンスブロックの画素とそれぞれ比較して
半画素動きを推定する。この際に半画素動き推定装置４
には後に説明する補間器が備えられて狭い範囲のサーチ
ウインドー上で半画素を求め、この半画素に対して動き
を推定して、より正確な動きベクトルを求める。そし
て、リファレンスブロックの画素は半画素動き装置４に
直ちに入力されると同時に、垂直ライン遅延器５で１垂
直ライン遅延されて入力される。このような半画素動き
推定装置４は図４において詳しく説明される。
【００１９】図２Ａは本発明の実施例に用いられる１６
×１６リファレンスブロックを示す。このリファレンス
ブロックはリファレンスブロック単位で画素a(1,1)，・
・・，a(1,16)，・・・，a(16,1)，・・・，a(16,16)ま
で２５６個からなる。図２Ｂは本発明の実施例において
半画素動き推定のためのサーチウインドーＳＷ２を示
す。前記サーチウインドーＳＷ２の大きさは、１次動き
推定（すなわち、整画素動き推定）により求められた動
きベクトルを有する候補ブロック７を中心として上下左
右にそれぞれ１画素ずつ大きく定められる。そして、こ
のサーチウインドーＳＷ２の大きさ内に属する整画素を
補間して半画素を求めると、この半画素により形成され
たサーチウインドー上に合計９個の候補ブロック（半画
素による８個の候補ブロックと１次動き推定による１つ
の整画素の候補ブロック）がある。すなわち、１次動き
推定により候補ブロック７が指定されると、前記候補ブ
ロック７を中心に１画素大きいサーチウインドーＳＷ２
が形成され、前記サーチウインドー２ＳＷ２内の画素b
(0,0)〜b(17,17)を補間して半画素が求められると、前
記半画素に対して８つの候補ブロックが形成される。
×１６リファレンスブロックを示す。このリファレンス
ブロックはリファレンスブロック単位で画素a(1,1)，・
・・，a(1,16)，・・・，a(16,1)，・・・，a(16,16)ま
で２５６個からなる。図２Ｂは本発明の実施例において
半画素動き推定のためのサーチウインドーＳＷ２を示
す。前記サーチウインドーＳＷ２の大きさは、１次動き
推定（すなわち、整画素動き推定）により求められた動
きベクトルを有する候補ブロック７を中心として上下左
右にそれぞれ１画素ずつ大きく定められる。そして、こ
のサーチウインドーＳＷ２の大きさ内に属する整画素を
補間して半画素を求めると、この半画素により形成され
たサーチウインドー上に合計９個の候補ブロック（半画
素による８個の候補ブロックと１次動き推定による１つ
の整画素の候補ブロック）がある。すなわち、１次動き
推定により候補ブロック７が指定されると、前記候補ブ
ロック７を中心に１画素大きいサーチウインドーＳＷ２
が形成され、前記サーチウインドー２ＳＷ２内の画素b
(0,0)〜b(17,17)を補間して半画素が求められると、前
記半画素に対して８つの候補ブロックが形成される。
【００２０】従って、半画素動き推定は１次動き推定に
より求められた候補ブロックに対する絶対エラーと、半
画素により新たに求められた８つの候補ブロックの絶対
エラーとをそれぞれ比較してこの中で絶対エラーが最小
である動きベクトルを２次動きベクトル（最終動きベク
トル）として求める。
より求められた候補ブロックに対する絶対エラーと、半
画素により新たに求められた８つの候補ブロックの絶対
エラーとをそれぞれ比較してこの中で絶対エラーが最小
である動きベクトルを２次動きベクトル（最終動きベク
トル）として求める。
【００２１】図３は２次動き推定のためのサーチウイン
ドーＳＷ２上で任意の９つの整画素b(x,y)，b(x+1,y)，
b(x+2,y)，b(x,y+1)，b(x+1,y+1)，b(x+2,y+1)，b(x,y+
2)，b(x+1,y+2)，b(x+2,y+2)とこの整画素から補間によ
り求められた半画素ｂ0 1，ｂ1 0，ｂ1 1を示す。図３にお
いて、黒い点は整画素を示し、ｘは補間により求められ
た半画素を示し、各矢印は画素b(x+1,y+1)を基準とし
て、８つの候補ブロックに対する半画素動きベクトルを
示す。そして、矢印上に表示された参照符号ＰＥ１ない
しＰＥ８は当該半画素動きベクトルを求めるためのプロ
セッシングエレメントを示す。
ドーＳＷ２上で任意の９つの整画素b(x,y)，b(x+1,y)，
b(x+2,y)，b(x,y+1)，b(x+1,y+1)，b(x+2,y+1)，b(x,y+
2)，b(x+1,y+2)，b(x+2,y+2)とこの整画素から補間によ
り求められた半画素ｂ0 1，ｂ1 0，ｂ1 1を示す。図３にお
いて、黒い点は整画素を示し、ｘは補間により求められ
た半画素を示し、各矢印は画素b(x+1,y+1)を基準とし
て、８つの候補ブロックに対する半画素動きベクトルを
示す。そして、矢印上に表示された参照符号ＰＥ１ない
しＰＥ８は当該半画素動きベクトルを求めるためのプロ
セッシングエレメントを示す。
【００２２】図３において、ｂ0 1は垂直方向の隣接した
２つの整画素を補間して求めた半画素（これを垂直方向
の半画素という）を示し、ｂ1 0は水平方向の隣接した２
つの整画素を補間して求めた半画素（これを水平方向の
半画素という）を示し、ｂ1 1は四角形をなす隣接した４
つの画素を補間して求めた半画素（これを対角線方向の
半画素という）を示す。
２つの整画素を補間して求めた半画素（これを垂直方向
の半画素という）を示し、ｂ1 0は水平方向の隣接した２
つの整画素を補間して求めた半画素（これを水平方向の
半画素という）を示し、ｂ1 1は四角形をなす隣接した４
つの画素を補間して求めた半画素（これを対角線方向の
半画素という）を示す。
【００２３】例えば、図３において、垂直方向半画素ｂ
0 1(x+1,y)は次の数２のように求められ、水平方向の半
画素ｂ1 0(x,y+1)は次の数３のように求められ、対角線
方向の半画素ｂ1 1(x,y)は次の数４のように求められ
る。
0 1(x+1,y)は次の数２のように求められ、水平方向の半
画素ｂ1 0(x,y+1)は次の数３のように求められ、対角線
方向の半画素ｂ1 1(x,y)は次の数４のように求められ
る。
【数２】ｂ0 1(x+1,y)＝｛b(x+1,y)+b(x+1,y+1)｝／／２
【数３】ｂ1 0(x,y+1)＝｛b(x,y+1)+b(x+1,y+1)｝／／２
【数４】ｂ1 1(x,y)＝｛b(x,y)+b(x+1,y)+b(x,y+1)+b(x+
1,y+1)｝／／４ ここで、ｘ＝０，１，２，・・・，１７、ｙ＝０，１，
２，・・・，１７である。
1,y+1)｝／／４ ここで、ｘ＝０，１，２，・・・，１７、ｙ＝０，１，
２，・・・，１７である。
【００２４】本発明による半画素動き推定措置は、図４
に示すように、補間器１００と半画素動き推定部２００
に大別され、補間器１００は第１ラッチ１１０と３つの
半画素算出部１２０，１３０，１４０で構成され、半画
素動き推定部２００は第２ラッチ２１１及び第３ラッチ
２１２、８つのプロセッシングエレメント（ＰＥ：ｐｒ
ｏｃｅｓｓｉｎｇ ｅｌｅｍｅｎｔ）２２１〜２２８、
８つの累算器（ＡＣＣ：ａｃｃｕｍｕｌａｔｏｒ）２３
１〜２３８、及び比較及び選択器２４０からなる。
に示すように、補間器１００と半画素動き推定部２００
に大別され、補間器１００は第１ラッチ１１０と３つの
半画素算出部１２０，１３０，１４０で構成され、半画
素動き推定部２００は第２ラッチ２１１及び第３ラッチ
２１２、８つのプロセッシングエレメント（ＰＥ：ｐｒ
ｏｃｅｓｓｉｎｇ ｅｌｅｍｅｎｔ）２２１〜２２８、
８つの累算器（ＡＣＣ：ａｃｃｕｍｕｌａｔｏｒ）２３
１〜２３８、及び比較及び選択器２４０からなる。
【００２５】ここで、補間器１００は図２Ｂに示すよう
なサーチウインドーＳＷ２から２画素ずつ画素を垂直方
向に順次に入力され、本発明の実施例において１画素は
８ビットのデータからなる。入力された２画素はラッチ
１１０によりラッチされ、新たに入力された２画素と１
クロック以前に入力された以前の画素が補間器１００の
ライン１０１〜１０４上にある。すなわち、図３のよう
に９つの画素がある場合に、以前クロックにb(x,y)，b
(x+1,y)画素が補間器１００に入力され、次いで現在ク
ロックにb(x,y+1)，b(x+1,y+1)画素が入力されると、ラ
イン１０１，１０２に以前クロックにラッチされたb(x,
y)，b(x+1,y)が示され、ライン１０３，１０４には現在
クロックに入力されるb(x,y+1)，b(x+1,y+1)が示され
る。
なサーチウインドーＳＷ２から２画素ずつ画素を垂直方
向に順次に入力され、本発明の実施例において１画素は
８ビットのデータからなる。入力された２画素はラッチ
１１０によりラッチされ、新たに入力された２画素と１
クロック以前に入力された以前の画素が補間器１００の
ライン１０１〜１０４上にある。すなわち、図３のよう
に９つの画素がある場合に、以前クロックにb(x,y)，b
(x+1,y)画素が補間器１００に入力され、次いで現在ク
ロックにb(x,y+1)，b(x+1,y+1)画素が入力されると、ラ
イン１０１，１０２に以前クロックにラッチされたb(x,
y)，b(x+1,y)が示され、ライン１０３，１０４には現在
クロックに入力されるb(x,y+1)，b(x+1,y+1)が示され
る。
【００２６】従って、対角線方向の半画素算出部１２０
にはb(x,y)，b(x+1,y)，b(x,y+1)，b(x+1,y+1)画素が入
力された後に演算され対角線方向の半画素ｂ1 1が出力さ
れ、垂直方向の半画素算出部１３０にはb(x+1,y)，b(x+
1,y+1)画素が入力された後に演算され垂直方向の半画素
ｂ0 1が出力され、水平方向の半画素算出部１４０にはb
(x,y+1)，b(x+1,y+1)画素が入力された後に演算され水
平方向の半画素ｂ1 0が出力される。
にはb(x,y)，b(x+1,y)，b(x,y+1)，b(x+1,y+1)画素が入
力された後に演算され対角線方向の半画素ｂ1 1が出力さ
れ、垂直方向の半画素算出部１３０にはb(x+1,y)，b(x+
1,y+1)画素が入力された後に演算され垂直方向の半画素
ｂ0 1が出力され、水平方向の半画素算出部１４０にはb
(x,y+1)，b(x+1,y+1)画素が入力された後に演算され水
平方向の半画素ｂ1 0が出力される。
【００２７】ここで、半画素算出部１２０，１３０，１
４０は図７に示すように、加算器１５１、シフタ１５２
及びラッチ１５３で構成されるが、より詳細に説明する
と、対角線方向の半画素算出部１２０の加算器は、８ビ
ットの画素４入力と２進数“１０”を加算し、シフタは
加算器の出力を２回シフトして加算器の１０ビット出力
をＭＳＢから８ビットのみを出力する。
４０は図７に示すように、加算器１５１、シフタ１５２
及びラッチ１５３で構成されるが、より詳細に説明する
と、対角線方向の半画素算出部１２０の加算器は、８ビ
ットの画素４入力と２進数“１０”を加算し、シフタは
加算器の出力を２回シフトして加算器の１０ビット出力
をＭＳＢから８ビットのみを出力する。
【００２８】また、垂直方向あるいは水平方向の半画素
算出部１３０，１４０の加算器は、８ビット画素２入力
と２進数“１”を加算し、シフタは加算器の出力を１回
シフトして加算器の９ビット出力をＭＳＢから８ビット
のみを出力する。ここで、対角線方向の半画素算出部１
２０で“１０2”を加えて、垂直方向あるいは水平方向
の半画素算出部１３０，１４０で“１2”をそれぞれ加
えることはシフト（すなわち、割り算）結果を整数とす
るためである。
算出部１３０，１４０の加算器は、８ビット画素２入力
と２進数“１”を加算し、シフタは加算器の出力を１回
シフトして加算器の９ビット出力をＭＳＢから８ビット
のみを出力する。ここで、対角線方向の半画素算出部１
２０で“１０2”を加えて、垂直方向あるいは水平方向
の半画素算出部１３０，１４０で“１2”をそれぞれ加
えることはシフト（すなわち、割り算）結果を整数とす
るためである。
【００２９】一方、図４を参照すると、半画素動き推定
部２００は、リファレンスブロックの画素を順次に入力
されるが、まずライン１０５にはリファレンスブロック
の画素a(1,1)〜a(16,16)を垂直方向に順次に入力され、
ライン１０６にはライン１０５よりリファレンスブロッ
クの１垂直ライン遅延された画素を順次に入力される。
すなわち、ライン１０５にリファレンスブロックの２番
目の垂直ライン画素a(2,1)〜a(2,16)が順次に入力され
るとき、ライン１０６にはリファレンスブロックの１番
目の垂直ライン画素a(1,1)〜a(1,16)が順次に入力され
る。そして、第２ラッチ２１１は遅延されていない垂直
ラインの入力画素をラッチして１クロック遅延させてプ
ロセッシングエレメント２２１，２２２に出力し、第３
ラッチ２１２は１垂直ライン遅延されて入力される画素
をラッチしてさらに１クロック遅延させてプロセッシン
グエレメント２２８に出力する。
部２００は、リファレンスブロックの画素を順次に入力
されるが、まずライン１０５にはリファレンスブロック
の画素a(1,1)〜a(16,16)を垂直方向に順次に入力され、
ライン１０６にはライン１０５よりリファレンスブロッ
クの１垂直ライン遅延された画素を順次に入力される。
すなわち、ライン１０５にリファレンスブロックの２番
目の垂直ライン画素a(2,1)〜a(2,16)が順次に入力され
るとき、ライン１０６にはリファレンスブロックの１番
目の垂直ライン画素a(1,1)〜a(1,16)が順次に入力され
る。そして、第２ラッチ２１１は遅延されていない垂直
ラインの入力画素をラッチして１クロック遅延させてプ
ロセッシングエレメント２２１，２２２に出力し、第３
ラッチ２１２は１垂直ライン遅延されて入力される画素
をラッチしてさらに１クロック遅延させてプロセッシン
グエレメント２２８に出力する。
【００３０】図４において、プロセッシングエレメント
２２１〜２２８が４つ（ａ，ｂ，ｃ，ｄ）にグルーピン
グされたことは、リファレンスブロックの同一の画素が
同一のタイミングに処理されることを示す。ａグループ
のプロセッシングエレメント２２１，２２２はライン１
０５に入力されて第２ラッチ２１１で１クロック遅延さ
れた、リファレンスブロックの画素a(x,y)´と、該画素
a(x,y)´が入力されるクロックと同一のクロックで補間
器１００から入力された半画素との演算を処理する。ｂ
グループのプロセッシングエレメント２２３，２２４，
２２５はライン１０５に入力されたリファレンスブロッ
クの画素a(x,y)と、該画素a(x,y)が入力されるクロック
と同一のクロックで補間器１００から入力される半画素
との演算を処理する。ｃグループのプロセッシングエレ
メント２２６，２２７はライン１０６に１垂直ライン遅
延されて入力された、リファレンスブロックの画素a´
(x,y)と、該画素a´(x,y)が入力されるクロックと同一
のクロックで補間器１００から入力された半画素との演
算を処理する。そして、ｄグループのプロセッシングエ
レメント２２８はライン１０６に１垂直ライン遅延され
て入力され、第３ラッチ２１２で１クロック遅延され
た、リファレンスブロックの画素a´(x,y)´と、該画素
a´(x,y)´が入力されるクロックと同一のクロックで補
間器１００から入力される半画素との演算を処理する。
２２１〜２２８が４つ（ａ，ｂ，ｃ，ｄ）にグルーピン
グされたことは、リファレンスブロックの同一の画素が
同一のタイミングに処理されることを示す。ａグループ
のプロセッシングエレメント２２１，２２２はライン１
０５に入力されて第２ラッチ２１１で１クロック遅延さ
れた、リファレンスブロックの画素a(x,y)´と、該画素
a(x,y)´が入力されるクロックと同一のクロックで補間
器１００から入力された半画素との演算を処理する。ｂ
グループのプロセッシングエレメント２２３，２２４，
２２５はライン１０５に入力されたリファレンスブロッ
クの画素a(x,y)と、該画素a(x,y)が入力されるクロック
と同一のクロックで補間器１００から入力される半画素
との演算を処理する。ｃグループのプロセッシングエレ
メント２２６，２２７はライン１０６に１垂直ライン遅
延されて入力された、リファレンスブロックの画素a´
(x,y)と、該画素a´(x,y)が入力されるクロックと同一
のクロックで補間器１００から入力された半画素との演
算を処理する。そして、ｄグループのプロセッシングエ
レメント２２８はライン１０６に１垂直ライン遅延され
て入力され、第３ラッチ２１２で１クロック遅延され
た、リファレンスブロックの画素a´(x,y)´と、該画素
a´(x,y)´が入力されるクロックと同一のクロックで補
間器１００から入力される半画素との演算を処理する。
【００３１】ここで、プロセッシングエレメント２２１
〜２２８（ＰＥ１〜ＰＥ８）は、図６に示すように、減
算器２５１、ラッチ２５２及び絶対値計算器２５３で構
成され、減算器２５１はリファレンスブロックの画素と
補間器により求められた半画素との差を演算し、その減
算結果はラッチ２５２でラッチされた後、絶対値計算器
２５３で絶対値が計算される。このようにプロセッシン
グエレメント２２１〜２２８は個別的な画素に対する絶
対エラーを求めるものであり、個別的な画素に対する絶
対エラーは当該累算器２３１〜２３８で累積し続けら
れ、リファレンスブロック全体の画素に対する演算が終
わると、累算器２３１〜２３８にはリファレンスブロッ
クと当該候補ブロックとの絶対エラーが貯蔵されてい
る。
〜２２８（ＰＥ１〜ＰＥ８）は、図６に示すように、減
算器２５１、ラッチ２５２及び絶対値計算器２５３で構
成され、減算器２５１はリファレンスブロックの画素と
補間器により求められた半画素との差を演算し、その減
算結果はラッチ２５２でラッチされた後、絶対値計算器
２５３で絶対値が計算される。このようにプロセッシン
グエレメント２２１〜２２８は個別的な画素に対する絶
対エラーを求めるものであり、個別的な画素に対する絶
対エラーは当該累算器２３１〜２３８で累積し続けら
れ、リファレンスブロック全体の画素に対する演算が終
わると、累算器２３１〜２３８にはリファレンスブロッ
クと当該候補ブロックとの絶対エラーが貯蔵されてい
る。
【００３２】ところが、各プロセッシングエレメント２
２１〜２２８は、図３に示すように、８つ方向の半画素
動き推定に対する絶対エラーを計算するものであるため
に、つまり累算器２３１〜２３８の最終出力は図２Ｂの
ように形成されたサーチウインドー上で８つの候補ブロ
ックとリファレンスブロック間の絶対エラーに該当す
る。従って、比較及び選択器２４０は１次動き推定で求
めた絶対エラーＡＥ０と、８つの累算器２３１〜２３８
に累積された絶対エラーＡＥ１〜ＡＥ８をそれぞれ比較
してこの中で絶対エラーが最も小さい候補ブロックの動
きベクトルを最終的に出力する。
２１〜２２８は、図３に示すように、８つ方向の半画素
動き推定に対する絶対エラーを計算するものであるため
に、つまり累算器２３１〜２３８の最終出力は図２Ｂの
ように形成されたサーチウインドー上で８つの候補ブロ
ックとリファレンスブロック間の絶対エラーに該当す
る。従って、比較及び選択器２４０は１次動き推定で求
めた絶対エラーＡＥ０と、８つの累算器２３１〜２３８
に累積された絶対エラーＡＥ１〜ＡＥ８をそれぞれ比較
してこの中で絶対エラーが最も小さい候補ブロックの動
きベクトルを最終的に出力する。
【００３３】例えば、８つの累算器２３１〜２３８の出
力と１次動き推定の絶対エラーを比較したときに、１次
動き推定の絶対エラーが最小であると、最終的な動きベ
クトルとして１次動き推定による動きベクトルＭＶ０が
選択され、任意の累算器の絶対エラーが最小であると、
当該累算器の半画素動きベクトルと１次動き推定による
動きベクトルの和が最終的な動きベクトルＭＶ１として
出力される。これをまとめると、１次動きベクトルＭＶ
０がＭＶ(m,n)の値を有するなら、次の表１のように２
次動きベクトルが定められる。
力と１次動き推定の絶対エラーを比較したときに、１次
動き推定の絶対エラーが最小であると、最終的な動きベ
クトルとして１次動き推定による動きベクトルＭＶ０が
選択され、任意の累算器の絶対エラーが最小であると、
当該累算器の半画素動きベクトルと１次動き推定による
動きベクトルの和が最終的な動きベクトルＭＶ１として
出力される。これをまとめると、１次動きベクトルＭＶ
０がＭＶ(m,n)の値を有するなら、次の表１のように２
次動きベクトルが定められる。
【００３４】
【表１】
【００３５】前記表１を参照すると、比較及び選択器２
４０において各累算器２３１〜２３８に貯蔵された絶対
エラーＡＥ１〜ＡＥ８と１次動き推定の絶対エラーＡＥ
０を比較した結果、第１累算器２３１の絶対エラーＡＥ
１が最小であるなら、図３の“ＰＥ１”による半画素動
きベクトル(-0.5,+0.5)が選択され、従って１次動き推
定により求められた動きベクトルＭＶ(m,n)に半画素動
きベクトル(-0.5,+0.5)を加えた動きベクトルであるＭ
Ｖ(m-0.5,n+0.5)が最終的な動きベクトルＭＶ１として
出力される。
４０において各累算器２３１〜２３８に貯蔵された絶対
エラーＡＥ１〜ＡＥ８と１次動き推定の絶対エラーＡＥ
０を比較した結果、第１累算器２３１の絶対エラーＡＥ
１が最小であるなら、図３の“ＰＥ１”による半画素動
きベクトル(-0.5,+0.5)が選択され、従って１次動き推
定により求められた動きベクトルＭＶ(m,n)に半画素動
きベクトル(-0.5,+0.5)を加えた動きベクトルであるＭ
Ｖ(m-0.5,n+0.5)が最終的な動きベクトルＭＶ１として
出力される。
【００３６】次いで、前記のように構成される望ましい
実施例の動作を図５のタイミングテーブルを参照してさ
らに詳細に説明する。図５に示すようにクロック(CLOC
K)に応じて補間器１００に図２Ｂに示すようなサーチウ
インドーb(0,0)〜b(17,17)が一対ずつ入力される。すな
わち、クロック０においてb(0,0)，b(1,0)、クロック１
においてb(0,1)，b(1,1)、クロック２においてb(0,2)，
b(1,2)、・・・などのように補間器１００に一対の画素
データが垂直ライン順に順次に入力されると、補間器１
００は演算を遂行してクロック２から３つの半画素（対
角線方向の半画素、垂直方向の半画素及び水平方向の半
画素）を順次に出力する。すなわち、クロック２におい
て補間器１００はｂ1 1(0,0)，ｂ0 1(1,0)，ｂ1 0(0,1)を
出力し、クロック３において補間器１００はｂ1 1(0,
1)，ｂ0 1(1,1)，ｂ1 0(0,2)・・・のように出力する。
実施例の動作を図５のタイミングテーブルを参照してさ
らに詳細に説明する。図５に示すようにクロック(CLOC
K)に応じて補間器１００に図２Ｂに示すようなサーチウ
インドーb(0,0)〜b(17,17)が一対ずつ入力される。すな
わち、クロック０においてb(0,0)，b(1,0)、クロック１
においてb(0,1)，b(1,1)、クロック２においてb(0,2)，
b(1,2)、・・・などのように補間器１００に一対の画素
データが垂直ライン順に順次に入力されると、補間器１
００は演算を遂行してクロック２から３つの半画素（対
角線方向の半画素、垂直方向の半画素及び水平方向の半
画素）を順次に出力する。すなわち、クロック２におい
て補間器１００はｂ1 1(0,0)，ｂ0 1(1,0)，ｂ1 0(0,1)を
出力し、クロック３において補間器１００はｂ1 1(0,
1)，ｂ0 1(1,1)，ｂ1 0(0,2)・・・のように出力する。
【００３７】一方、リファレンスブロックの画素a(1,1)
〜a(16,16)はクロックに応じて垂直ライン順に順次にプ
ロセッシングエレメント２２１〜２２８に入力される。
この際に、前述したように、プロセッシングエレメント
はグループ別（ａ，ｂ，ｃ，ｄ）に同一のクロックにリ
ファレンスブロックの同一の画素が入力されて補間器１
００の出力（すなわち、半画素）と演算される。
〜a(16,16)はクロックに応じて垂直ライン順に順次にプ
ロセッシングエレメント２２１〜２２８に入力される。
この際に、前述したように、プロセッシングエレメント
はグループ別（ａ，ｂ，ｃ，ｄ）に同一のクロックにリ
ファレンスブロックの同一の画素が入力されて補間器１
００の出力（すなわち、半画素）と演算される。
【００３８】すなわち、リファレンスブロックの第１の
垂直ラインの１番目の画素a(1,1)はクロック２において
プロセッシングエレメント２２３〜２２５（ＰＥ３〜Ｐ
Ｅ５）に入力され、同一のクロックにおいて補間器１０
０から出力される半画素ｂ1 1(0,0)，ｂ0 1(1,0)，ｂ
1 0(0,1)と演算され、第３プロセッシングエレメント２
２３は“a(1,1)−ｂ1 1(0,0)”を演算し、第４プロセッ
シングエレメント２２４は“a(1,1)−ｂ0 1(1,0)”を、
第５プロセッシングエレメント２２５は“a(1,1)−ｂ1 0
(0,1)”をそれぞれ演算して絶対エラーを求め、この絶
対エラーは当該累算器２３３〜２３５にそれぞれ貯蔵さ
れる。
垂直ラインの１番目の画素a(1,1)はクロック２において
プロセッシングエレメント２２３〜２２５（ＰＥ３〜Ｐ
Ｅ５）に入力され、同一のクロックにおいて補間器１０
０から出力される半画素ｂ1 1(0,0)，ｂ0 1(1,0)，ｂ
1 0(0,1)と演算され、第３プロセッシングエレメント２
２３は“a(1,1)−ｂ1 1(0,0)”を演算し、第４プロセッ
シングエレメント２２４は“a(1,1)−ｂ0 1(1,0)”を、
第５プロセッシングエレメント２２５は“a(1,1)−ｂ1 0
(0,1)”をそれぞれ演算して絶対エラーを求め、この絶
対エラーは当該累算器２３３〜２３５にそれぞれ貯蔵さ
れる。
【００３９】次いで、クロック３においてリファレンス
ブロックの１番目の垂直ラインの２番目の画素a(1,2)が
入力されると、これに対して第３ないし第５プロセッシ
ングエレメント２２３〜２２５は演算を遂行し、第１及
び第２プロセッシングエレメント２２１，２２２はラッ
チ２１１でラッチされ、１クロック遅延された１番目の
画素a(1,1)に対して演算を遂行する。すなわち、クロッ
ク３において第３ないし第５プロセッシングエレメント
２２３〜２２５はa(1,2)−ｂ1 1(0,1)，a(1,2)−ｂ0 1(1,
1)，a(1,2)−ｂ1 0(0,2)をそれぞれ演算して、絶対エラ
ーを当該累算器２３３〜２３５にそれぞれ出力し、クロ
ック３において第１プロセッシングエレメント２２１は
a(1,1)−ｂ1 1(0,1)を演算して絶対エラーを第１累算器
２３１に出力し、クロック３において第２プロセッシン
グエレメント２２２はa(1,1)−ｂ0 1(1,1)を演算して絶
対エラーを第２累算器２３２に出力する。
ブロックの１番目の垂直ラインの２番目の画素a(1,2)が
入力されると、これに対して第３ないし第５プロセッシ
ングエレメント２２３〜２２５は演算を遂行し、第１及
び第２プロセッシングエレメント２２１，２２２はラッ
チ２１１でラッチされ、１クロック遅延された１番目の
画素a(1,1)に対して演算を遂行する。すなわち、クロッ
ク３において第３ないし第５プロセッシングエレメント
２２３〜２２５はa(1,2)−ｂ1 1(0,1)，a(1,2)−ｂ0 1(1,
1)，a(1,2)−ｂ1 0(0,2)をそれぞれ演算して、絶対エラ
ーを当該累算器２３３〜２３５にそれぞれ出力し、クロ
ック３において第１プロセッシングエレメント２２１は
a(1,1)−ｂ1 1(0,1)を演算して絶対エラーを第１累算器
２３１に出力し、クロック３において第２プロセッシン
グエレメント２２２はa(1,1)−ｂ0 1(1,1)を演算して絶
対エラーを第２累算器２３２に出力する。
【００４０】このようにリファレンスブロックの１番目
の垂直ラインピクセルに対する演算が図５に示すように
第１ないし第５プロセッシングエレメント２２１〜２２
５により順次に処理された後、次いで第１ないし第５プ
ロセッシングエレメント２２１〜２２５はリファレンス
ブロックの２番目の垂直ライン画素に対する演算を遂行
し、この２番目の垂直ライン画素を処理するクロックと
同一のクロックにおいて第６ないし第８プロセッシング
エレメント２２６〜２２８は、リファレンスブロックの
１番目の垂直ライン画素を入力されて演算を遂行する。
すなわち、リファレンスブロックの１番目の垂直ライン
の１番目の画素a(1,1)が１垂直ライン遅延された後に、
ライン１０６を通して第６ないし第８プロセッシングエ
レメント２２６〜２２８に入力され、この画素a(1,1)の
入力クロックと同一のクロックにおいて補間器１００か
ら半画素が入力されると、これに応じて第６プロセッシ
ングエレメント２２６はa(1,1)−ｂ1 1(1,0)を演算した
後に絶対エラーを第６累算器２３６に出力し、第７プロ
セッシングエレメント２２７はa(1,1)−ｂ1 0(1,1)を演
算した後に絶対エラーを第７累算器２３７に出力する。
この際、第３ラッチ２１２は１垂直ライン遅延されて入
力される、リファレンスブロックの１番目の垂直ライン
の１番目の画素a(1,1)をラッチして１クロック遅延させ
る。
の垂直ラインピクセルに対する演算が図５に示すように
第１ないし第５プロセッシングエレメント２２１〜２２
５により順次に処理された後、次いで第１ないし第５プ
ロセッシングエレメント２２１〜２２５はリファレンス
ブロックの２番目の垂直ライン画素に対する演算を遂行
し、この２番目の垂直ライン画素を処理するクロックと
同一のクロックにおいて第６ないし第８プロセッシング
エレメント２２６〜２２８は、リファレンスブロックの
１番目の垂直ライン画素を入力されて演算を遂行する。
すなわち、リファレンスブロックの１番目の垂直ライン
の１番目の画素a(1,1)が１垂直ライン遅延された後に、
ライン１０６を通して第６ないし第８プロセッシングエ
レメント２２６〜２２８に入力され、この画素a(1,1)の
入力クロックと同一のクロックにおいて補間器１００か
ら半画素が入力されると、これに応じて第６プロセッシ
ングエレメント２２６はa(1,1)−ｂ1 1(1,0)を演算した
後に絶対エラーを第６累算器２３６に出力し、第７プロ
セッシングエレメント２２７はa(1,1)−ｂ1 0(1,1)を演
算した後に絶対エラーを第７累算器２３７に出力する。
この際、第３ラッチ２１２は１垂直ライン遅延されて入
力される、リファレンスブロックの１番目の垂直ライン
の１番目の画素a(1,1)をラッチして１クロック遅延させ
る。
【００４１】次いで、次のクロックにおいて第６及び第
７プロセッシングエレメント２２６，２２７は次の画素
a(1,2)に対する演算をa(1,2)−ｂ1 1(1,1)，a(1,2)−ｂ1
0(1,2)のようにそれぞれ遂行し、これと同一のクロック
において第８プロセッシングエレメント２２８は第３ラ
ッチ２１２でラッチされ１クロック遅延された１番目の
画素a(1,1)に対する演算をa(1,1)−ｂ1 1(1,1)のように
処理して絶対エラーを第８累算器２３８に出力する。
７プロセッシングエレメント２２６，２２７は次の画素
a(1,2)に対する演算をa(1,2)−ｂ1 1(1,1)，a(1,2)−ｂ1
0(1,2)のようにそれぞれ遂行し、これと同一のクロック
において第８プロセッシングエレメント２２８は第３ラ
ッチ２１２でラッチされ１クロック遅延された１番目の
画素a(1,1)に対する演算をa(1,1)−ｂ1 1(1,1)のように
処理して絶対エラーを第８累算器２３８に出力する。
【００４２】このように各プロセッシングエレメントが
演算した絶対エラーは当該累算器にそれぞれ貯蔵されて
リファレンスブロックの画素全体に対する演算が終わる
と、つまり１つのリファレンスブロックと半画素による
８つの候補ブロックとの絶対エラーが当該累算器２３１
〜２３８にそれぞれ貯蔵される。従って、リファレンス
ブロックの全ての画素に対する演算が終わると、比較及
び選択器２４０が８つの累算器２３１〜２３８に貯蔵さ
れた絶対エラーＡＥ１〜ＡＥ８と１次動き推定（整数動
き推定）による絶対エラーＡＥ０をそれぞれ比較して絶
対エラーを最小とする動きベクトルを前記表１に応じて
求めて出力する。
演算した絶対エラーは当該累算器にそれぞれ貯蔵されて
リファレンスブロックの画素全体に対する演算が終わる
と、つまり１つのリファレンスブロックと半画素による
８つの候補ブロックとの絶対エラーが当該累算器２３１
〜２３８にそれぞれ貯蔵される。従って、リファレンス
ブロックの全ての画素に対する演算が終わると、比較及
び選択器２４０が８つの累算器２３１〜２３８に貯蔵さ
れた絶対エラーＡＥ１〜ＡＥ８と１次動き推定（整数動
き推定）による絶対エラーＡＥ０をそれぞれ比較して絶
対エラーを最小とする動きベクトルを前記表１に応じて
求めて出力する。
【００４３】
【発明の効果】以上で説明したように、本発明による半
画素動き推定装置は、補間器の演算において割り算の演
算を、シフタを利用して具現し、半画素動き推定のため
の演算過程をアレープロセッサ型でない、順次方式で処
理することにより、回路が相対的に簡単であって半導体
チップで製作を容易にする効果がある。
画素動き推定装置は、補間器の演算において割り算の演
算を、シフタを利用して具現し、半画素動き推定のため
の演算過程をアレープロセッサ型でない、順次方式で処
理することにより、回路が相対的に簡単であって半導体
チップで製作を容易にする効果がある。
【００４４】本発明を実施例によって詳細に説明した
が、本発明は実施例によって限定されず、本発明が属す
る技術分野において通常の知識を有する者であれば本発
明の思想と精神を離れることなく、本発明を修正または
変更できるであろう。
が、本発明は実施例によって限定されず、本発明が属す
る技術分野において通常の知識を有する者であれば本発
明の思想と精神を離れることなく、本発明を修正または
変更できるであろう。
【図１】Ａは２次にわたって動きを推定する概念を説明
する図面である。Ｂは本発明を適用するのに好適な典型
的な動き推定装置を示すブロック図である。
する図面である。Ｂは本発明を適用するのに好適な典型
的な動き推定装置を示すブロック図である。
【図２】Ａは動き推定のための１６×１６大きさのリフ
ァレンスブロックを示す図面である。Ｂは半画素動き推
定のためのサーチウインドーを示す図面である。
ァレンスブロックを示す図面である。Ｂは半画素動き推
定のためのサーチウインドーを示す図面である。
【図３】半画素動き推定を説明するために画素及び半画
素の例を示す図面である。
素の例を示す図面である。
【図４】本発明による半画素動き推定装置を示すブロッ
ク図である。
ク図である。
【図５】本発明による動作タイミングテーブルである。
【図６】図４に示すプロセッシングエレメントの細部ブ
ロック図である。
ロック図である。
【図７】図４に示す半画素算出部の細部ブロック図であ
る。
る。
１００ 補間器 １１０，２１１，２１２ 第１、第２、第３ラッチ １２０，１３０，１４０ 半画素算出部 ２００ 半画素動き推定部 ２２１〜２２８ プロセッシングエレメント ２３１〜２３８ 累算器 ２４０ 比較及び選択器
Claims (11)
- 【請求項１】 以前フレームバッファに貯蔵されたピク
セル上に所定大きさの第１サーチウインドーを形成した
後、前記サーチウインドー上に１次動き推定を遂行して
整画素動きベクトルと該当絶対エラーを求め、前記整画
素動きベクトルにより指定される候補ブロックを中心に
所定大きさの第２サーチウインドーを形成した後、所定
大きさのリファレンスブロックの画素と、前記第２サー
チウインドーに属する整画素の画素を補間して求めた半
画素とを比較して２次動き推定された動きベクトルを出
力する半画素動き推定装置において、 前記第２サーチウインドー上で水平方向に隣接された一
対のピクセルを垂直方向に順次に一対ずつ入力され、以
前クロックに入力された一対の画素と現在のクロックに
入力される一対の画素を演算して半画素を生成する補間
器と、 前記リファレンスブロックからの垂直ライン方向に画素
を順次に入力され、１垂直ライン遅延されたリファレン
スブロックの画素を垂直ライン方向に順次に入力され、
前記補間器の出力と入力された前記画素を演算して絶対
エラーを求めた後、前記絶対エラーと前記整画素動き推
定による絶対エラーをそれぞれ比較して絶対エラーを最
小とする半画素動きベクトルあるいは整画素動きベクト
ルを選択した後、整画素動きベクトルに半画素動きベク
トルを加えた動きベクトルまたは整画素動きベクトルを
出力する半画素動き推定手段とが備えられることを特徴
とする半画素動き推定装置。 - 【請求項２】 前記補間器が、 前記第２サーチウインドーから以前クロックに入力され
た一対の画素データをラッチして１クロック遅延させる
遅延手段と、 前記遅延手段において１クロック遅延された画素対と現
在クロックから入力される画素対及び所定の２進数を加
算した後、２回シフトして対角線方向の半画素を出力す
る対角線方向の半画素算出部と、 前記遅延手段において１クロック遅延された画素対の中
の２番目の画素、現在のクロックから入力された画素対
の中の２番目の画素、及び所定の２進数を加算した後、
１回シフトして垂直方向の半画素を出力する垂直方向の
半画素算出部と、 現在のクロックに入力される一対の画素と所定の２進数
を加算した後、１回シフトして水平方向の半画素を出力
する水平方向の半画素算出部とを備えることを特徴とす
る請求項１に記載の半画素動き推定装置。 - 【請求項３】 前記遅延手段が、ラッチで具現されるこ
とを特徴とする請求項２に記載の半画素動き推定装置。 - 【請求項４】 前記対角線方向の半画素算出部が、 前記第２サーチウインドーの４画素と２進数“１０”を
加算する加算器と、前記加算器の出力を２回シフトする
シフタと、前記シフタの出力を一時貯蔵するラッチとで
構成されることを特徴とする請求項２に記載の半画素動
き推定装置。 - 【請求項５】 前記垂直方向の半画素算出部が、 前記第２サーチウインドーの２画素と２進数“１”を加
算する加算器と、前記加算器の出力を１回シフトするシ
フタと、前記シフタの出力を一時貯蔵するラッチとで構
成されることを特徴とする請求項２に記載の半画素動き
推定装置。 - 【請求項６】 前記水平方向の半画素算出部が、 前記第２サーチウインドーの２画素と２進数“１”を加
算する加算器と、前記加算器の出力を１回シフトするシ
フタと、前記シフタの出力を一時貯蔵するラッチとで構
成されることを特徴とする請求項２に記載の半画素動き
推定装置。 - 【請求項７】 前記動き推定手段が、 前記リファレンスブロックの現在の画素を１クロック遅
延させる第１遅延手段と、 前記リファレンスブロックの１垂直ライン遅延された画
素を１クロック遅延させる第２遅延手段と、 前記リファレンスブロックの現在の画素、１クロック遅
延された現在の画素、１垂直ライン遅延された画素、及
び１垂直ラインに１クロックがさらに遅延された画素を
入力され、前記画素が入力されるクロックと同一のクロ
ックに前記補間器の出力を入力されてこれらを演算して
当該画素に対する絶対エラーを出力する複数個のプロセ
ッシングエレメントと、 前記プロセッシングエレメントの画素に対する絶対エラ
ーを累積加算して当該リファレンスブロックの全ての画
素に対する演算が完了すると、当該半画素動きによる絶
対エラーが貯蔵される複数個の累算器と、 前記累算器がそれぞれ出力する絶対エラーと前記整画素
動き推定による絶対エラーとをそれぞれ比較して整画素
動き推定による絶対エラーが最小なら当該整画素動きベ
クトルを選択して出力し、累算器の中のいずれか１つの
絶対エラーが最小なら当該半画素動きベクトルを選択し
た後、前記整画素動きベクトルに加算して出力する比較
及び選択器とで構成されることを特徴とする請求項１に
記載の半画素動き推定装置。 - 【請求項８】 前記第１遅延手段がラッチで具現される
ことを特徴とする請求項７に記載の半画素動き推定装
置。 - 【請求項９】 前記第２遅延手段がラッチで具現される
ことを特徴とする請求項７に記載の半画素動き推定装
置。 - 【請求項１０】 前記複数個のプロセッシングエレメン
トが、 前記リファレンスブロックの１クロック遅延された現在
の画素と、該遅延された画素が入力されるクロックと同
一のクロックに入力される対角線方向の半画素を演算し
て当該画素の絶対エラーを出力する第１プロセッシング
エレメントと、 前記リファレンスブロックの１クロック遅延された現在
の画素と、該遅延された画素が入力されるクロックと同
一のクロックに入力される垂直方向の半画素を演算して
当該画素の絶対エラーを出力する第２プロセッシングエ
レメントと、 前記リファレンスブロックの現在の画素と、該画素が入
力されるクロックと同一のクロックに入力される対角線
方向の半画素を演算して当該画素の絶対エラーを出力す
る第３プロセッシングエレメントと、 前記リファレンスブロックの現在の画素と、該画素が入
力されるクロックと同一のクロックに入力される垂直方
向の半画素を演算して当該画素の絶対エラーを出力する
第４プロセッシングエレメントと、 前記リファレンスブロックの現在の画素と、該画素が入
力されるクロックと同一のクロックに入力される水平方
向の半画素を演算して当該画素の絶対エラーを出力する
第５プロセッシングエレメントと、 前記リファレンスブロックの１垂直ライン遅延された画
素と、該垂直ライン遅延された画素が入力されるクロッ
クと同一のクロックに入力される対角線方向の半画素を
演算して当該画素の絶対エラーを出力する第６プロセッ
シングエレメントと、 前記リファレンスブロックの１垂直ライン遅延された画
素と、該垂直ライン遅延された画素が入力されるクロッ
クと同一のクロックに入力される水平方向の半画素を演
算して当該画素の絶対エラーを出力する第７プロセッシ
ングエレメントと、 前記リファレンスブロックの１垂直ラインに１クロック
がさらに遅延された画素と、該さらに遅延された画素が
入力されるクロックと同一のクロックに入力される対角
線方向の半画素を演算して当該画素の絶対エラーを出力
する第８プロセッシングエレメントとで構成されること
を特徴とする請求項７に記載の半画素動き推定装置。 - 【請求項１１】 前記プロセッシングエレメントが、 前記リファレンスブロックの画素と前記補間器が出力す
る半画素を減算してエラーを出力する減算器と、前記エ
ラーを一時貯蔵するラッチと、前記ラッチされたエラー
の絶対値を求める絶対値の計算器とで構成されることを
特徴とする請求項１０に記載の半画素動き推定装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960007973A KR100226684B1 (ko) | 1996-03-22 | 1996-03-22 | 반화소 움직임 추정장치 |
| KR96-7973 | 1996-03-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1013839A true JPH1013839A (ja) | 1998-01-16 |
Family
ID=19453750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9069997A Pending JPH1013839A (ja) | 1996-03-22 | 1997-03-24 | 半画素動き推定装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5936672A (ja) |
| JP (1) | JPH1013839A (ja) |
| KR (1) | KR100226684B1 (ja) |
| CN (1) | CN1214646C (ja) |
| GB (1) | GB2311435B (ja) |
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| JP2010081634A (ja) * | 2002-12-20 | 2010-04-08 | Lsi Corp | 並列補間及びサーチ・ハードウェアを備えた運動評価エンジン |
| CN116074533A (zh) * | 2023-04-06 | 2023-05-05 | 湖南国科微电子股份有限公司 | 运动矢量预测方法、系统、电子设备及存储介质 |
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