JP2006059341A

JP2006059341A - 差分絶対値の和を計算するための回路

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Publication number: JP2006059341A
Application number: JP2005217270A
Authority: JP
Inventors: Hsing-Chien Yang; 行健楊; Jin-Ming Chen; ▲晋▼明陳; Ronken En; 論賢袁
Original assignee: Novatek Microelectronics Corp
Current assignee: Novatek Microelectronics Corp
Priority date: 2004-07-28
Filing date: 2005-07-27
Publication date: 2006-03-02
Also published as: US8416856B2; TWI239474B; US20060023959A1; TW200604930A

Abstract

【課題】
差分絶対値（SAD）を同時進行で又は連続的に計算することができる回路を提供する。
【手段】
本発明の回路は、差分絶対値回路110と第一の加算器ADD1と第一のレジスタREG1と第一の選択回路SEL1とを備える。差分絶対値回路110は第一のデータPM_i,j及び第二のデータPS_i,jを受け取り、AD_i,j＝|PM_i,j−PS_i,j|で示される差分絶対値データAD_i,jを出力する。第一の加算器ADD1は前記差分絶対値データと第一の累計データとを受け取り加算し、第一の和を出力する。第一のレジスタREG1は第一の所定のタイミングシーケンスに基づき前記第一の和を受け取り保持し、差分絶対値データの第一の和を出力する。第一の選択回路SEL1は前記差分絶対値データの第一の和又は０を受け取り選択し、この選択したデータを前記第一の累計データとして出力する。
【選択図】図１

Description

この発明は動き推定（motion estimation）回路に関し、特に差分絶対値の和（sums of absolute difference: SAD）を計算するための回路に関する。

一般に、デジタルビジュアル伝送では膨大な量のデータが送られる。記憶スペース、ビジュアル伝送データ及びそのバンド幅を節約するため、ビジュアル伝送データは圧縮されるべきである。データ圧縮は、ビジュアル伝送データから冗長データを除去することによってデータ量を減少させるという目的を達成する。例えば、仮に最後のフレームが次のフレームと類似する場合、次のフレームの部分のうち、最後のフレームの部分と類似する部分が除去され非類似の部分は保持される。これにより、ビジュアル伝送データ量を相当減少することが可能になる。例えば、MPEGビジュアルデータ圧縮規格はビジュアル符号化方式として広く用いられている。

現在のフレームと被比較フレームとが比較されるとき、現在では、フレームは複数の画像ブロックに分割される。画像ブロックの典型的なサイズは16×16又は8×8ピクセルである。検索プロセスに基づき一つの画像ブロックが選択され、被比較フレームと比較される。被比較フレームでは、現在の画像ブロックに対応するブロックがセンターとしての役目をし、このセンターから特定の範囲を含んだピクセルで構成される検索領域はサーチウィンドウと呼ばれる。前記特定の範囲はサーチレンジと呼ばれる。サーチウィンドウにおいては、画像ブロックに最も類似するブロックを決定するため画像ブロックが各被比較画像ブロックと比較される。このプロセスは動き推定と呼ばれる。

現在の画像ブロックと被比較画像ブロックとの比較の間に、これら二つのピクセルのためのSADの計算が実行される。換言すれば、画像ブロックのピクセルデータと被比較ブロックとが互いに減算される。画像ブロックと被比較ブロックとが類似であることは、SADに基づいて判定することが可能である。

従来技術でのプロセスにおいては、SAD計算の完了後、次のSAD計算が実行される前にその回路はリセットされなければならない。莫大なSAD計算を必要とする動き推定にとって、このリセット工程は非常に多くの処理時間を消費してしまう。

現在のところ、従来技術の方式では8×16、16×8、8×4、4×8及び4×4画像ブロックデータを含むH.264規格に合致できない。更に、従来技術の方式は16×16又は8×8画像ブロックデータに対してのみ計算を行うことができ、ツリー構造の動き推定をサポートすることができない。
この他、関連する技術としては、特許文献１及び２、並びに非特許文献１及び２が知られている。
米国特許第4897720号明細書米国特許第5719642号明細書 Iain E. G. Richardson著,「H.264 and MPEG-4 Video Compression: Video Coding for Next Generation Multimedia」 Kim-Min Yang, 他２名著,「A Family of VLSI Design for the Motion Compensation Block-Matching Algorithm」, IEEE Transactions on Circuit and Systems Vol. 36, No. 10 October 1989

従って、本発明はSADを計算する回路を提供することを目的としている。画像ブロックデータと被比較ブロックデータとを一旦入力することにより、16×16、16×8、8×16、8×8、8×4、4×8及び4×4画像ブロックのためのSADを同時進行で又は連続的な態様で計算することが可能となる。

本発明の一つの実施形態によれば、SADを計算するための回路は、差分絶対値回路と、第一の加算器と、リセット機能を持たない第一のレジスタと、第一の選択回路とを有する。前記差分絶対値回路は、第一のデータPM_i,jと第二のデータPS_i,jとを受け取り差分絶対値AD_i,jを出力する。PM_i,j、PS_i,j及びAD_i,jはそれぞれ、第一のデータ、第二のデータ及び差分絶対値データのうち一の（i, j）に対応するデータを示しており、AD_i,j＝|PM_i,j−PS_i,j|であり、i及びｊは０より小さくない整数（０以上の整数）である。前記第一の加算器は、前記差分絶対値データ及び第一の累計データとを受け取り加算し、第一の和を出力する。前記レジスタは第一の所定のタイミングシーケンスに基づいて前記第一の和を受け取り保持し、AD_i,jからAD_i+3,j+3までの4×4アレイの累計である第一のSADデータを出力する。前記第一の選択回路は前記第一のSADデータ又は０を受け取り選択し、その選択したデータを前記第一の累計データとして出力する。

本発明の一つの実施形態によれば、前記回路は、前記所定のタイミングシーケンスに基づき第二のSADを出力し該第二のSADを累計するために、前記第一のSADを受け取り累計する少なくとも一組の累計回路を更に有する。本発明の一つの実施形態によれば、前記第一のSADは、

、{k|k＝0,1,2,3}での4×4アレイの累計である。
前記第二のSADは、
x∈{0,8}ｙ∈{0,4,8,12}における

、
x∈{0,4,8,12}ｙ∈{0,8}における

、
x∈{0,8}ｙ∈{0,8}における

、
x∈{0}ｙ∈{0,8}における

、
x∈{0,8}ｙ∈{0}における

、又は
x∈{0}ｙ∈{0}における

である。

本発明の一つの実施形態によれば、前記累計回路は、第三の加算器と第三のレジスタと第三の選択回路とを有している。前記第三の加算器は、前記第一の差分絶対値データの和と第三の累計データとを受け取り累計し、第三の累計値を出力する。前記第三のレジスタは、第三の所定のタイミングシーケンスに基づいて前記第三の累計された値を受け取り保持し、前記第二のSADを出力する。前記第三の選択回路は、前記第二のSAD、差分絶対値又はゼロデータ受け取り選択する。前記第三の累計された値は前記第三のレジスタから出力される。

本発明の一つの実施形態によれば、前記回路は第四のレジスタと第四の選択回路とを更に有する。前記第四のレジスタは、第四の所定のタイミングシーケンスに基づき前記第一の積算された値を受け取り保持し、第三のSADを出力する。前記第四の選択回路は前記差分絶対値回路と前記第一の加算器との間に接続されている。前記第四の選択回路は、前記差分絶対値データ、前記第三のSAD及びゼロデータを受け取り選択するために前記第四のレジスタにも接続されており、前記第一のSADにこの選択されたデータを加算処理するため前記第一の加算器に出力する。

本発明の一つの実施形態によれば、前記回路は第二の加算器と第五のレジスタと第五の選択回路とを更に有している。前記第二の加算器は、第五の累計された値を出力するため前記第三のSAD及び第五の累計データを受け取り累計する。前記第四のSADを出力するため、前記第五のレジスタは前記第五の所定のタイミングシーケンスに沿って前記第五の累計された値を受け取り保持する。前記第五の選択回路は、前記第四のSAD又はゼロデータを受け取り選択し、この選択されたデータを前記第五の累計データとして出力する。

本発明の一つの実施形態によれば、前記回路は、画像ブロックデータ及び被比較ブロックデータを一回だけ入力することにより、16×16、16×8、8×16、8×8、8×4、4×8及び4×4画像ブロックのためのSADを同時進行で又は連続的に計算する。本発明のこの実施形態によれば、前記回路は、ツリー構造の動き推定を処理する構成要素をもサポートすることができる。本発明のこの実施形態によれば、前記回路は、前記差分絶対値回路をリセットせずに次のSAD計算を実行することができる。従って、前記回路の処理能力を効果的に向上させることができる。

本発明の一つの実施態様によれば、本回路は該回路をリセットすることなく次のSAD計算を実行することができる。従って、回路の処理能力を効果的に向上させることができる。

本発明の上述のそして他の特徴は、添付図面と共に提供される後述の発明の好ましい実施形態の詳細な説明によってより深く理解される。

図１は、本発明の一つの実施形態に係るSADを計算するための回路を示す回路ブロック図である。図１を参照すると、第一のデータPM例えば画像ブロックデータ及び第二のデータPS例えば被比較画像ブロックデータは、共に連続的なデータを有する。差分絶対値回路１１０は、画像ブロックデータPM及び被比較画像ブロックデータを受け取り、AD＝|PM−PS|で示される差分絶対値データADを出力する。

次に差分絶対値回路１１０をより詳しく説明する。減算器１１１は、画像ブロックデータPMと被比較画像ブロックデータPSとを受け取った後、差分値１１２を出力するため被比較画像ブロックデータPSから画像ブロックデータPMを減算するか又は画像ブロックデータPMから被比較画像ブロックデータPSを減算する。レジスタ１１３は減算器１１１に接続されており、差分値１１４を出力するため所定のタイミングシーケンスに基づき差分値１１２を保持する。補数回路１１５は、差分値１１４に基づき補数値１１６を生成するためレジスタ１１３に接続されている。選択回路１１７はレジスタ１１３と補数回路１１５とに接続されており、差分値１１４と差分値１１４の補数値１１６とを受け取り、正の値である差分値１１４又は差分値１１４の補数値１１６を差分絶対値データADとして出力する。

補数回路１１５は、例えば、インバータ１１８と加算器１１９とを備えている。インバータ１１８は差分値１１４を受け取り反転させる。加算器１１９はインバータ１１８に接続されており、反転された差分値１１４を受け取り加算し、差分値１１４の補数値１１６を出力する。

加算器ADD１は、差分絶対値データADと累計データ１２１とを受け取り加算し、その累計した結果を和１２２として出力する。レジスタREG１は、所定のタイミングシーケンスに基づき和１１２を保持し、SADデータSAD１を出力する。選択回路SEL１は、SAD1又は０を受け取り選択し、この選択したデータを累計データ１２１として出力する。

この実施形態では、レジスタREG１は4×4ピクセルのSADを記憶する。本発明の一つの実施形態に基づく、画像ブロックデータと被比較画像ブロックデータとの差分絶対値の計算方法を図２Aに示した。図１及び図２Aを参照すると、差分絶対値回路１１０は画像ブロックデータPMと被比較画像ブロックデータPSとを受け取る。差分絶対値回路１１０は、画像ブロックデータPMと被比較画像ブロックデータPSとを受け取った後、式AD_i,j＝|PM_i,j−PS_i,j|に基づいて差分絶対値データAD_i,j〜AD_i+3,j+3を生成する。

一つの4×4の各々について第一の差分絶対値データAD_i,jが計算されるとき、回路SEL１はその出力として０を選択する。したがって、レジスタREG１は、加算器ADD１で計算された結果AD_i,j＋０を出力SAD１として保持する。差分絶対値回路１１０が第二の差分絶対値データAD_i+1,jを生成した後、選択回路SEL１は、レジスタREG１から加算器ADD１に出力されたSAD１即ちAD_i,jを選択し送信する。レジスタREG１は加算器ADD1から出力された計算結果AD_i,j＋AD_i+1,jを保持する。これにより、差分絶対値回路１１０が4×4ピクセルの最後の差分絶対値データAD_i+3,j+3を生成した後、選択回路SEL１はレジスタREG１から加算器ADD１に出力されたSAD１即ちAD_i,j＋・・・＋AD_i+2,j+3を選択し送信する。レジスタREG1は加算器ADD１から出力された計算結果

を保持する。これにより、この4×4ピクセルのSADの計算が完了する。

本発明の一つの実施形態によれば、この回路は様々な画像ブロックデータのSADを計算することに適しており、上述した4×4ピクセルに限定されるものではない。本実施形態では、レジスタREG1の出力端子は複数組の累計回路SUM2−SUM１１に接続されている。これらの累計回路は、SAD1を累計することによりSADを算出する。例えば、累計回路SUM2−SUM１１は、4×8（左）、4×8（右）、8×4（上）、8×4（下）、8×8、8×16（左）、8×16（右）、16×8（上）、16×8（下）及び16×16画像ブロックデータのSAD２−SAD１１を所定のタイミングシーケンスに基づき累計する。

当業者であれば、累計回路の数は固定的でないことが理解できる。例えば、仮に4×4、8×8及び16×16画像ブロックデータのSADが同時に計算される場合、図１に示した累計回路SUM2−SUM５及び累計回路SUM７−SUM１１は必要とされないであろう。仮に8×8画像ブロックデータのSADの計算のみが行われる場合、図１に示した累計回路SUM2−SUM１１は必要とされないであろう。０を選択する選択回路SEL１のタイミングシーケンスを変更することにより、レジスタREG１は8×8画像ブロックデータのSADを出力することが可能になる。上述のこれらの変更は本発明の範囲に属するものである。

図２Bは、十六の4×4画像ブロックに分割された一つの16×16画像ブロックを示す概略図であり、各4×4画像ブロックに表示された数は処理順序を示している。本実施形態では、累計回路SUM2−SUM１１は互いに同様な回路である。ここで累計回路SUM１１について説明する。累計回路SUM１１は加算器とレジスタと選択回路とを有する。これらの加算器、レジスタ及び選択回路のオペレーションは、それぞれ加算器ADD1、レジスタREG1及び選択回路SEL１のオペレーションと同様である。したがってこれらの詳細な説明は省略する。SUM１１は、4×4画像ブロックの十六個のSAD即ちSAD１を累計することにより、16×16画像ブロックのSADを計算する。

上述の実施形態では、本発明の回路は様々な画像ブロックデータのためのSADを短時間に計算する。次の記載はこの回路面積についての説明である。

図３は、本発明の別の好ましい実施形態に基づくSADを計算する回路を示す概略回路ブロック図である。図３を参照すると、差分絶対値回路３１０は画像ブロックデータPM及び被比較画像ブロックデータPSを受け取り、差分絶対値データADを出力する。差分絶対値回路３１０、加算器ADD１、レジスタREG１及び比較回路SEL１は、それぞれ図１に示された差分絶対値回路１１０、加算器ADD１、レジスタREG１及び比較回路SEL１と同様である。したがって、これらの詳細な説明は省略する。

図３に示されたように、選択回路３２０は差分絶対値回路３１０と加算器ADD１との間に接続されている。この実施形態では、レジスタREG１が4×4ピクセルのSADを記憶するものと想定されている。SAD２からSAD１１の出力は累計される。本発明の一つの実施形態によれば、この回路は様々な画像ブロックデータのSADを計算するために適したものであり、上述の4×4ピクセルに限定されるものではない。

当業者であれば、累計回路の数は固定的ではないことが理解できる。例えば、仮に4×4、8×8及び16×16画像ブロックデータのSADが同時に計算される場合、図１に示した累計回路SUM2−SUM５及び累計回路SUM７−SUM１１は必要とされないであろう。仮に8×8画像ブロックデータの差分絶対値が計算される場合、図１に示した累計回路SUM2−SUM１１は必要とされないであろう。０を選択する選択回路SEL１のタイミングシーケンスを変更することにより、レジスタREG１は8×8画像ブロックデータの差分絶対値を出力することが可能になる。これら上述の実施形態は本発明の範囲に属するものである。

この実施形態では、4×4ピクセルのためのデータのシーケンスは図２Bに示されている。図２B及び図３を参照して説明すると、加算器ADD1が第一の4×4ピクセル画像ブロックデータのためのSAD計算を完了した後、レジスタREG２、REG４、REG６、REG７、REG９、REG１１及びREG１は累計値３２２を保持する。このSAD計算では、その4×4ピクセル画像ブロックデータの差分絶対値データの和が累計値３２２となる。加算器ADD1が第二の4×4ピクセル画像ブロックデータのためのSAD計算を完了した後、REG３及びREG１は累計値３２２を保持する。選択回路３２０は、累計結果を記憶するために、第二の4×4ピクセル画像ブロックデータのSAD１との加算計算のためSAD４、SAD６、SAD７、SAD９及びSAD１１を選択し加算器ADD1に出力する。レジスタREG４は第一の8×4画像ブロックデータのSAD４を出力する。他のデータも同様にそれぞれに応じて出力される。したがって、これらの詳細な説明は省略する。

図１及び図３に示した差分絶対値の和のための回路は、図１に示した回路が種々の画像ブロックデータの差分絶対値の和を短時間に計算できる点で、図３に示した回路では回路面積を小さくできる点で新規であり、独自の特徴を有している。次の説明は、図１及び３に示した回路を更に補完する特徴を有する回路を示している。

図４は本発明の他の実施形態に係る差分絶対値の和を計算するための回路を示す概略回路ブロック図である。図４を参照して説明すると、絶対値回路４１０は、画像ブロックデータPMと被比較画像ブロックデータPSとを受け取り、差分絶対値データADを出力する。差分絶対値回路４１０、加算器ADD1、レジスタREG１からREG６及び選択回路SEL１は、それぞれ図１に示された差分絶対値回路３１０、加算器ADD1、レジスタREG１からREG６及び選択回路SEL１と同様である。したがって、これらの詳細な説明は省略する。

図４を参照して説明すると、加算器４３０は、選択回路４４０からの選択データで加算計算を実行するため、レジスタREG６の出力端子と接続されており、SAD６を受け取る。8×8画像ブロックデータのSAD計算が完了したとき、レジスタREG６は8×8画像ブロックデータの差分絶対値の和を保持する。加算器ADD1は、加算器ADD1が完全に4×4画像ブロックデータの差分絶対値の和を出力する前に、選択回路４４０の切り替えによってレジスタに対しそれに対応するSAD６を累計する。図３に示された回路と比較すると、選択回路４４０及び加算器４３０を設けたことによってこの実施形態の回路はより効率的に機能する。

説明のため実施形態を用いて本発明を説明してきたが、本発明はこれらの実施形態に限定されるものではない。むしろ、添付の特許請求の範囲は、この技術分野の当業者が本発明の均等の範囲及び領域から逸脱せずに行うことができる本発明の他の変形や実施形態を含むよう広く解釈されるべきである。

本発明の好ましい実施形態に係るSADを計算するための回路を示す概略回路ブロック図である。本発明の実施形態に基づく、画像ブロックデータと被比較画像ブロックデータとの差分絶対値の計算方法を説明する図である。 4×4ピクセルブロックを処理する順序を説明する図であり、本発明ではこの順序でPM_i,jとPS_i,jとを一度入力することで全てのSADを得ることができる。本発明の別の好ましい実施形態に基づくSADを計算するための回路を示す概略回路ブロック図である。本発明の第三の好ましい実施形態に基づくSADを計算するための回路を示す概略回路ブロック図である。

符号の説明

ADD1 加算器（第一の加算器）
REG１レジスタ
SEL１選択回路（第一の選択回路）
１１０差分絶対値回路
１１１減算器
１１３レジスタ（第二のレジスタ）
１１５補数回路
１１７選択回路（第二の選択回路）
１１８インバータ
１１９加算器（第二の加算器）
SUM2−SUM１１累計回路

Claims

差分絶対値の和を計算するための回路であって、
第一のデータPM_i,jと第二のデータPS_i,jとを受け取り、差分絶対値データAD_i,jを出力する差分絶対値回路を有し、
PM_i,j、PS_i,j及びAD_i,jはそれぞれ前記第一のデータ、前記第二のデータ及び前記差分絶対値データの（i, j）データを示しており、AD_i,j＝|PM_i,j−PS_i,j|であり且つｉ及びｊはゼロ以上の整数であり、
更に、
前記差分絶対値データ及び第一の累計データを受け取り加算し、第一の和を出力する第一の加算器と、
第一の所定のタイミングシーケンスに基づき前記第一の和を受け取り保持し、第一の差分絶対値データの和を出力するレジスタと、
前記第一の差分絶対値データの和又は値が０であるゼロデータを受け取り選択し、この選択したデータを前記第一の累計データとして出力する第一の選択回路と、
を有する差分絶対値の和を計算するための回路。
前記差分絶対値回路が、
前記第一のデータと前記第二のデータとを受け取り、該第二のデータから前記第一のデータを減算し又は前記第一のデータから前記第二のデータを減算して差分値を生成する減算器と、
前記減算器に接続され、第二の所定のタイミングシーケンスに基づき前記差分値を保持する第二のレジスタと、
前記第二のレジスタに接続され、前記差分値の補数値を生成する補数回路と、
前記第二のレジスタと前記補数回路とに接続され、前記差分値と該差分値の前記補数値とを受け取り、正数である前記差分値又は該差分値の前記補数値を前記差分絶対値データとして出力する第二の選択回路と、
を有する請求項１に記載の差分絶対値の和を計算するための回路。
前記補数回路が、
前記差分値を受け取り反転し、反転差分値を出力するインバータと、
前記インバータに接続され、前記反転差分値と値が１である一つのデータとを受け取り加算し、前記差分値の前記補数値を出力する第二の加算器と、
を有する請求項２に記載の差分絶対値の和を計算するための回路。
前記第一の差分絶対値データの和がAD_i,jからAD_i+3,j+3までの4×4アレイの累計値である請求項１乃至３のいずれか１項に記載の差分絶対値の和を計算するための回路。
前記第一のレジスタがリセット機能を備えていない請求項１に記載の差分絶対値の和を計算するための回路。
第二の差分絶対値データの和を出力するために前記第一の差分絶対値データの和を受け取り累計し、前記第一の所定のタイミングシーケンスに基づき前記第二の差分絶対値データの和を累計する累計回路を更に備える請求項１乃至６のいずれか１項に記載の差分絶対値の和を計算するための回路。
前記累計回路が、
前記第一の差分絶対値データの和と第三の累計データとを受け取り累計し、第三の累計値を出力する第三の加算器と、
第三の所定のタイミングシーケンスに基づき前記第三の累計値を受け取り保持し、前記第二の差分絶対値データの和を出力する第三のレジスタと、
前記第二の差分絶対値データの和又は前記ゼロデータを受け取り選択し、この選択されたデータを前記第三の累計データとして出力する第三の選択回路と、
を有する請求項６に記載の差分絶対値の和を計算するための回路。
前記第一の差分絶対値データの和はx∈{0,4,8,12},ｙ∈{0,4,8,12}での

であり、
前記第二の差分絶対値データの和はx∈{0,4,8,12},ｙ∈{0,8}での

である請求項６又は７に記載の差分絶対値の和を計算するための回路。
前記第一の差分絶対値データの和はx∈{0,4,8,12},ｙ∈{0,4,8,12}での

であり、
前記第二の差分絶対値データの和はx∈{0,8},ｙ∈{0,4,8,12}での

である請求項６又は７に記載の差分絶対値の和を計算するための回路。
前記第一の差分絶対値データの和はx∈{0,4,8,12},ｙ∈{0,4,8,12}での

であり、
前記第二の差分絶対値データの和はx∈{0,8},ｙ∈{0,8}での

である請求項６又は７に記載の差分絶対値の和を計算するための回路。
前記第一の差分絶対値データの和はx∈{0,4,8,12},ｙ∈{0,4,8,12}での

であり、
前記第二の差分絶対値データの和はx∈{0,8},ｙ∈{0}での

である請求項６又は７に記載の差分絶対値の和を計算するための回路。
前記第一の差分絶対値データの和はx∈{0,4,8,12},ｙ∈{0,4,8,12}での

であり、
前記第二の差分絶対値データの和はx∈{0},ｙ∈{0,8}での

である請求項６又は７に記載の差分絶対値の和を計算するための回路。
前記第一の差分絶対値データの和はx∈{0,4,8,12},ｙ∈{0,4,8,12}での

であり、
前記第二の差分絶対値データの和はx∈{0},ｙ∈{0}での

である請求項６又は７に記載の差分絶対値の和を計算するための回路。
第四の所定のタイミングシーケンスに基づき前記第一の累計値を受け取り保持し、第三の差分絶対値データの和を出力する第四のレジスタと、
前記差分絶対値回路と前記第一の加算器との間に接続され且つ前記第四のレジスタにも接続され、前記差分絶対値データと前記第三の差分絶対値データの和と前記ゼロデータとを受け取り選択し、前記第一の累計データを用いた加算オペレーションのためこの選択されたデータを前記第一の加算器に出力する第四の選択回路と、
を更に有する請求項１乃至１５のいずれか１項に記載の差分絶対値の和を計算するための回路。
前記第一の差分絶対値データの和はx∈{0,4,8,12},ｙ∈{0,4,8,12}での

であり、
前記第三の差分絶対値データの和はx∈{0,8},ｙ∈{0,8}での

である請求項１４に記載の差分絶対値の和を計算するための回路。
前記第三の差分絶対値データの和と第五の累計データとを受け取り累計し、第五の累計値を出力する第五の加算器と、
第五の所定のタイミングシーケンスに基づき前記第五の累計値を受け取り保持し、前記第四の差分絶対値データの和を出力する第五のレジスタと、
前記第四の差分絶対値データの和又はゼロデータを受け取り選択し、この選択したデータを前記第五の累計データとして出力する第五の選択回路と、
を更に有する請求項１４又は１５に記載の差分絶対値の和を計算するための回路。
前記第四の差分絶対値データの和はx∈{0,8},ｙ∈{0}での

である請求項１６に記載の差分絶対値の和を計算するための回路。
前記第四の差分絶対値データの和はx∈{0},ｙ∈{0,8}での

である請求項１６に記載の差分絶対値の和を計算するための回路。
前記第四の差分絶対値データの和はx∈{0},ｙ∈{0}での

である請求項１６に記載の差分絶対値の和を計算するための回路。
前記第一のデータ及び前記第二のデータはそれぞれ画像ブロックデータ及び被比較画像ブロックデータを表している請求項１乃至１９のいずれか１項に記載の差分絶対値の和を計算するための回路。