JPH11346369A - 動ベクトル検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 動ベクトルの探索を高速に実行する。 【解決手段】 レジスタマトリクス３は、互いに２次元
的あるいは１次元的に接続された２５６個のマトリクス
構成のレジスタからなる。レジスタ群１に格納された符
号化対象マクロブロックとレジスタマトリクス３に格納
された比較対象ブロックの対応画素間の差分絶対値を減
算器群４及び絶対値演算器群５で並列に演算し、加算器
群６で総和を求める。比較器７は、加算器群６の演算結
果と結果保持レジスタ群８に保持された値とを比較し、
演算結果がレジスタ群８に保持された値より小さい場合
は、レジスタ群８の内容を演算結果とこのときの基点ベ
クトルの値に更新する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、動画像の動き補償
フレーム間予測符号化装置に係り、特に動ベクトルの探
索処理を高速に実行することができる動ベクトル検出回
路に関するものである。

【０００２】

【従来の技術】従来、ＭＰＥＧ２やＨ．２６１に代表さ
れる動画像の動き補償フレーム間予測符号化方式を採用
した動画像符号化装置では、符号化対象フレーム画像を
１６画素×１６ラインのマクロブロックと呼ばれる小領
域に分割し、各マクロブロック毎に直前（または直後）
のローカルデコードされたフレーム画像と比較し、各マ
クロブロックが直前（または直後）のフレーム画像のど
この位置に相当するかを判定している。この処理を動ベ
クトル探索と呼び、求められた動ベクトルに基づく動き
補償を実施することにより、大幅な符号化量の圧縮が可
能となる。

【０００３】一方、このような動画像符号化装置をリア
ルタイムに動作させるためには、この動ベクトル探索の
処理時間をいかに短縮するかが最大の課題となってい
る。すなわち、通常、動ベクトルを求める方法は、符号
化対象のマクロブロック位置を基準に、その水平方向お
よび垂直方向の一定の範囲を探索範囲と仮定し、マクロ
ブロック内の各画素（ＭＰＥＧ２／Ｈ．２６１では２５
６画素）と、探索範囲内の同じ大きさのブロックとのマ
ッチングを行い、最小の値を示す領域を求めて、その領
域とマクロブロックとの空間位置の差を動ベクトルと定
義することが一般的である。

【０００４】ここで、厳密に動ベクトルを探索するに
は、探索範囲内の隅から隅までマクロブロックを１画素
づつずらしながらマッチングを取る必要があるため、探
索範囲を広げるにしたがって膨大な計算量を要する。一
例として、マクロブロックに対して水平方向と垂直方向
にそれぞれ±１５画素ずつの探索範囲をマイクロプロセ
ッサを用いて探索した場合、一度の試行に要する演算量
はメモリアクセスが２５６回、引算が２５６回、その結
果の絶対値化が２５６回、その結果の加算が２５６回、
以前の加算結果との比較が１回であり、これを９６１
（３１×３１）回繰り返すことにより、１つの動ベクト
ルが求まる。

【０００５】したがって、通常、リアルタイム処理を行
う動画像符号化装置では、動ベクトルの探索に専用のハ
ードウェアを必要とし、例えば２５６画素間の差分絶対
値和を算出するために、２５６個の並列演算器によって
処理することなどが考えられる。しかし、この場合の問
題点は、並列演算のためにフレームメモリからデータを
読み出す回数となる。すなわち、１回の試行毎に２５６
回メモリアクセスを行なうため、試行全体では２５６×
９６１＝２４６，０１６回のメモリアクセスが、ひとつ
の動ベクトル当たりに必要となり、ここが専用ハードウ
ェアでのボトルネックとなっていた。

【０００６】

【発明が解決しようとする課題】以上のように、従来の
動ベクトル検出回路では、リアルタイム処理を実現する
ために高価な高速のメモリを採用するか、動ベクトルの
探索範囲を小さくするか、あるいは動ベクトル検出回路
を複数並列に使用しなければならないという様々な問題
点があった。本発明は、上記課題を解決するためになさ
れたもので、動ベクトルの探索を高速に実行することに
より、動画像の符号化を高速に実行することができる動
ベクトル検出回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、請求項１に記
載のように、符号化対象フレーム画像をｍ画素×ｎライ
ン（例えば１６画素×１６ライン）の複数のマクロブロ
ックに分割して、上記フレーム画像に対し時間的に直前
又は直後にあるフレーム画像に設定された所定サイズの
探索範囲（１０２）内のｍ画素×ｎラインの複数の比較
対象ブロック（１０３〜１０７）と現在の符号化対象マ
クロブロック（１０１）とを比較し、現在の符号化対象
マクロブロックと最も類似する比較対象ブロックを特定
することにより動ベクトル探索を行う動ベクトル検出回
路において、現在の符号化対象マクロブロックの各画素
データを記憶するｍ×ｎ個の第１のレジスタ（１）と、
比較対象ブロックの各画素データを記憶する、互いに２
次元的あるいは１次元的に接続されたｍ×ｎ個のマトリ
クス構成の第２のレジスタ（３）と、第２のレジスタに
記憶された比較対象ブロックと第１のレジスタに記憶さ
れた符号化対象マクロブロックの対応画素間の差分絶対
値の並列演算を行い、各差分絶対値の総和を計算する演
算手段（４〜６）とを有するものである。符号化対象の
マクロブロックの各画素データは第１のレジスタ（１）
に格納され、符号化対象フレーム画像に対し時間的に直
前又は直後にあるローカルデコードされたフレーム画像
はフレームメモリ（２）に格納される。第２のレジスタ
（３）には、探索範囲（１０２）内に位置するマクロブ
ロック相当のデータが逐次格納される。演算手段（４〜
６）は、第２のレジスタに記憶された比較対象ブロック
と第１のレジスタに記憶された符号化対象マクロブロッ
クの対応画素間の各差分絶対値を求める並列演算を行
い、この各差分絶対値の総和を求める。比較手段（７）
は、演算手段の演算結果と結果保持レジスタ群（８）に
保持された値とを比較し、演算手段の演算結果がレジス
タに保持された値より小さい場合は、結果保持レジスタ
群の保持内容を演算手段の演算結果とこのときの基点ベ
クトルの値に更新させる。これら一連の動作は、制御手
段となるコントローラ（９）によって制御され、外部の
コントローラ若しくはプロセッサは、コントローラ
（９）に一連の制御に必要な初期値と実行のタイミング
を与え、処理結果を結果保持レジスタ群（８）から読み
出す。

【０００８】また、請求項２に記載のように、上記第２
のレジスタは、左右の隣接するレジスタの入出力間が双
方向接続されると共に、上下の隣接するレジスタの入出
力間が１方向接続されるものである。このようにｍ×ｎ
個のマトリクス構成の第２のレジスタを、左右の隣接す
るレジスタの入出力間が双方向接続され、上下の隣接す
るレジスタの入出力間が１方向接続（上から下あるいは
下から上）されるように互いに２次元的に接続して、２
次元構造のシフトレジスタとすることにより、フレーム
メモリから第２のレジスタに読み出すデータ読み出し回
数を大幅に削減することができ、動ベクトルの検出を高
速化することができる。また、請求項３に記載のよう
に、上記第２のレジスタは、左右の隣接するレジスタの
入出力間が１方向接続されることを特徴とする動ベクト
ル検出回路。このようにｍ×ｎ個のマトリクス構成の第
２のレジスタを、左右の隣接するレジスタの入出力間が
１方向接続（左から右あるいは右から左）されるように
互いに１次元的に接続して、１６段並列シフトレジスタ
とすることにより、フレームメモリから第２のレジスタ
に読み出すデータ読み出し回数を削減しつつ、回路規模
を削減することができる。

【０００９】

【発明の実施の形態】［実施の形態の１］次に、本発明
の実施の形態について図面を参照して詳細に説明する。
図１は本発明の第１の実施の形態を示す動ベクトル検出
回路のブロック図である。本実施の形態の動ベクトル検
出回路は、符号化対象の画像データを格納するためのレ
ジスタ群１を有している。このレジスタ群１は、ＭＰＥ
Ｇ２やＨ．２６１といった動き補償フレーム間予測符号
化方式においては、マクロブロックのサイズが１６画素
×１６ラインで規定されるため、２５６個のレジスタか
らなり、動ベクトルの探索開始にあたって外部から各画
素データ（８ｂｉｔ）がセットされる。

【００１０】フレームメモリ２は、上記の予測符号化方
式においてローカルデコードされた画像が格納されてお
り、コントローラ９からの制御により、フレームメモリ
２に格納されたローカルデコード画像の１マクロブロッ
ク分が逐次読み出され、後述するレジスタマトリクス３
にセットされる。

【００１１】減算器群４は、２５６個の減算器から構成
され、各減算器の一方の入力はレジスタ群１内の各対応
レジスタと接続され、他方の入力はレジスタマトリクス
３内の各対応レジスタと接続される。これにより、各減
算器は、符号化対象マクロブロックの画素とそれに対応
する探索対象画素の引算を実行する。

【００１２】絶対値演算器群５は、２５６個の絶対値化
回路からなり、減算器群４によって実行された個々の引
算の結果を絶対値化する。加算器群６は、２５６入力の
加算器であり、絶対値演算器群５によって求められた各
絶対値を加算することにより最終的な加算結果を得る。
ここで２５６入力加算器を構成するにあたり、演算のレ
イテンシーの観点から、多段接続された加算器をパイプ
ラインで構成しても良い。

【００１３】比較器７は、加算器群６から出力された加
算結果と結果保持レジスタ群８に格納された値とを比較
し、加算器群６の結果が結果保持レジスタ群８に格納さ
れた値より小さい場合には、結果保持レジスタ群８の値
を加算器群６の加算結果の値に更新する。結果保持レジ
スタ群８は、動ベクトル探索の試行における最小加算結
果ならびに、その際にコントローラ９が示している基点
ベクトル値を保持しておくためのものである。

【００１４】コントローラ９は、動ベクトル検出回路の
各構成に対してクロック信号や制御信号を供給し、本発
明全体のシーケンサとして動作する。また、図１の動ベ
クトル検出回路の外部に位置する図示しないホストコン
トローラまたはプロセッサは、レジスタ群１に与える符
号化マクロブロックやフレームメモリ２の更新、コント
ローラ９の設定や起動、動ベクトル探索結果の読み出し
など、動ベクトル検出回路と動画像符号化装置とのイン
タフェースをつかさどる。

【００１５】次に、レジスタマトリクス３の詳細な構成
について説明する。図２は、レジスタマトリクス３の構
成例を示すブロック図であり、図２（ａ）はレジスタマ
トリクス３全体の構成を表し、図２（ｂ）はレジスタマ
トリクス３の１構成要素の詳細を表わしたものである。

【００１６】図２（ａ）において、レジスタマトリクス
３の各構成要素であるレジスタ３ａａ〜３ｐｐは、各々
８ｂｉｔ幅のレジスタであり、全体で１６行×１６列の
マトリクスを構成している。なお、各添え字ａａ〜ｐｐ
は、１６行×１６列の１マクロブロック分のローカルデ
コード画像における画素の位置を示す（ａａならば１行
１列目、ａｂならば１行２列目、ｂａならば２行１列
目、ｐｐなら１６行１６列目）。

【００１７】各レジスタ３ａａ〜３ｐｐは、図２（ｂ）
に示すように、４つの入力のうちの１つを選択する４−
１セレクタ３１と、この４−１セレクタ３１の出力を入
力とする８ｂｉｔ幅のフリップフロップ３２と、２ｂｉ
ｔ幅の２入力ＯＲ回路３３とを有し、３つのデータ入力
端子、すなわち左隣のレジスタからの入力端子Ｌｉｎ、
右隣のレジスタからの入力端子Ｒｉｎ、直上のレジスタ
からの入力端子Ｕｉｎを備えている。

【００１８】各レジスタ３ａａ〜３ｐｐは、左右の隣接
するレジスタ間が接続されている。すなわち、任意のレ
ジスタを基準となる第１のレジスタとしたとき、この第
１のレジスタの出力端子（フリップフロップ３２の出力
端子）ＯＵＴとその左隣の第２のレジスタの入力端子Ｒ
ＩＮが接続され、前記第２のレジスタの出力端子ＯＵＴ
と第１のレジスタの入力端子ＬＩＮが接続されている。

【００１９】同様に、各レジスタ３ａａ〜３ｐｐは、上
下の隣接するレジスタ間が接続されている。ただし、こ
の場合のデータの流れる方向は下方向のみであり、第１
のレジスタの出力端子ＯＵＴとその直下の第３のレジス
タの入力端子ＵＩＮが接続されている。

【００２０】また、レジスタ３ａａ〜３ｐｐが構成する
マトリクスの上辺、左辺、右辺に位置する各レジスタに
ついては、それぞれ直上、左隣、右隣のレジスタが存在
しないが、これらの入力端子はフレームメモリ２のデー
タ出力と接続されており、図２（ａ）に図示されていな
いコントローラ９からの制御信号により、フレームメモ
リ２からのデータを読み込むことができる。

【００２１】つまり、マトリクスの上辺に位置するレジ
スタ３ａａ〜３ａｐの入力端子ＵＩＮ、左辺に位置する
レジスタ３ａａ〜３ｐａの入力端子ＬＩＮ、右辺に位置
するレジスタ３ａｐ〜３ｐｐの入力端子ＲＩＮがフレー
ムメモリ２のデータ出力と接続されている。

【００２２】４−１セレクタ３１の４つの入力は、自レ
ジスタの出力すなわちフリップフロップ３２の出力端子
ＯＵＴ、右隣からの入力端子Ｒｉｎ、真上からの入力端
子Ｕｉｎ、左隣からの入力端子Ｌｉｎと接続されてい
る。

【００２３】また、コントローラ９からの制御は、基本
的に上記マトリクスの行単位または列単位に行われるた
め、コントローラ９からの２ｂｉｔ２出力の制御信号Ｃ
ＴＬは、２ｂｉｔ幅２入力ＯＲ回路３３を経由して２ｂ
ｉｔの制御信号としてセレクタ３１の制御入力へ与えら
れる。こうして、４−１セレクタ３１は、４つの入力の
うちの１つを選択してフリップフロップ３２へ出力す
る。

【００２４】そして、各レジスタ３ａａ〜３ｐｐの出力
端子ＯＵＴから出力される８ｂｉｔデータ出力ＡＡ〜Ｐ
Ｐは、減算器群４の一方の入力に与えられ、レジスタ群
１の対応する出力との引算に使用される。以上のような
構成により、各レジスタ３ａａ〜３ｐｐは、コントロー
ラ９の制御に従って、各行における左右へのデータシフ
ト、ならびに各列での下方向へのデータシフトが可能と
なる。

【００２５】次に、図３を用いてそれ以外の構成の具体
例を説明する。レジスタ群１は、２５６個の８ｂｉｔ幅
のレジスタ１ａａ〜１ｐｐからなる。なお、各添え字ａ
ａ〜ｐｐは、１６行×１６列のマクロブロックにおける
画素の位置を示す（ａａならば１行１列目、ａｂならば
１行２列目、ｂａならば２行１列目、ｐｐなら１６行１
６列目）。

【００２６】減算器群４は、２５６個の１６ｂｉｔ精度
の減算器４ａａ〜４ｐｐからなる。減算器４ａａ〜４ｐ
ｐは、１マクロブロック分の各画素に対応し、レジスタ
マトリクス３の各対応出力ＡＡ〜ＰＰからレジスタ１ａ
ａ〜１ｐｐの各対応出力を減算する。

【００２７】絶対値演算器群５は、２５６個の１６ｂｉ
ｔ精度の絶対値化回路５ａａ〜５ｐｐからなる。絶対値
化回路５ａａ〜５ｐｐは、１マクロブロック分の各画素
に対応し、減算器４ａａ〜４ｐｐの各対応出力を絶対値
化する。

【００２８】加算器群６は、各々１６ｂｉｔ幅の２５６
入力の加算器であり、絶対値化回路５ａａ〜５ｐｐから
出力された１６ｂｉｔの各演算結果を加算して、２４ｂ
ｉｔ幅の加算結果を得る。比較器７は、２４ｂｉｔ幅の
絶対値比較回路７１と、２４ｂｉｔ幅の２−１セレクタ
７２と、２０ｂｉｔ幅の２−１セレクタ７３とからな
る。絶対値比較回路７１は、加算器群６の演算結果と結
果保持レジスタ群８に保持された値とを比較し、この比
較結果に基づいて２−１セレクタ７２及び２−１セレク
タ７３の切り替えを制御する。

【００２９】結果保持レジスタ群８は、１マクロブロッ
クに対する動ベクトル探索の１回の試行結果（試行範囲
とマクロブロック１０１の対応画素間の差分絶対値の総
和）を保持するための２４ｂｉｔ幅の結果保持レジスタ
８１と、レジスタ８１に試行結果が格納されたときコン
トローラ９から出力されていた基点ベクトルを保持する
ための２０ｂｉｔ幅の結果保持レジスタ８２とからな
る。コントローラ９は、加算器群６、結果保持レジスタ
群８、フレームメモリ２およびレジスタマトリクス３に
対する動作タイミングの制御を行なう。

【００３０】次に、本実施の形態の動ベクトル検出回路
の動作を図１〜図４を用いて説明する。ＭＰＥＧ２等の
予測符号化方式を採用した動画像符号化装置において、
符号化対象のマクロブロックは、通常、１６画素×１６
ラインで構成される。図４では、この符号化対象のマク
ロブロックを１０１で表す。

【００３１】次に、このマクロブロックに対する動ベク
トル探索範囲は、マクロブロック１０１に対して水平、
垂直方向にある画素、ライン分の領域を持ち、仮にその
範囲を水平方向と垂直方向にそれぞれ±１５画素ずつと
決めると、図４（ａ）中の１０２が探索範囲となる。こ
の動ベクトル探索範囲１０２のサイズは、符号化装置側
で任意に設定することができる。

【００３２】本発明では、まず外部のプロセッサ（また
はホストコントローラ）が、符号化対象マクロブロック
１０１のデータをレジスタ群１のレジスタ１ａａ〜１ｐ
ｐに画素単位に書き込む。このとき、マクロブロック１
０１の第１行目のデータはレジスタ１ａａ〜１ａｐへ、
第２行目のデータはレジスタ１ｂａ〜１ｂｐへというよ
うに順番に書き込まれ、第１６行目のデータはレジスタ
１ｐａ〜１ｐｐへ書き込まれる。

【００３３】次に、外部のプロセッサは、コントローラ
９に対して動ベクトル探索範囲の初期の基点ベクトルを
設定し、コントローラ９に対しシーケンスの起動をかけ
る。外部のプロセッサよりシーケンスの起動が指示され
ると、コントローラ９は、まず、結果保持レジスタ８１
の値を最大値にセットする。このとき、初期の基点ベク
トルは、動ベクトル探索範囲１０２内における１６画素
×１６ラインの最初の試行範囲（比較対象ブロック）１
０３の左上の角に相当する。

【００３４】そして、コントローラ９は、試行範囲１０
３の領域に存在する、マクロブロック１０１と同じ数の
画素データをフレームメモリ２から順次読み出し、レジ
スタマトリクス３に書き込んで行く。このデータ書き込
みは、以下のようにして行われる。

【００３５】まず、コントローラ９は、フレームメモリ
２に対して試行範囲１０３の右上角にある画素データの
アドレスを出力し、同時にレジスタマトリクス３内の１
行目のレジスタ３ａａ〜３ａｐに対して左隣からのデー
タ入力（Ｌｉｎ）を選択させる制御信号ＣＴＬを与え
る。このとき、コントローラ９は、その他のレジスタ３
ｂａ〜３ｐｐに対しては、自身のデータ出力ＯＵＴを選
択させる制御信号ＣＴＬを与えておく。

【００３６】コントローラ９は、フレームメモリ２の出
力およびレジスタマトリクス３の動作が安定するタイミ
ングで、レジスタマトリクス３の全レジスタ３ａａ〜３
ｐｐにクロックＣＬＫを出力する。これにより、レジス
タ３ａａ〜３ｐｐ内の各フリップフロップ３２は、セレ
クタ３１を介して入力される８ｂｉｔのデータをラッチ
する。

【００３７】次いで、コントローラ９は、先ほど出力し
た画素データアドレスの１行下のアドレスをフレームメ
モリ２に出力し、同時にレジスタマトリクス３内の２行
目のレジスタ３ｂａ〜３ｂｐに対して左隣からのデータ
入力（Ｌｉｎ）を選択させる制御信号ＣＴＬを与える。
このとき、コントローラ９は、その他のレジスタ３ａａ
〜３ａｐ，３ｃａ〜３ｐｐに対しては、自身のデータ出
力ＯＵＴを選択させる制御信号ＣＴＬを与えておく。

【００３８】コントローラ９は、フレームメモリ２の出
力およびレジスタマトリクス３の動作が安定するタイミ
ングで、レジスタマトリクス３の全レジスタ３ａａ〜３
ｐｐにクロックＣＬＫを出力する。これにより、レジス
タ３ａａ〜３ｐｐ内の各フリップフロップ３２は、セレ
クタ３１を介して入力される８ｂｉｔのデータをラッチ
する。

【００３９】以上のような試行範囲１０３の右端に対す
る処理、すなわちフレームメモリ２に与える画素データ
のアドレスを１行ずつ下げると共に、レジスタマトリク
ス３内において左隣からのデータ入力を選択するレジス
タを１行ずつ下げる処理を１６行目まで繰り返すことに
より、レジスタマトリクス３の左端１列目のレジスタ３
ａａ〜３ｐａには試行範囲１０３内の右端の各画素がそ
の順序のまま格納されたことになる。

【００４０】続いて、コントローラ９は、試行範囲１０
３の右端から２列目にあって試行範囲１０３の上端と同
じラインにある画素データのアドレスをフレームメモリ
２に出力し、同時にレジスタマトリクス３内の１行目の
レジスタ３ａａ〜３ａｐに対して左隣からのデータ入力
（Ｌｉｎ）を選択させる制御信号ＣＴＬを与える。この
とき、コントローラ９は、その他のレジスタ３ｂａ〜３
ｐｐに対しては、自身のデータ出力ＯＵＴを選択させる
制御信号ＣＴＬを与えておく。そして、コントローラ９
は、フレームメモリ２の出力およびレジスタマトリクス
３の動作が安定するタイミングで、レジスタ３ａａ〜３
ｐｐにクロックＣＬＫを出力する。

【００４１】続いて、コントローラ９は、試行範囲１０
３の右端から２列目の２行目のアドレスをフレームメモ
リ２に出力し、同時にレジスタマトリクス３内の２行目
のレジスタ３ｂａ〜３ｂｐに対して左隣からのデータ入
力（Ｌｉｎ）を選択させる制御信号ＣＴＬを与える。こ
のとき、コントローラ９は、その他のレジスタ３ａａ〜
３ａｐ，３ｃａ〜３ｐｐに対しては、自身のデータ出力
ＯＵＴを選択させる制御信号ＣＴＬを与えておく。コン
トローラ９は、フレームメモリ２の出力およびレジスタ
マトリクス３の動作が安定するタイミングで、レジスタ
３ａａ〜３ｐｐにクロックＣＬＫを出力する。

【００４２】以上のような試行範囲１０３の右端から２
列目に対する処理を上記と同様に１６行目まで繰り返す
と、レジスタマトリクス３の左端から２列目のレジスタ
３ａｂ〜３ｐｂには試行範囲１０３内の右端の各画素が
その順序のまま格納され、左端のレジスタ３ａａ〜３ｐ
ａには試行範囲１０３内の右端から２列目の各画素がそ
の順序のまま格納される。

【００４３】続いて、試行範囲１０３の右端から３列目
に対する処理を上記と同様に１６行目まで繰り返すと、
レジスタマトリクス３の左端から３列目のレジスタ３ａ
ｃ〜３ｐｃには試行範囲１０３内の右端の各画素がその
順序のまま格納され、左端から２列目のレジスタ３ａｂ
〜３ｐｂには試行範囲１０３内の右端から２列目の各画
素がその順序のまま格納され、左端のレジスタ３ａａ〜
３ｐａには試行範囲１０３内の右端から３列目の画素が
その順序のまま格納される。

【００４４】このような処理を繰り返し、試行範囲１０
３の右端から１６列目、すなわち試行範囲１０３の左端
に対する処理が終了したときには、レジスタマトリクス
３の各レジスタ３ａａ〜３ｐｐには試行範囲１０３のデ
ータがそのままの形で格納されたことになる。

【００４５】ここで、動ベクトル探索動作が開始され
る。すなわち、減算器４ａａは、レジスタマトリクス３
内の左上のレジスタ３ａａの出力ＡＡから符号化対象マ
クロブロック１０１の左上の画素のデータを格納したレ
ジスタ１ａａの出力を減算し、減算器４ａｂは、レジス
タマトリクス３内のレジスタ３ａｂの出力ＡＢからレジ
スタ１ａｂの出力を減算する。その他の減算器４ａｃ〜
４ｐｐも同様で、レジスタ３ａｃ〜３ｐｐの各出力ＡＣ
〜ＰＰからこれに対応するレジスタ１ａｃ〜１ｐｐの各
出力を減算する。このような試行範囲１０３とマクロブ
ロック１０１の対応画素間の減算は並列に実行される。

【００４６】絶対値演算器群５内の絶対値化回路５ａａ
〜５ｐｐは、対応する各減算器４ａａ〜４ｐｐの１６ｂ
ｉｔの減算結果を絶対値化する。この絶対値演算器群５
による処理も２５６画素分が並列に実行される。加算器
群６は、絶対値化回路５ａａ〜５ｐｐの各出力を加算し
て２４ｂｉｔ幅の加算結果を得る。

【００４７】比較器７内の絶対値比較回路７１は、加算
器群６の加算結果と結果保持レジスタ８１に保持された
値とを比較し、加算器群６の加算結果がレジスタ８１に
保持された値より小さい場合は、加算器群６の出力を選
択するように２−１セレクタ７２を制御すると共に、コ
ントローラ９の出力を選択するように２−１セレクタ７
３を制御する。

【００４８】そして、コントローラ９が結果保持レジス
タ８１，８２にクロックを与えることにより、加算器群
６から出力された２４ｂｉｔ幅の加算結果がセレクタ７
２を介してレジスタ８１に保持され、コントローラ９か
ら出力された２０ｂｉｔ幅の基点ベクトル（試行範囲１
０３の基点ベクトル）がセレクタ７３を介してレジスタ
８２に保持される。以上で、動ベクトル探索の１つのス
テップが完了する。

【００４９】なお、比較器７内の絶対値比較回路７１
は、加算器群６の加算結果がレジスタ８１に保持された
値以上の場合は、結果保持レジスタ８１の出力を選択す
るようにセレクタ７２を制御すると共に、結果保持レジ
スタ８２の出力を選択するようにセレクタ７３を制御す
るので、結果保持レジスタ群８に保持された値の更新は
行われない。

【００５０】次に、コントローラ９は、試行範囲１０３
の領域を左に１画素列分シフトした領域に対して、同様
に加算器群６の加算結果、すなわち２５６画素分の差分
絶対値の総和を求めるが、既にレジスタマトリクス３に
は試行範囲１０３のデータが格納されているので、試行
範囲１０３の左隣の画素列に対して、前回同様にレジス
タ３ａａ〜３ａｐの行、レジスタ３ｂａ〜３ｂｐの行、
・・・レジスタ３ｐａ〜３ｐｐの行という順序で１６個
の画素をフレームメモリ２から読むだけで十分である。

【００５１】すなわち、コントローラ９は、試行範囲１
０３の左隣の列にあって試行範囲１０３の上端と同じラ
インにある画素データのアドレスをフレームメモリ２に
出力し、同時にレジスタ３ａａ〜３ａｐに対して左隣か
らのデータ入力（Ｌｉｎ）を選択させる制御信号ＣＴＬ
を与え、その他のレジスタ３ｂａ〜３ｐｐに対しては自
身の出力ＯＵＴを選択させる制御信号ＣＴＬを与え、レ
ジスタ３ａａ〜３ｐｐにクロックＣＬＫを出力する。こ
のような試行範囲１０３の左隣の列に対する処理を上記
と同様に１６行目まで繰り返す。

【００５２】１６回のデータ読み込みにより、レジスタ
マトリクス３内には試行範囲１０３から１画素列分左に
ずれたデータが格納される。この時点で、レジスタマト
リクス３に格納された試行範囲とマクロブロック１０１
の対応画素間の差分絶対値の総和を計算することができ
るので、この演算結果と結果保持レジスタ８１に保持さ
れた値とを絶対値比較回路７１で比較し、上記と同様に
結果保持レジスタ群８の内容を更新または保持する。

【００５３】このように試行範囲を左に１画素列分ずら
す処理を３０回繰り返せば、レジスタマトリクス３の各
レジスタ３ａａ〜３ｐｐには試行範囲１０４のデータが
格納される。この時点で動ベクトル探索範囲１０２の左
端に達したので、試行範囲１０４とマクロブロック１０
１の対応画素間の差分絶対値の総和を計算して結果保持
レジスタ群８の内容更新又は保持を終えた後には、試行
範囲１０４を１ライン上にシフトしたデータをレジスタ
マトリクス３に格納する必要がある。

【００５４】この場合、コントローラ９は、レジスタマ
トリクス３内の列方向のレジスタ３ａａ〜３ｐａ，３ａ
ｂ〜３ｐｂ，・・・３ａｐ〜３ｐｐ単位に制御し、各レ
ジスタ３ａａ〜３ｐｐのセレクタ３１を、アクティブな
列に関しては上側からのデータをラッチするモードに、
その他の列に関しては自身の出力データをラッチするモ
ードにする。

【００５５】つまり、コントローラ９は、フレームメモ
リ２に対して試行範囲１０４の直上の一番左端にある画
素データのアドレスを出力し、同時にレジスタマトリク
ス３内の左端１列目のレジスタ３ａａ〜３ｐａに対して
直上からのデータ入力（Ｕｉｎ）を選択させる制御信号
ＣＴＬを与え、その他のレジスタ３ａｂ〜３ｐｐに対し
ては自身のデータ出力ＯＵＴを選択させる制御信号ＣＴ
Ｌを与える。コントローラ９は、フレームメモリ２の出
力およびレジスタマトリクス３の動作が安定するタイミ
ングで、レジスタ３ａａ〜３ｐｐにクロックＣＬＫを出
力する。

【００５６】続いて、コントローラ９は、先ほど出力し
た画素データアドレスの１列右のアドレスをフレームメ
モリ２に出力し、同時にレジスタマトリクス３内の左端
から２列目のレジスタ３ａｂ〜３ｐｂに対して直上から
のデータ入力（Ｕｉｎ）を選択させる制御信号ＣＴＬを
与え、その他のレジスタ３ａａ〜３ｐａ，３ａｃ〜３ｐ
ｐに対しては自身のデータ出力ＯＵＴを選択させる制御
信号ＣＴＬを与える。そして、コントローラ９は、レジ
スタ３ａａ〜３ｐｐにクロックＣＬＫを出力する。

【００５７】以上のような試行範囲１０４の直上の１ラ
インに対する処理を１６列目まで繰り返すと、試行範囲
１０４を１ライン分上にシフトした試行範囲１０５のデ
ータがレジスタマトリクス３に格納される。上記と同様
に、この試行範囲１０５とマクロブロック１０１の対応
画素間の差分絶対値の総和を計算して結果保持レジスタ
群８の内容更新又は保持を行う。

【００５８】次のステップでは、今度は逆にレジスタマ
トリクス３のデータを右方向にシフトさせるので、レジ
スタマトリクス３内の行方向のレジスタ３ａａ〜３ａ
ｐ，３ｂａ〜３ｂｐ，・・・３ｐａ〜３ｐｐ単位で制御
し、各レジスタ３ａａ〜３ｐｐ内の４−１セレクタ３１
を、アクティブな行に関しては右側からのデータをラッ
チするモードに、その他の列に関しては自身の出力デー
タをラッチするモードにする。

【００５９】すなわち、コントローラ９は、試行範囲１
０５の右隣の列にあって試行範囲１０５の上端と同じラ
インにある画素データのアドレスをフレームメモリ２に
出力し、同時にレジスタマトリクス３内の１行目のレジ
スタ３ａａ〜３ａｐに対して右隣からのデータ入力（Ｒ
ｉｎ）を選択させる制御信号ＣＴＬを与え、その他のレ
ジスタ３ｂａ〜３ｐｐに対しては、自身のデータ出力Ｏ
ＵＴを選択させる制御信号ＣＴＬを与える。コントロー
ラ９は、フレームメモリ２の出力およびレジスタマトリ
クス３の動作が安定するタイミングで、レジスタマトリ
クス３の全レジスタ３ａａ〜３ｐｐにクロックＣＬＫを
出力する。

【００６０】続いて、コントローラ９は、先ほど出力し
た画素データアドレスの１行下のアドレスをフレームメ
モリ２に出力し、同時にレジスタマトリクス３内の２行
目のレジスタ３ｂａ〜３ｂｐに対して右隣からのデータ
入力（Ｒｉｎ）を選択させる制御信号ＣＴＬを与え、そ
の他のレジスタ３ａａ〜３ａｐ，３ｃａ〜３ｐｐに対し
ては自身のデータ出力ＯＵＴを選択させる制御信号ＣＴ
Ｌを与える。そして、コントローラ９は、レジスタ３ａ
ａ〜３ｐｐにクロックＣＬＫを出力する。

【００６１】以上のような試行範囲１０５の右隣の列に
対する処理を１６行目まで繰り返すと、試行範囲１０５
を右に１画素列分シフトした試行範囲のデータがレジス
タマトリクス３に格納される。上記と同様に、この試行
範囲とマクロブロック１０１の対応画素間の差分絶対値
の総和を計算して結果保持レジスタ群８の内容更新又は
保持を行う。

【００６２】試行範囲を右に１画素列分ずらす処理を３
０回繰り返せば、レジスタマトリクス３の各レジスタ３
ａａ〜３ｐｐには試行範囲１０３の１ライン分上の試行
範囲１０６のデータが格納される。

【００６３】この時点で動ベクトル探索範囲１０２の右
端に達したので、試行範囲１０６とマクロブロック１０
１の対応画素間の差分絶対値の総和を計算して結果保持
レジスタ群８の内容更新又は保持を終えた後には、試行
範囲１０６を１ライン上にシフトしたデータをレジスタ
マトリクス３に格納する必要がある。

【００６４】このときの処理は試行範囲１０４から試行
範囲１０５へのシフトを行ったときと同様である。以降
は試行範囲１０３以降の処理を繰り返せばよい。こうし
て、レジスタマトリクス３には、動ベクトル探索範囲１
０２のデータが図４（ｂ）の矢印で示すような順番で格
納される。

【００６５】１マクロブロックに対する動ベクトル探索
は、レジスタマトリクス３に格納されたデータが試行範
囲１０７の領域に達したとき、すなわち動ベクトル探索
範囲１０２の全領域を走査し終わった時点で完了する。
そして、コントローラ９は外部プロセッサに対し、割り
込みを掛けて探索完了を通知する。

【００６６】このとき、外部プロセッサは、結果保持レ
ジスタ群８を参照することにより、レジスタ８１に保持
された差分絶対値和の最小値と、レジスタ８２に保持さ
れた、差分絶対値和の最小値が得られたときの基点ベク
トルとを取得することができるので、動ベクトル値を容
易に求めることができる。

【００６７】このように本実施の形態の動ベクトル検出
回路は、レジスタマトリクス３を２次元構造のシフトレ
ジスタとすることにより、従来の動ベクトル検出回路で
はフレームメモリ２から探索対象画素データを繰り返し
読み出す必要があったものを、必要最小限の読み出し回
数に抑えることができ、動ベクトルの探索処理を高速化
することができる。

【００６８】なお、本実施の形態では、レジスタマトリ
クス３内の各レジスタ３ａａ〜３ｐｐに対して上側から
データを入力する構成としたが、下側からデータを入力
する構成としてもよいことは言うまでもない。この場合
は、動ベクトル探索範囲１０２のデータが図４（ｂ）に
対して上下が逆の順序でレジスタマトリクス３に格納さ
れるように、コントローラ９がフレームメモリ２とレジ
スタマトリクス３を制御すればよい。

【００６９】［実施の形態の２］次に、本発明の他の実
施の形態について説明する。本実施の形態では、図２
（ａ）において、レジスタマトリクス３内の各レジスタ
３ａａ〜３ｐｐを、列方向に接続しているパスと右側か
らの接続パスを除いた場合について考える。

【００７０】この場合、図２（ｂ）に示すレジスタマト
リクス３内の各レジスタ３ａａ〜３ｐｐにおいて、入力
端子ＵＩＮ，ＲＩＮは不要となり、またコントローラ９
の制御単位も行方向のみで、左側からのデータをラッチ
するモードと自身の出力データをラッチするモードだけ
となるため、２入力ＯＲ回路３３も不要となり、コント
ローラ９からの制御信号ＣＴＬは１ｂｉｔだけでこと足
りる。

【００７１】本実施の形態では、レジスタマトリクス３
は１行１６画素のシフトレジスタを、１６行分並列に持
つ構成となり、よってレジスタマトリクス３には動ベク
トル探索範囲１０２のデータが図４（ｃ）の矢印で示す
ような順番で格納される。

【００７２】本実施の形態の構成の利点は、レジスタマ
トリクス３の構成が単純になり、ハードウェアの規模が
小さくなること、およびデータの流れが単純化できるた
め、コントローラ９のシーケンサもより単純な構成で済
むことである。しかし、本発明の利点であるフレームメ
モリ２からのデータ読み出し回数で比較してみると、動
ベクトル探索範囲を水平、垂直方向とも±１５画素とし
た場合、実施の形態の１では１５，６１６回で済むとこ
ろが、本実施の形態では２２，８１６回と約１．５倍に
増加する。

【００７３】したがって、どちらの構成を取るかについ
ては、動画像符号化装置の高速性を優先するか、ハード
ウェア規模すなわちコストを重視するかのトレードオフ
で決められる。

【００７４】なお、本実施の形態では、レジスタマトリ
クス３内の各レジスタ３ａａ〜３ｐｐに対して左側から
データを入力する構成としたが、右側からデータを入力
する構成としてもよいことは言うまでもない。この場合
は、動ベクトル探索範囲１０２のデータが図４（ｃ）に
対して左右が逆の順序でレジスタマトリクス３に格納さ
れるように、コントローラ９がフレームメモリ２とレジ
スタマトリクス３を制御すればよい。また、実施の形態
の１，２では、マクロブロックの大きさを１６画素×１
６ラインとしたが、これに限るものではないことは言う
までもない。

【００７５】

【発明の効果】本発明によれば、現在の符号化対象マク
ロブロックと比較するための比較対象ブロックの各画素
データを記憶する、互いに２次元的あるいは１次元的に
接続されたｍ×ｎ個のマトリクス構成の第２のレジスタ
を設けることにより、動ベクトル探索のためのフレーム
メモリから第２のレジスタへの読み出し回数を従来の動
ベクトル検出回路より１桁以上少なくすることができる
ので、動ベクトル検出時間を大幅に短縮することがで
き、探索範囲のサイズが従来と同じであれば、動画像符
号化装置の処理時間を短縮することができる。例えば、
動ベクトルの探索範囲を水平、垂直方向ともに±１５画
素とした場合、従来の動ベクトル検出回路ではフレーム
メモリからの読み出し回数が２４６，０１６回必要なの
に対し、本発明の動ベクトル検出回路では１５，６１６
回まで削減することができる。また、動ベクトル検出時
間を大幅に短縮することができるので、従来の動画像符
号化装置と同じ処理時間で良い場合には、動ベクトルの
探索範囲のサイズを大きくできるため、動画像符号化装
置のデータ圧縮率の改善に寄与できる。また、第２のレ
ジスタの構成が非常に規則的なため、本発明の動ベクト
ル検出回路をＬＳＩ内に搭載する際にハードマクロ化す
ることが容易であり、リアルタイム動作の動画像符号化
装置をコンパクトに構成することができる。また、第２
のレジスタのデータの流れが非常に規則的なため、制御
手段（コントローラ）のシーケンサを簡便に構成するこ
とができ、かつ動ベクトルの探索範囲の変更が容易にで
きる。例えば、シーケンサの制御を２個のカウンタとデ
コーダで構成し、デコーダに比較器とレジスタを配置す
れば、動ベクトル探索範囲を±１５〜±２５５など可変
化することが容易にできる。

【００７６】また、請求項３に記載のように、ｍ×ｎ個
のマトリクス構成の第２のレジスタを、左右の隣接する
レジスタの入出力間が１方向接続されるように互いに１
次元的に接続して、１６段並列シフトレジスタとするこ
とにより、フレームメモリから第２のレジスタに読み出
すデータ読み出し回数を削減しつつ、回路規模を削減す
ることができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態を示す動ベクトル
検出回路のブロック図である。

【図２】 図１のレジスタマトリクスの構成例を示すブ
ロック図である。

【図３】 図１のレジスタ群、減算器群、絶対値演算器
群、加算器群、比較器及び結果保持レジスタ群の構成例
を示すブロック図である。

【図４】 図１の動ベクトル検出回路による動ベクトル
探索を説明するための図である。

【符号の説明】

１…レジスタ群、２…フレームメモリ、３…レジスタマ
トリクス、４…減算器群、５…絶対値演算器群、６…加
算器群、７…比較器、８…結果保持レジスタ群、９…コ
ントローラ、１ａａ〜１ｐｐ…レジスタ、３ａａ〜３ｐ
ｐ…レジスタ、４ａａ〜４ｐｐ…減算器、５ａａ〜５ｐ
ｐ…絶対値化回路、３１…４−１セレクタ、３２…フリ
ップフロップ、３３…ＯＲ回路、７１…絶対値比較回
路、７２…２−１セレクタ、７３…２−１セレクタ、８
１…結果保持レジスタ、８２…結果保持レジスタ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 符号化対象フレーム画像をｍ画素×ｎラ
   インの複数のマクロブロックに分割して、前記フレーム
   画像に対し時間的に直前又は直後にあるフレーム画像に
   設定された所定サイズの探索範囲内のｍ画素×ｎライン
   の複数の比較対象ブロックと現在の符号化対象マクロブ
   ロックとを比較し、現在の符号化対象マクロブロックと
   最も類似する比較対象ブロックを特定することにより動
   ベクトル探索を行う動ベクトル検出回路において、 現在の符号化対象マクロブロックの各画素データを記憶
   するｍ×ｎ個の第１のレジスタと、 比較対象ブロックの各画素データを記憶する、互いに２
   次元的あるいは１次元的に接続されたｍ×ｎ個のマトリ
   クス構成の第２のレジスタと、 第２のレジスタに記憶された比較対象ブロックと第１の
   レジスタに記憶された符号化対象マクロブロックの対応
   画素間の差分絶対値の並列演算を行い、各差分絶対値の
   総和を計算する演算手段とを有することを特徴とする動
   ベクトル検出回路。
2. 【請求項２】 請求項１記載の動ベクトル検出回路にお
   いて、 前記第２のレジスタは、左右の隣接するレジスタの入出
   力間が双方向接続されると共に、上下の隣接するレジス
   タの入出力間が１方向接続されることを特徴とする動ベ
   クトル検出回路。
3. 【請求項３】 請求項１記載の動ベクトル検出回路にお
   いて、 前記第２のレジスタは、左右の隣接するレジスタの入出
   力間が１方向接続されることを特徴とする動ベクトル検
   出回路。