JPH10135641A - 半導体実装用配線基板の製造法 - Google Patents
半導体実装用配線基板の製造法Info
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- JPH10135641A JPH10135641A JP28939996A JP28939996A JPH10135641A JP H10135641 A JPH10135641 A JP H10135641A JP 28939996 A JP28939996 A JP 28939996A JP 28939996 A JP28939996 A JP 28939996A JP H10135641 A JPH10135641 A JP H10135641A
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】効率に優れた半導体実装用配線基板の製造法を
提供すること。 【解決手段】本発明の半導体実装用配線基板の製造法
は、半導体との接続用端子が形成された複数の回路板を
積層接着し、その複数の接続用端子の部分が階段状に現
れるように加工する半導体実装用配線基板の製造法にお
いて、 Ａ．少なくとも、複数の回路板に形成された接続用端子
の部分に、保護金属層を平坦に形成する工程、 Ｂ．複数の回路板を積層接着する工程、 Ｃ．複数の接続用端子の部分が、階段状に現われるよう
に、ザグリ加工を行うと共に、このザグリ加工を保護金
属層の箇所で終了させる工程、を有すること。
提供すること。 【解決手段】本発明の半導体実装用配線基板の製造法
は、半導体との接続用端子が形成された複数の回路板を
積層接着し、その複数の接続用端子の部分が階段状に現
れるように加工する半導体実装用配線基板の製造法にお
いて、 Ａ．少なくとも、複数の回路板に形成された接続用端子
の部分に、保護金属層を平坦に形成する工程、 Ｂ．複数の回路板を積層接着する工程、 Ｃ．複数の接続用端子の部分が、階段状に現われるよう
に、ザグリ加工を行うと共に、このザグリ加工を保護金
属層の箇所で終了させる工程、を有すること。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体実装用配線
基板の製造法に関する。
基板の製造法に関する。
【０００２】
【従来の技術】従来の半導体実装用配線基板は、積層す
べき配線板を複数製作し、これらに大きさの異なる窓穴
を形成した後、接着材層を介して多層化積層する方法が
使用されている。
べき配線板を複数製作し、これらに大きさの異なる窓穴
を形成した後、接着材層を介して多層化積層する方法が
使用されている。
【０００３】
【発明が解決しようとする課題】従来の方法では、積層
された配線板間の接着材層がはみ出し、ワイヤーボンド
等で半導体と接続されるべき端子上を覆い、組立が不可
能となる例が多々発生した。一方、接着材層の窓穴を大
きくして窓周囲層間にすき間ができると、後工程の金め
っき時にめっき液がしみ込んで異常折出して、端子間の
ショート不良を発生させる上、上層の端子面の剛性が低
下してワイヤボンド性を低下させる等問題がある。
された配線板間の接着材層がはみ出し、ワイヤーボンド
等で半導体と接続されるべき端子上を覆い、組立が不可
能となる例が多々発生した。一方、接着材層の窓穴を大
きくして窓周囲層間にすき間ができると、後工程の金め
っき時にめっき液がしみ込んで異常折出して、端子間の
ショート不良を発生させる上、上層の端子面の剛性が低
下してワイヤボンド性を低下させる等問題がある。
【０００４】本発明は、効率に優れた半導体実装用配線
基板の製造法を提供することを目的とする。
基板の製造法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体実装用配
線基板の製造法は、半導体との接続用端子が形成された
複数の回路板を積層接着し、その複数の接続用端子の部
分が階段状に現れるように加工する半導体実装用配線基
板の製造法において、 Ａ．少なくとも、複数の回路板に形成された接続用端子
の表面部分に、保護金属層を形成する工程、 Ｂ．複数の回路板を積層接着する工程、 Ｃ．複数の接続用端子の部分が、階段状に現われるよう
に、ザグリ加工を行うと共に、このザグリ加工を保護金
属層の厚さの範囲で終了させる工程、 Ｄ．残った保護金属層を、選択エッチングによりエッチ
ング除去する工程、を有することを特徴とする。
線基板の製造法は、半導体との接続用端子が形成された
複数の回路板を積層接着し、その複数の接続用端子の部
分が階段状に現れるように加工する半導体実装用配線基
板の製造法において、 Ａ．少なくとも、複数の回路板に形成された接続用端子
の表面部分に、保護金属層を形成する工程、 Ｂ．複数の回路板を積層接着する工程、 Ｃ．複数の接続用端子の部分が、階段状に現われるよう
に、ザグリ加工を行うと共に、このザグリ加工を保護金
属層の厚さの範囲で終了させる工程、 Ｄ．残った保護金属層を、選択エッチングによりエッチ
ング除去する工程、を有することを特徴とする。
【０００６】また、本発明においては、前記工程Ａに代
えて、少なくとも、複数の回路板上に、少なくとも、回
路銅層と、キャリアとなる第２の銅層とを形成し、上記
接続用端子の部分に、保護金属層として、第２の銅層を
残す工程であってもよい。
えて、少なくとも、複数の回路板上に、少なくとも、回
路銅層と、キャリアとなる第２の銅層とを形成し、上記
接続用端子の部分に、保護金属層として、第２の銅層を
残す工程であってもよい。
【０００７】
【発明の実施の形態】以下に、本発明の実施の形態を具
体的に説明する。
体的に説明する。
【０００８】
実施例１ 図１（ａ）に示すように、半導体との接続用端子が形成
された２枚の回路板４を、銅箔の厚さ１８μｍの厚さ
０．２ｍｍの両面銅張り積層板であるＭＣＬ−Ｅ−６７
９（日立化成工業株式会社製、商品名）により作製し、
ワイヤーボンド端子に相当する部分のみを覆うように、
保護金属層として０．１ｍｍ厚のアルミ板３を重ね、さ
らに層間の絶縁層２として、プリプレグであるＧＥＡ−
６７９（日立化成工業株式会社製、商品名）と積層板１
として、銅箔の厚さ１８μｍの厚さ０．２ｍｍの両面銅
張り積層板であるＭＣＬ−Ｅ−６７９（日立化成工業株
式会社製、商品名）の片面の銅箔を全面にエッチング除
去したものを重ね、１７０℃、２．５ＭＰａ、６０分間
の条件で、加熱加圧して積層一体化した。この状態で必
要な部分に、スルーホール穴あけ・めっきを行い、層間
接続した（図示せず。）。次に、図１（ｂ）に示すよう
に、ＮＣザグリ機によりザグリ加工を行うが、この際ザ
グリ刃の進入深さをコントロールして、アルミ板３の厚
さの範囲内で止まるようにした。次に、図１（ｃ）に示
すように、ザグリ加工して形成されたキャビティ部に露
出したアルミ板３を、１００ｇ／ｌ、６０℃の水酸化ナ
トリウム液にて選択的にエッチングすることで、当初形
成した接続用端子を露出させた。
された２枚の回路板４を、銅箔の厚さ１８μｍの厚さ
０．２ｍｍの両面銅張り積層板であるＭＣＬ−Ｅ−６７
９（日立化成工業株式会社製、商品名）により作製し、
ワイヤーボンド端子に相当する部分のみを覆うように、
保護金属層として０．１ｍｍ厚のアルミ板３を重ね、さ
らに層間の絶縁層２として、プリプレグであるＧＥＡ−
６７９（日立化成工業株式会社製、商品名）と積層板１
として、銅箔の厚さ１８μｍの厚さ０．２ｍｍの両面銅
張り積層板であるＭＣＬ−Ｅ−６７９（日立化成工業株
式会社製、商品名）の片面の銅箔を全面にエッチング除
去したものを重ね、１７０℃、２．５ＭＰａ、６０分間
の条件で、加熱加圧して積層一体化した。この状態で必
要な部分に、スルーホール穴あけ・めっきを行い、層間
接続した（図示せず。）。次に、図１（ｂ）に示すよう
に、ＮＣザグリ機によりザグリ加工を行うが、この際ザ
グリ刃の進入深さをコントロールして、アルミ板３の厚
さの範囲内で止まるようにした。次に、図１（ｃ）に示
すように、ザグリ加工して形成されたキャビティ部に露
出したアルミ板３を、１００ｇ／ｌ、６０℃の水酸化ナ
トリウム液にて選択的にエッチングすることで、当初形
成した接続用端子を露出させた。
【０００９】実施例２ 半導体との接続用端子が形成された複数の回路板４を、
厚さ７０μｍのキャリアとなる第２の銅層５１と、厚さ
が０．２μｍのニッケル−リン合金層５２の２層からな
る複合金属箔を用い、予め、接続用端子を含む回路５３
を、ニッケル−リン合金層５１の表面に、電気めっきに
よって、１５μｍの厚さに形成し、その回路面を、ガラ
ス布にエポキシ樹脂を含浸した厚さ０．１ｍｍの絶縁層
２として、プリプレグであるＧＥＡ−６７９（日立化成
工業株式会社製、商品名）と重ね、１７０℃、２．５Ｍ
Ｐａ、６０分間の条件で加熱加圧して積層一体化して作
製した。図２（ａ）に示すように、アンモニア、第二銅
イオン、アンモニウム錯イオンからなるいわゆるアルカ
リエッチャントによって、キャビティ部以外の第２の銅
層５１の部分を、エッチング除去し、さらにキャビティ
部以外のニッケル−リン合金層５２も、硝酸、過酸化水
素からなるエッチング液によってエッチング除去した。
このようにして作製した回路板４を、実施例１と同様の
材料を用いて、プリプレグを介して多層化プレスした
後、図２（ｂ）に示すように、ザグリ加工を第２の銅層
５１の厚さ７０μｍの途中で止まるようキャビティ加工
した。本実施例に用いたザグリ加工機は、±３０μｍ程
度の深さ精度で加工できるが、精度がさらに劣る場合に
は、キャリア銅層の厚を１０５μｍ程度に厚くする必要
がある。この後、図２（ｃ）に示すように、キャビティ
部分の第２の銅層５１、ニッケル−リン合金層５２を、
それぞれ、上記したエッチング液によって選択エッチン
グした。ザグリ加工時には、第２の銅層５１の端部より
やや小さく加工すると窪みを作り、処理液が残ることに
なるので、一般には０．１ｍｍ程度大きく加工すること
が望ましい。
厚さ７０μｍのキャリアとなる第２の銅層５１と、厚さ
が０．２μｍのニッケル−リン合金層５２の２層からな
る複合金属箔を用い、予め、接続用端子を含む回路５３
を、ニッケル−リン合金層５１の表面に、電気めっきに
よって、１５μｍの厚さに形成し、その回路面を、ガラ
ス布にエポキシ樹脂を含浸した厚さ０．１ｍｍの絶縁層
２として、プリプレグであるＧＥＡ−６７９（日立化成
工業株式会社製、商品名）と重ね、１７０℃、２．５Ｍ
Ｐａ、６０分間の条件で加熱加圧して積層一体化して作
製した。図２（ａ）に示すように、アンモニア、第二銅
イオン、アンモニウム錯イオンからなるいわゆるアルカ
リエッチャントによって、キャビティ部以外の第２の銅
層５１の部分を、エッチング除去し、さらにキャビティ
部以外のニッケル−リン合金層５２も、硝酸、過酸化水
素からなるエッチング液によってエッチング除去した。
このようにして作製した回路板４を、実施例１と同様の
材料を用いて、プリプレグを介して多層化プレスした
後、図２（ｂ）に示すように、ザグリ加工を第２の銅層
５１の厚さ７０μｍの途中で止まるようキャビティ加工
した。本実施例に用いたザグリ加工機は、±３０μｍ程
度の深さ精度で加工できるが、精度がさらに劣る場合に
は、キャリア銅層の厚を１０５μｍ程度に厚くする必要
がある。この後、図２（ｃ）に示すように、キャビティ
部分の第２の銅層５１、ニッケル−リン合金層５２を、
それぞれ、上記したエッチング液によって選択エッチン
グした。ザグリ加工時には、第２の銅層５１の端部より
やや小さく加工すると窪みを作り、処理液が残ることに
なるので、一般には０．１ｍｍ程度大きく加工すること
が望ましい。
【００１０】
【発明の効果】以上に説明したように、本発明によっ
て、効率に優れた半導体搭載用配線板の製造法を提供す
ることができる。
て、効率に優れた半導体搭載用配線板の製造法を提供す
ることができる。
【図１】（ａ）〜（ｃ）は、それぞれ本発明の一実施例
を示す、要部工程における断面図である。
を示す、要部工程における断面図である。
【図２】（ａ）〜（ｃ）は、それぞれ本発明の他の実施
例を示す、要部工程における断面図である。
例を示す、要部工程における断面図である。
１．積層板 ２．絶縁層 ３．アルミ板 ４．回路板 ５１．第２の銅層 ５２．ニッケル−リ
ン合金層 ５３．回路
ン合金層 ５３．回路
Claims (2)
- 【請求項１】半導体との接続用端子が形成された複数の
回路板を積層接着し、その複数の接続用端子の部分が階
段状に現れるように加工する半導体実装用配線基板の製
造法において、 Ａ．少なくとも、複数の回路板に形成された接続用端子
の表面部分に、保護金属層を形成する工程、 Ｂ．複数の回路板を積層接着する工程、 Ｃ．複数の接続用端子の部分が、階段状に現われるよう
に、ザグリ加工を行うと共に、このザグリ加工を保護金
属層の厚さの範囲で終了させる工程、 Ｄ．残った保護金属層を、選択エッチングによりエッチ
ング除去する工程、を有することを特徴とする半導体実
装用配線基板の製造法。 - 【請求項２】半導体との接続用端子が形成された複数の
回路板を積層接着し、その複数の接続用端子の部分が階
段状に現れるように加工する半導体実装用配線基板の製
造法において、 Ａ１．少なくとも、複数の回路板上に、少なくとも、回
路銅層と、キャリアとなる第２の銅層とを形成し、上記
接続用端子の部分に、保護金属層として、第２の銅層を
残す工程、 Ｂ．複数の回路板を積層接着する工程、 Ｃ．複数の接続用端子の部分が、階段状に現われるよう
に、ザグリ加工を行うと共に、このザグリ加工を保護金
属層の厚さの範囲で終了させる工程、 Ｄ．残った保護金属層を、選択エッチングによりエッチ
ング除去する工程、を有することを特徴とする半導体実
装用配線基板の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28939996A JPH10135641A (ja) | 1996-10-31 | 1996-10-31 | 半導体実装用配線基板の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28939996A JPH10135641A (ja) | 1996-10-31 | 1996-10-31 | 半導体実装用配線基板の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135641A true JPH10135641A (ja) | 1998-05-22 |
Family
ID=17742731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28939996A Pending JPH10135641A (ja) | 1996-10-31 | 1996-10-31 | 半導体実装用配線基板の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135641A (ja) |
-
1996
- 1996-10-31 JP JP28939996A patent/JPH10135641A/ja active Pending
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