JPH10134523A - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 テープ・ドロップアウトのような状況でＰＬ
Ｌがロックを失うのを防止する。 【解決手段】 ビット・レートに変動を有する信号から
ビット・クロックを回復させる位相同期ループ手段がそ
のロックを失うか、ロックを失わせる可能性のある悪い
条件が検出されるとき、前記位相同期ループの出力周波
数をプレセット値にリセットする。いろいろな条件が周
波数の再設定をトリガするために使用されうる。例え
ば、周波数が、プレセットされた許容バンドの外側に変
化した場合、または、信号がＦＩＲフィルタか同様のも
のによって適応的にフィルタされる場合、デジタル・フ
ィルタの係数がモニタされ、これらの係数がお粗末なＳ
ＮＲ比を推測させるときＰＬＬの周波数がリセットされ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置お
よび方法、並びに、接続に使用される電子回路に関し、
特に、これに限定されるわけではないが、ＤＤＳデータ
記憶システムを使用して、記憶されたデータを検索する
装置および方法に関連する。また、本発明は、一般に、
１又は複数の通信チャネルにおけるデータ処理の装置お
よび方法に関する。

【０００２】

【従来の技術】特に、ISO11EC標準12247で定義されたＤ
ＤＳ（デジタル・データ記憶）手段によって、コンピュ
ータ・データのような、大容量のディジタル・データを
確実に記憶し検索する装置を提供することが、既に知ら
れている。

【０００３】上記のフォーマットを使用するＤＤＳ読出
し／書込み装置において、データは、１又は複数の電気
磁気ヘッドを備える回転ドラムによって、磁気媒体でコ
ーティングされたテープから成る細長い記録媒体上に記
録される。テープは、２つのスプールまたはリール間に
渡るパスに沿って、モータ駆動キャプスタンによって動
かされ、部分的にドラムのまわりを巻く。ドラムのヘッ
ドの回転面は、テープの移動面に対してある角度をなし
て配置されているので、各ヘッドは、中心線に対してあ
る角度でテープの幅を横切って延びる連続したトラック
に沿ってテープを横切る。この装置は、テープ上へ記録
するに適した誤り検出訂正コードを含む信号にデータを
エンコードする回路を含み、記録媒体の特性に最も適し
た形にそれらの信号を調整する回路を含む。データ検索
のために、テープ上に記憶された磁界変化を検出し、次
の処理にふさわしい形式にそれらの信号を調整して対応
する信号を誘導し、エンコードされたデータをデコード
して、エラーを検出し訂正するために付加的な回路が備
えられる。

【０００４】現在のフォーマット（ＤＤＳ−２）におい
て、データは、１インチにつきおよそ６１キロビット
（ｋｂｐｉ）（１センチメートルにつきおよそ２４キロ
ビット）のビット密度で記録される。このビット密度
で、典型的なＤＤＳテープ・カートリッジは、最も長く
使用可能なテープと、テープが収容することができるデ
ータ量を最大にするデータ圧縮のような技術を使用し
て、およそ８ギガバイト以上のデータを、現在記憶する
ことができる。コンピュータ装置の使用が絶え間なく増
加し、そのような装置によって処理され記憶されるデー
タ容量が増加するに従って、さらに、ＤＤＳテープ・カ
ートリッジの容量を増やすことが望まれるようになっ
た。

【０００５】我々は、線形記憶密度を２倍にし、ユーザ
・データのために使用できる記録トラックの割合を増や
すことによって、さらに記憶容量を増やす新しいフォー
マット（ＤＤＳ−３）を開発するプロセスにある。これ
とともに、これらの改良は、与えられたテープ長さのカ
ートリッジに対して、ＤＤＳ−２のデータ容量の約３倍
の容量を提供すると予測されている。ＤＤＳ−３フォー
マットは、最も長く実行可能なテープ上に記録すると
き、１２ギガバイトの圧縮されていないユーザ・データ
か、または一般的に２４ギガバイトの圧縮されたユーザ
・データの記憶容量を提供するように設計される。

【０００６】この方式の詳細は我々の以前に発表された
国際特許出願WO95／15551によって示され、その特許出
願の内容は、ここで参照されて取り入れられている。

【０００７】ＤＤＳ−３の線形ビット密度がＤＤＳ−２
の２倍であるため、テープの上のビット間隔は、好まし
い読取りヘッドのギャップのおよそ半分である。このこ
とは、読取りヘッドからの出力信号が、２つの離れたレ
ベル（＋１、−１）の間で変化する代わりに、３つのレ
ベル（＋２、０、−２）の間で変化し、即ち、ＤＤＳ−
３は、３レベル・システムであることを意味する。

【０００８】部分応答最大確度（ＰＲＭＬ：Partial Re
sponse Maximum-Likelihood）データ回復チャネルの使
用によって、記録されたデータを回復することが提案さ
れている。

【０００９】「部分応答」とは、検出回路入力で決定性
符号間干渉を強制することによって、データ転送のため
にナイキスト周波数バンド幅までを必要とするだけの、
実行可能な部分応答信号方式を示す。その一例は、離散
的時間伝達関数Ｆ（Ｄ）＝Ｄ＋１によって示される、Ｐ
Ｒ−１（または対２進（duobinary））部分応答システ
ム（記録チャネル伝達関数）である。他の例として、ク
ラスＩＶやＰＲ−４のようなものが存在し、これらの可
能性を除くものではない。

【００１０】「最大確度」とは、１度にちょうど１つの
受取られたサンプルの代わりに、受取られたサンプルの
シーケンスを使用する出力データの最も適当なシーケン
スを選択するヴィテルビ・アルゴリズムを実行する、最
大確度検出デコーディング方式を示す。

【００１１】ＤＤＳ‐３の一般に提唱される方式の読取
りモードにおいて、ほぼ等化された信号が受取られて自
動利得制御（ＡＧＣ）にかけられ、信号振幅が確立され
安定させられ、次いで完全な適応性等化（Adaptive Equ
alisation）にかけられ組み合わされたＰＲー１ターゲ
ットになる。適応性等化ステップにおいて、適応性のサ
ンプルされた有限インパルス応答フィルタが、３レベル
ＰＲ‐１ターゲット伝達関数を提供するために使用され
る。一実施例において、適応性等化の後、信号は、アナ
ログからデジタルへ変換され、３レベル・ヴィテルビ
（Viterbi）（すなわち最大確度）検出が続く。これを
実行するために、クロック情報は、入力信号から抽出さ
れて、適応性イコライザ、アナログ／デジタル変換器、
およびヴィテルビ・デコーダを同期させるために使用さ
れる。他の実施例において、アナログ／デジタル変換の
後で、適応性等化が代わりに実行される場合がある。

【００１２】以前のＤＤＳフォーマットにおける同様
に、提案されたＤＤＳ−３フォーマットにおいても、デ
ータは、交互のアジマス（azimuth）の一連のトラック
（それぞれＡトラックおよびＢトラックと呼ばれる）と
して記憶される。各トラックのそれぞれの端は、消耗し
てもよいマージン領域で占められ、フロント・マージン
の後にしばしばそのマージンから区別がつかないプリア
ンブル領域が続く。プリアンブル領域は、通常単純な正
弦波のトーンであり、データを全く運ばないが、ＡＧＣ
ループとクロック回復ループが速いロック・オンを達成
するのを可能にし、さらに、メイン・データ領域の始ま
りを識別するために存在する。プリアンブル検出回路
は、適応性イコライザを制御してチャネルがプリアンブ
ルやマージン領域を適応化しないようにする。こうしな
いと、チャネルがデータ部分について最適化されないか
らである。

【００１３】この明細書において、通信チャネルの用語
は、記録媒体から読み取られるデータのチャネルを含む
広い意味で使用される。

【００１４】

【発明が解決しようとする課題】ＤＤＳデータ読み取り
システムは、いろいろな異なる条件下で、読み取り波形
からビット・クロックを回復させることを位相同期ルー
プ（ＰＬＬ）に要求する。例えば、フィードフォーワド
・イコライザ（ＦＦＥ：Feed Forward Equalizer）、ア
ナログ／デジタル変換器、およびヴィテルビ・デコーダ
のような他の構成装置を駆動するために使用されるの
で、回復された読み取りクロックは、強力でなければな
らない。本質的に、ＰＬＬは周波数と位相同期をトラッ
クのはじめで獲得しなければならず、許容できる位相エ
ラーでヘッド・テープ速度ジッタによって生じるビット
周波数変動がこれに続く。

【００１５】ＤＤＳ−２フォーマットにおいて、テープ
の読取りは、ビット・サンプリング時間がアイ・センタ
（eye centre）にある２レベルの信号になる。従って、
この方法が振幅変動に比較的無感応なので、ＰＬＬの位
相検出器は、典型的にはゼロ交差をテストすることがで
きる。

【００１６】我々の提案するＤＤＳ−３フォーマットに
おいて、テープの読取りは、３レベルのＰＲ−１信号に
なる。この場合、位相検出器は、入力信号の大きな部分
を不適合にすることなく、単純なゼロ交差のテストをす
ることができない。従って、我々は、公称信号レベルの
約半分、即ち、公称＋２、０、−２のレベル信号につい
て＋１、−１で、閾値を有する閾値交差方式を使用す
る。

【００１７】我々は、テープ・ドロップアウトのような
一定の状況で、ＰＬＬがロックを失うことがあることを
見いだした。

【００１８】

【課題を解決するための手段】従って、我々は、この条
件またはこの条件になる状況をモニタし、条件が検出さ
れた場合、周波数をデフォルト値にリセットするシステ
ムを設計した。また、この状況は、記録された媒体から
導かれるもの以外の通信チャネルのタイプに広く適用で
きる。

【００１９】この発明の一面において、ビット・レート
に変動を有する信号を処理する装置が提供され、この装
置は、前記信号からビット・クロックを回復させる位相
同期ループ手段と、前記位相同期ループ手段がそのロッ
クを失うか、悪い条件が検出されるとき、前記位相同期
ループの出力周波数を予め設定した値にリセットする手
段と、を含む。

【００２０】いろいろな条件が周波数の再設定をトリガ
するために使用されうる。例えば、周波数が、予め設定
された許容バンドの外側に変化した場合、それはリセッ
トされる。または、信号がＦＩＲフィルタか同様のもの
によって適応的にフィルタされる場合、デジタル・フィ
ルタの係数がモニタされ、これらの係数がお粗末なＳＮ
Ｒ比を推測させるときＰＬＬの周波数がリセットされ
る。

【００２１】ここで参照するように、ＦＦＥシステム
は、キック・スタート・ルーチンを含み、フィルタ係数
の反対のセットの始まりは、ＦＦＥのフィルタ係数のリ
セットと、ＰＬＬのデフォルト周波数のセットの両方の
トリガに使用される。

【００２２】さらに、信号に自動利得制御がかけられる
場合、利得制御信号の大きさがモニタされ、これが、予
め設定された範囲から離れるか、異常に低いＳＮＲを示
す傾向がある閾値を渡すならば、この条件は、ＰＬＬ周
波数をリセットするために使用される。

【００２３】

【発明の実施の形態】ここに記載されているデータ記憶
装置は、ＤＡＴＣ協会規格（1987年6月、日本電子機械
工業会（東京（日本）））に従うＰＣＭ音声データの記
憶装置に使用されるフォーマットと同様のフォーマット
で、記録テープ上の斜めのトラックにデータを記憶する
らせん走査技術を利用する。しかしながら、本発明の装
置は、ディジタル化された音声情報よりもむしろコンピ
ュータのデータを記憶するのに適用される。従来同様
に、この装置は、ヘッド・ドラムが回転しているとき、
磁気テープが所定の角度で回転ヘッド・ドラムを横切る
らせん走査テープ・デッキを含む。ヘッド・ドラムは、
直径に関して向かい合った一対の読取りヘッドと、読取
りヘッドと９０度の位置に、直径に関して向かい合った
一対の書込みヘッドを収納する。従来同様に、これらの
ヘッドは、テープを横切って斜めの重なるトラックに書
き込む。１つのヘッドで書き込まれるトラックは、正の
アジマスを有し、もう一つのヘッドで書き込まれるトラ
ックは、負のアジマスを有する。

【００２４】トラックは、装置に提供されるデータ（メ
イン・データ）およびサブ・コードとして知られている
補助情報の項目を記憶するために使用され、このサブ・
コードは、例えば、メイン・データの論理的な構成、テ
ープ上の配置、一定の記録パラメータ（フォーマット識
別子やテープ・パラメータなど）、およびテープ使用ヒ
ストリに関連する。また、トラックは、データ・バイト
境界を識別することを可能にする同期バイト（sync byt
es）を含み、この同期バイトは、テープ移動などを制御
するタイミング信号を生成するために使用される。各々
のトラックの始めと終わりにはマージン領域があり、始
めのマージンとメイン・データ領域の間にプリアンブル
・ブロックがある。

【００２５】図１において、テープ10上に記憶されたデ
ータは、メイン・ドラム上の読取りヘッド12によって読
取られ、信号は回転変圧器14を通して増幅器16に渡さ
れ、そこからフィルタ18に渡され、組み合わされたＰＲ
−１ターゲットに初期近似等化される。実際上、一端を
アースするのではなくむしろ読取りヘッドから差動信号
が受け取られる。しかし、図１は、１つの信号ラインの
みを表示している。それから、信号は、自動利得制御
（ＡＧＣ）回路20に供給され、フィルタおよび積分回路
18から受取った３レベル信号の＋２と−２の振幅を確立
して安定させる。ＡＧＣ回路20からの信号は、クロック
信号を回復する位相同期ループ（ＰＬＬ）22に供給さ
れ、更に、結合されたＰＲ−１ターゲットへの適応性等
化を提供するフィードフォーワド・イコライザ（ＦＦ
Ｅ）24として記載される適応フィルタに渡されるの
で、、全チャネル周波数応答が、理想的なＰＲ‐１の部
分応答チャネルの特性と一致する。フィルタされた信号
は、アナログ／デジタル変換器（ＡＤＣ）26に供給さ
れ、フィルタされた信号のディジタル化されたバージョ
ンとなり、ヴィテルビ検出回路28へ供給される。ヴィテ
ルビ検出回路28の出力は、ＮＲＺＩ−エンコードされた
データ・ストリームである。他の実施例において、フィ
ードフォーワド・イコライザ24は、アナログ／デジタル
変換器の前でなくて後に設置される。

【００２６】図２において、自動利得制御システムは、
より詳細に示され、２つの差動信号ラインが明白にな
る。

【００２７】動作時、自動利得制御システムは、指定さ
れた公称振幅の範囲内で、ＦＦＥ24に一定の信号振幅を
与えるのに役立つ。理想的な動作のために、この振幅
は、１つのトラックの長さに沿って、または、同じアジ
マスのトラック間で変化してはならない。指定された絶
対利得エラーの境界内では、信号振幅は、それが実質的
に一定である限り、大きさは重要なことではない。ＡＧ
Ｃ制御ループのどのような一時的な動作の間でも、ＶＧ
Ａ32の振幅の変動は、絶対利得エラーより非常に小さい
予めセットされた相対利得エラーの範囲内に制御されな
ければならない。記録されたトラックは、異なるスペク
トル特性の帯域を含む。これらの帯域の最も重要なもの
は、プリアンブル領域とランダム・データ領域である。
ＡＧＣブロック20の理想的なオペレーションの流れのた
めに、ＡＧＣシステムは、全体としては、周波数スペク
トルの変化に対して免疫がなければならない。プリアン
ブル領域とランダム・データ領域の間の境界のいずれの
側でも、相対振幅許容範囲を越えてはならない。

【００２８】信号が、ライン30上で電圧利得増幅器（Ｖ
ＧＡ）32に入力され、出力は、出力ドライバ34を通過し
て、前方のＡＤＣ26またはＦＦＥ28（図２で示さず）に
渡される。増幅器38、ローパスフィルタ40、およびサマ
ー（合算器、summer）42を有するフィードバック・ルー
プ36が、ＤＣオフセット制御のために用意されている。
また、出力ドライバ34からの出力は、出力信号のピーク
を検出する共通の簡単なピーク検出器44に渡される。ピ
ーク検出器44の出力は、デジタル／アナログ変換器（Ｄ
ＡＣ）46からのターゲット値と共に、比較回路として働
く演算相互コンダクタンス増幅器（ＯＴＡ：operationa
l trans-conductance amplifier）48（ＶＧＡ制御電
圧）に供給される。

【００２９】増幅器48の出力（ＶＧＡ制御電圧）は、Ｖ
ＧＡ32に利得制御信号を供給する利得制御回路50に供給
される。ピーク検出回路44、増幅器48、および利得制御
回路50によって定義される利得制御ループは、比較的速
い応答時間を有する。

【００３０】また、増幅器48の出力は、プリアンプ52と
ラッチング比較器54に供給され、ラッチング比較器54
は、プリアンブル領域とメイン・データ領域の間のイン
タフェースでまたはその直前で、ＶＧＡ制御電圧のメジ
ャーＶＧＡ₁を追跡し、それを保持する。ＶＧＡ制御電
圧の第２のメジャーＶＧＡ₂は、いくつかのチャネル・
ビットの後に（すなわち、メイン・データ領域の初め
で）取られる。ＶＧＡ1とＶＧＡ2の直接の比較によっ
て、電圧利得アンプ32の利得は、プリアンブル領域とラ
ンダム・データ領域の間で転移する際に、増加したのか
減少したのかを示す。この情報に基づいて、該当するＡ
またはＢトラックのピーク検出器のプリアンブル・ター
ゲットを保持している該当するカウンタ60または62は、
増やされるか減らされる。プリアンブル・ターゲットの
調整は、ライン64を通して可能にされ、また不可能にさ
れる。レジスタ65は、全ての条件下でのピーク検出器44
についてのランダム・データ・ターゲットに対する定数
値を保持する。ターゲット制御ループの応答は、利得制
御ループより遅い。

【００３１】初期トレーニング期間後、プリアンブル・
ターゲットは、プリアンブル領域とメイン・データ領域
の間のインタフェースの直前とその後で、ＶＧＡ制御電
圧を等化するよう適応している。これは、次のトラック
のために用意されてカウンタ60と62に保持されるそれぞ
れのターゲット値を持つＡおよびＢトラックについて別
々にになされる。

【００３２】したがって、この回路において、プリアン
ブルとランダム・データに対する単純なピーク検出器44
の異なる応答は、適応的に調整される。プリアンブル・
ターゲット・カウンタ60と62は、オーバーフローやアン
ダーフローをしない飽和カウンタである。したがって、
１つが、現在その最大カウントを保持し、更に増加する
ことを要求されるならば、それはその最大カウントを維
持する。同様に、それがその最小のカウントを保持して
いるとき、更に減らすように要求されるならば、それは
最小のカウントを維持する。

【００３３】ターゲット制御ループのバンド幅や応答時
間は、ライン51でＯＴＡ増幅器48のバンド幅モードを調
節することによって、予め設定した値の間で調節され
る。ＡおよびＢのトラックのプリアンブル領域は、クロ
ック回復ループとＡＧＣループが、既知の特性のデータ
上で速いロックアップを達成するのを可能にするために
存在し、したがってそのような領域は短い。

【００３４】ＡＧＣシステムのバンド幅は、この速いロ
ックアップを容易にするために、プリアンブル領域の開
始で高いように選択される。大まかな振幅調整が達成さ
れたならば、正確な利得振幅調整が達成されるまで、媒
体バンド幅モードをライン51で選択することができる。
それから、ＶＧＡ制御電圧による過度の信号の変調を避
けるために、ランダム・データの到着に先立ち低帯域幅
モードが選択される。

【００３５】この配列によって、利得は、下流を処理す
るに十分正確に制御することができる。

【００３６】図３を参照すると、ＡＧＣブロック20を通
過した後、信号は、ＦＦＥ24に加えられる。ＦＦＥ 24
は、有限インパルス応答（ＦＩＲ）フィルタ66と、係数
コンデンサ69のバンク68と、回路７０を有する。回路７
０は、ライン72上の出力と基準ジェネレータ74によって
生成された基準値との間のエラーを減らすために係数を
適応させる。

【００３７】ＡＧＣブロック20からの信号は、入力の連
続的に遅らされたバージョンを同時に生成する遅延78を
もつタップ付き遅延線76上のＦＩＲフィルタ66へ入力さ
れる。ＦＦＥ24内の回路構成の大多数は、スイッチ・コ
ンデンサ技術で実行される。ＦＩＲフィルタ66の76での
入力は、位相ロックループ（ＰＬＬ）22によって決定さ
れるクロック・タイムでコンデンサを充電することによ
って、サンプルされる。それから、この電荷は、遅延線
を形成するビット時間に１つのコンデンサから他のコン
デンサに渡される。

【００３８】遅延線に沿った各段の出力は、乗算器79
で、関連する係数コンデンサ69からのそれぞれの加重係
数で乗算され、全ての加重出力は、サマー80によって合
計され、ライン72上にフィルタ・デジタル出力を提供す
る。

【００３９】レジスタ68の係数は、位相ロックループ22
によって定義されるようなビット・サンプリング時間
で、ライン72上の等化されたアナログ信号のＳＮ比（Ｓ
ＮＲ）を最大にするよう繰り返して適応される。一方、
ヘッドとテープの周波数応答またはヘッドとテープの接
触条件は変化する（製造中のまたは動作中のどちらで
も）。 ＤＤＳ−３モードにおいて、ＰＲ−１入力信号
は、フィルタ18によって、通常、スペクトルで形成さ
れ、３つのレベル（＋２、０、−２）から成る。この場
合、適応ブロック70において、係数は、平均最小二乗
（ＬＭＳ）アルゴリズムで適応させられる。その場合、
基準ジェネレータ74によって提供される最も近い３レベ
ル公称信号レベルとＦＩＲフィルタ出力との差であるエ
ラー信号を使用する。エラー信号は、分岐され遅延され
た入力信号と共に、それぞれの乗算器82に並列に供給さ
れ、これは、係数コンデンサ69に各係数を適応させるた
めに使用される。

【００４０】ＤＤＳ−３モードにおいて、等化された信
号は、それが基準ジェネレータ74からの基準値を使用す
る＋２、０、または−２の信号であると考えられるかど
うかを判断するために決定ブロック84でモニタされる。
基準ジェネレータ74は、信号が＋２、０、または−２の
いずれかであるかを決定するために決定ブロック84が使
用するプラスマイナス１のスライス・レベル信号を供給
する。次いで決定ブロックは、基準ジェネレータ74に、
適当な＋２、０、−２の公称レベルをエラー・サマー75
に供給させる。エラー・サマー75は、フィルタ出力信号
をも受取り乗算器82に供給されるエラー信号を得る。適
応のレートは、乗算器86、88で、信号（μｓｉｇ）とＤ
Ｃ係数（μｄｃ）についての予め設定した値（一般的に
６）の間で変化する。

【００４１】ＦＦＥ24は、ランダムなデータ領域に対し
て最適の係数セットからすぐにはずれて適応するので、
ＡおよびＢデータ・トラックのプリアンブルまたはマー
ジン領域に適応することを許されてはならない。メイン
・データ領域の開始と終了は、テープ上のデータの構造
と読込まれるフォーマットの知識に基づき、とりわけプ
レアンブル検出器23（図１）に依存して、タイミングと
インテリジェントな決定の組合せを使用するデータ回復
状態マシーンによって、通常予測される。プリアンブル
検出回路23は、従来のタイプのものでよく、典型的には
プリアンブル領域の純粋な正弦波のトーンにマッチした
整合フィルタの形であってよい。それは、信号が特徴の
ある正弦波のトーンを含む時、高い出力を供給する。プ
リアンブル検出回路23の出力は、状態マシーン21に供給
され、状態マシーンは、ＡおよびＢプリアンブルとＡＧ
Ｃ20におけるメイン・データ・ターゲットについてター
ゲット切り替えを制御し、フィードフォーワド・イコラ
イザ24におけるＡおよびＢトラック係数の選択をも制御
する。

【００４２】ＡおよびＢトラックのスペクトル特性は相
違し、コンデンサ69は、ＡおよびＢトラックに対する別
々の係数を記憶し、適当なセットの係数が各トラックの
始めでＦＦＥコンデンサ69に書き込まれる。

【００４３】この装置は、係数コンデンサ69に対応する
一組の係数レジスタ（図示せず）を含む。コンデンサ69
で保持された値は、Ａ／Ｄコンバータによって処理さ
れ、係数レジスタに記憶される。各トラックの始めで係
数を回復するために、それらは、デジタル時間ログ・コ
ンバータによって処理され、コンデンサに供給される。
したがって、典型的な順序は、次のようになる。 1. Ａ係数レジスタの内容がＦＦＥ係数コンデンサ69に
書き込まれる。 2. ＦＦＥは、ブロック70によって実行される適応処理
に従って、Ａトラック上にこれらの係数を適応させる。 3. 適応されたＦＦＥ係数コンデンサ69の値がディジタ
ル化され、Ａ係数レジスタに記憶され、Ｂ係数レジスタ
の内容がＦＦＥ係数コンデンサ69に書き込まれる。 4. ＦＦＥは、ブロック70によって実行された適応処理
に従って、Ｂトラック上にこれらの係数を適応する。 5. Ｂトラックの適応されたＦＦＥ係数コンデンサ69の
値がディジタル化されて、Ｂ係数レジスタに記憶され
る。

【００４４】しかしながら、いろいろな他のルーチンが
続いてもよい。例えば、そのアジマスの前のトラックの
終わりで適応された係数値にかかわりなく、各トラック
が、トラックの始めで係数コンデンサへロードされる係
数のそれ自身の標準セットを有することがありえる。ま
たは、係数コンデンサは、そのアジマスの前のトラック
を介する途中の一部で受け取られ適応された値をロード
されてもよい。係数がとられる位置は、最高の適応を提
供するための機械条件に従って最適化される。例えば、
トラックが曲っている場合、トラックに沿っておよそ途
中の半分から係数をとることがベストとなる。あらゆる
機械の設計で、最適な位置は経験的に決定され、そし
て、製品化される機械は、この地点で係数をとるように
プログラムされる。ＡおよびＢ係数を異なるポイントで
とることができる。

【００４５】したがって、前のＡトラックについての読
取り動作の最小のエラー部分からの適応されたフィルタ
係数は、次のＡトラックの係数の初期セットとして使用
することができ、そして、同様の処理がＢトラック係数
に適用される。トラック終わりの非線形に迷い込むのを
避けるために、読取り動作の最小エラー部分の開始の
後、あらかじめ決められた時間に係数値をとるために
「スナップショット・タイマ」方式を使用することがえ
きる。

【００４６】一実施例において、所与のＡまたはＢトラ
ックの係数の連続したセットを多くのトラックにわたっ
て平均して、次のＡまたはＢトラックのための係数の初
期セットとして、使用することができる。これは、１ト
ラックでは素早く適応させることができ、多重トラック
では遅いという利点がある。これは、デジタル方式で最
も容易に実施することができる。

【００４７】特別な例として、ＡおよびＢトラック係数
セットのそれぞれにおいて、１３の信号の係数と１つの
ＤＣ係数がある。

【００４８】もし、ＦＦＥ24が、読取り信号でドロップ
・アウトに対抗する間、適応しているならば、ＦＦＥ係
数は、回復することができない状態に誤って適応するこ
とがある。これに対抗するために、自動再始動装置が組
み込まれる。中心係数がプログラム可能な閾値（例えば
50％）の下に落ちると、その係数は全て、デフォルト・
セットの値に強制される。例えば、中心信号係数に１単
位の値がロードされるときの単位ステップのインパルス
応答および残りの信号係数は、ゼロに強制される。この
開始位置から、ＦＦＥ24は適応し続けることを許され
る。それは、再び誤って適応するならば処理が自動的に
繰り返されるか、または、ドロップ・アウトが回復可能
な信号を含むならば、互いに正しい目標値に近づく。

【００４９】したがって、図に示した実施例において、
中心係数は、それを基準ジェネレータ91からのプリセッ
ト基準値と比較する比較回路90に供給され、そして、も
し、実際問題として、中心係数が、不正確な状態で安定
した係数になるような値以下に落ちた場合、係数のデフ
ォルト・セットを強制する「キック・スタート」ルーチ
ンを実行する。

【００５０】トラック交差モードにおいて、テープの上
のトラックが読取りヘッドの走査パスと整合しないと
き、ヘッド出力信号は、１走査につき何回も良／不良の
ＳＮＲの間を循環し、この状況において、図３の方式
は、回復されるデータ量を増やすことができる。

【００５１】ＦＦＥ係数の多数の安定した、適応された
状態が可能であるが、これらうちの小さなセットだけが
この方式に有用である点に留意する必要がある。上述さ
れた技術は、中心係数だけをテストしており、全ての可
能な望ましくない状態を検出することができるというわ
けでない。しかしながら、この技術は、この中心係数に
加えて、またはこれに代えて他の係数をモニタするよう
に拡張することができ、また、係数の異なるデフォルト
・セットを強制することができる。また、それを一つの
限度でなく範囲として、モニタすることができる。

【００５２】ここで図４を参照すると、位相同期ループ
22は、いろいろな異なる条件で、読み取り波形からビッ
ト・クロックを回復させることを要求される。本質的
に、位相ロックループ22は、周波数と位相同期をトラッ
クの最初で獲得しなければならず、許容できる位相エラ
ーで、ヘッド・テープ速度ジッタに起因するビット周波
数変動に追従しなければならない。

【００５３】幅広いアウトラインにおいて、位相同期ル
ープ22は、位相検出器92、ループ・フィルタ94、および
位相アキュムレータ96を有する。位相アキュムレータ96
の出力は、システム・クロック・タップ付き遅延線98か
ら得られる一連のクロック信号から適当なクロック信号
を選択するために使用される。

【００５４】入力信号が、ＡＧＣ20で自動利得制御にか
けられるので、公称レベルが、２、０、−２の単位とな
る。２つの入力比較回路100、102は、入力信号が＋／−
１単位（近似）閾値を横切る時間を捜す。そして、これ
らの閾値交差の時間は、位相エラーを決定するために現
在のクロック・タイム（システム読取りクロック）と比
較される。位相エラーは、デジタル（すなわち、位相エ
ラーの符号と大きさに従い、−４、−３、−２、−１、
１、２、３、４）でエンコードされて、ループ・フィル
タ94に渡される。

【００５５】ループ・フィルタ94で、（デジタルの）位
相エラーは、２つの乗算器104、106とアキュムレータを
使用してフィルタされる。上位フィルタリング・パス
で、位相エラーは、定数（Ｋｐ）を掛られる。下位フィ
ルタリング・パスで、位相エラーは、定数Ｋｉを掛けら
れ、その結果は、Ｋｉアキュムレータ108によって累算
される。累算された（Ｋｉ）結果と直接の（Ｋｐ）結果
は、一緒にサマー110で加えられて、位相アキュムレー
タ96に渡される。

【００５６】位相アキュムレータ96は、ループ・フィル
タ94の出力を積分する。位相アキュムレータ出力の上位
４ビットが、「ポインタ」の働きをする。このポインタ
は、遅延線98で得られる外部のシステム・クロックの１
６の遅延バージョンのうちのどれが、システム読取りク
ロック（すなわち、入力信号に同期されたクロック）と
して使用されるかを示す。

【００５７】したがって、入力信号がシステム読取りク
ロックと位相外れになるにつれて、位相エラーがループ
・フィルタ94の出力で大きな値になり、それによって、
位相アキュムレータ96がインクリメントし、結局その出
力の上位４ビットを変更する。これによって、入力信号
の位相により近いシステム・クロックの遅延バージョン
が選択される。

【００５８】本方式のより細部を参照すると、最終製品
における誤り率を最適化するためにループ・フィルタ・
パラメータは、プログラム可能であり、第２順位のルー
プが仮定される。更に、ループのバンド幅は、２つの前
もってプログラムされた値の間で、リアルタイムでスイ
ッチ可能である。これは、プリアンブル・ゾーンを最も
有効に利用するためであり、データ領域で低い位相ジッ
タを維持する。位相同期ループ22は、トラックの通常の
リプレイの間に発生する信号ドロップ・アウトの後、位
相同期を回復させることができなければならない。

【００５９】回復させられた読取りクロックは、ＦＦＥ
24、ＡＤＣ26およびヴィテルビ・デコーダ28を駆動する
ので、強力でなければならない。位相同期ループ22は、
ＤＤＳ−１／２またはＤＤ−３のフォーマットで稼働が
できることが好ましい。ＤＤＳ−１または２のフォーマ
ットは、ビット・サンプリング時間がアイ・センタにあ
るとき２レベルの信号になる。ここで、この方法は単純
で振幅変動に比較的無感応であるので、位相検出器92
は、典型的にゼロ交差のテストをする。

【００６０】ＤＤＳ−３フォーマットで、フォーマット
の読取りは、３レベルのＰＲ−１信号になる。この場
合、位相検出器92は、入力信号の大きな部分を不合格と
することなく、単純なゼロ交差のテストをすることがで
きない。閾値交差方式が必要とされる（およそ＋１、−
１）。

【００６１】したがって、ＰＬＬ22は閾値交差時間位相
検出器92を含み、その出力は、離散的なステップに量子
化される。ＤＤＳ−１または２のモードで、位相検出器
は、ゼロ交差に応答するが、ＤＤＳ−３モードでは、２
分の１公称信号レベル交差に応答する。

【００６２】図４は、位相検出器92を介す２つの（概念
上の）パスを示す。ここで、入力信号（ＡＧＣ20から）
は、100、102で、半分の公称信号レベル閾値レベル（正
および負）のそれぞれと比較される。入力信号の中の閾
値交差のタイミングは、比較回路出力サンプラ116で、
（１６のタップ付き遅延線98から誘導された）出力クロ
ックの（１／８の期間でシフトされた）８つの均一に区
切られた位相と比較される。そして、ループ位相エンコ
ーダ118で、現在の出力位相選択と比較される。量子化
された位相は、入力交差が落す８つの出力クロック位相
の間から、ループ位相セレクタ120によって直接判断さ
れる。

【００６３】ＤＤＳ−１または２のモードで、入力信号
は、単一の公称ゼロ・レベル基準値と比較され、図４の
上位（概念上の）信号パスのみが使用される。ＤＤＳ−
３モードで、半分の公称信号閾値は、位相検出器閾値基
準レジスタ112、114から誘導される。これらのレジスタ
は、ＤＡＣ基準値をＡＧＣランダム・データ・ターゲッ
トＤＡＣ基準値にプログラムする。この方式は、ＡＧＣ
ターゲットおよびＰＬＬ位相検出器が独立して最適化さ
れることを可能にする。

【００６４】ループ位相セレクタ120からの量子化され
た位相出力は、Ｋｐ（比例項）とＫｉ（積分）項を有す
るデジタル・ループ・フィルタ94に供給される。図にお
いて、位相検出器92の出力は、（状態（−４、−３、−
２、−１、０、１、２、３、４）をエンコードする）４
ビット・バスととして、また、乗算器104、106の出力
は、８ビット・バスとして表示される。

【００６５】ＫｐとＫｉ乗数は、一般的に以下の範囲を
有することができる。

【００６６】

【数１】 Ｋｐの範囲 ＝ 0．．．．．．．．．．．．31 Ｋｉの範囲 ＝ 0．．．．．．．．．．．．31 乗算器出力 ＝ −124．．．．．．．．．．124

【００６７】Ｋｉ乗算器106は、この例では以下の範囲
を有するＫｉアキュムレータ108に、データを渡す。

【００６８】

【数２】 Ｋｉアキュムレータ・ビット ＝ 12 Ｋｉアキュムレータ範囲 ＝ −2048．．．．．．．．．．．2047

【００６９】Ｋｉアキュムレータ108は、入力Ｋｉ乗算
器出力を積分するが、アキュムレータからの最上位８ビ
ットが、110でＫｐ乗算器104からの８ビットに加えら
れ、位相アキュムレータ96の（最下位）エンドに供給さ
れる。

【００７０】したがって、ループ・フィルタ94は、ビッ
ト周期毎に、位相アキュムレータ96へ、−25
2．．．．．．．．252を供給することができる。Ｋｐお
よびＫｉ値の２つのプログラム可能な対がレジスタ10
5、107で得られ、ループに速いまたは遅い時間定数を与
える。この定数は、システム要求に従って状態マシーン
によって選択される。

【００７１】Ｋｉアキュムレータ108は、位相同期を失
うかまたはその危険にあることが示されるとき再プログ
ラム可能なように構成される。例えば、プリアンブル領
域においてＰＬＬ周波数が初期化される場合がある。い
わゆる「スタント・モード（stunt modes）」の間、速
い前進テープ運動のために、Ａトラックの中心周波数が
低くされ、Ｂトラックの中心周波数が高くされる（逆テ
ープ運動ではその逆になる）とき、周波数オフセットが
発生する。更に、Ｋｉアキュムレータ108が正または負
にオーバーフローし、中心周波数が許容範囲外にあるこ
とを示すことがある。さらにまた、上述のＦＦＥ係数
「キック・スタート」ルーチンがトリガーされるなら
ば、Ｋｉアキュムレータ108は再び中心付けされてもよ
い。この状態は、テープ・ドロップ・アウトまたは信号
に対してその他の障害が存在し、ＰＬＬがその位相同期
を失いそうであることを示唆することを示す。

【００７２】これらの状態で、Ｋｉアキュムレータ108
の最上位ビットは、可変位相発振器周波数オフセット・
レジスタ109の内容をロードされ、これにより周波数が
デフォルト値に中心づけられる。例えば、周波数は、Ｐ
ＬＬ22が現在のトラックを読み始めた周波数に再び中心
づけられてもよい。

【００７３】デジタル位相アキュムレータ96は、ループ
・フィルタ94の出力を合計し、４つの最上位ビットを使
用して１６のタップ付き遅延線98から出力クロック位相
を選択する。この遅延線98は、それ自身、システム・ビ
ット周波数クロックに位相ロックされている。また、こ
の遅延線98からの１６のシステム・クロック位相は、位
相検出器92の比較回路出力サンプラ116によって、閾値
交差のタイミングを実行するために使用される。ループ
・フィルタ・アキュムレータ108から位相アキュムレー
タ96まで渡されたビットの数は、支援できる最大の周波
数エラーを決定する。位相アキュムレータ96は、ループ
・フィルタ94の出力（ＫｐとＫｉ項の合計）を積分す
る。最上位の４ビットは、現在のクロック位相として使
用されたタップ付き遅延線からシステム・クロックの位
相を選択するために使用される。

【００７４】位相アキュムレータ出力96は、この例では
１２ビットの数で表示され、単純な符号なしアップ・ダ
ウン・カウンタとみなされる。したがって、正のループ
・フィルタ出力が加えられると、アキュムレータは、そ
れが4095に達するまでカウントアップし次いでゼロにラ
ップアラウンド（折り返す）する。同様に、負のループ
・フィルタ出力が加えられると、ゼロに達するまでカウ
ントダウンし、4095にラップアラウンドする。これらの
条件の下で、４つの最上位ビットは、単純に０から１５
までインクリメントし、再び０にラップアラウンドす
る。こうしてシステム・クロックの次第に遅れる位相が
出力クロックとして選択される。

【００７５】タップ付き遅延線98は、１６の均一に区切
られたタップを有し、システム・クロックを供給され
る。概念的には、（システム・クロック周波数がチャネ
ルのいろいろなオペレーティング・モードについて異な
るとき）１６番目のタップの出力が次のシステム・クロ
ック期間と一致するように、遅延が調節される。

【００７６】レジスタ122からの静的位相オフセット値
がサマー124で組み込まれ、このサマー124は、クロック
・セレクタ126に出力を提供し、このクロック・セレク
タ126は、タップ付き遅延線98から適当なクロック信号
を選ぶ。ループがロックする位相と、ＦＦＥ24およびＡ
ＤＣ26によって使用される出力128に加えられるクロッ
ク位相との間の静的位相オフセットについての必要性に
対して２つの要因がある。第一に、ＰＬＬ22が遷移が存
在するビット端にロックするのに対して、ＦＦＥ24は、
ビットの中心でサンプルをとる。第２に、位相測定ルー
プと、クロックがＦＦＥで使用されるポイントとの間に
未知の回路パス遅延がある。従って、位相オフセット・
レジスタは、４ビットの（符号なし）数でプログラムさ
れ、この数は、位相アキュムレータの４つの最上位ビッ
トに加えられてＦＦＥ24、ＡＤＣ26およびシステムの残
りの部分に渡されるクロック位相を選択するが、ＰＬＬ
内部クロックのクロック位相を選択するためには使われ
ない。ＰＬＬ内部クロックのクロック位相は、クロック
・セレクタ130によって選択される。

【００７７】以上、図１乃至４において、サンプル・ア
ナログ方式に関して記述したが、本発明は、デジタル形
式で実施することもできる。

【００７８】また、本発明は、同日に出願され、現在出
願中の、出願番号96306941.4、96306938.0、および9630
6939.8の記載内容が本明細書中に参照され含まれる。

【００７９】本発明は、例として以下の実施態様を含
む。 （１）ビット・レートに変動を有する信号からビット・
クロックを回復させる位相同期ループ手段を有する、信
号を処理する装置であって、前記位相同期ループの周波
数をモニタする手段と、前記周波数が予めセットされた
範囲外にある場合、前記周波数を予めセットされた値に
リセットする手段と、を備える前記装置。 （２）前記装置は、前記信号を処理し、係数の適応セッ
トを供給するサンプルされた時間フィルタと、少なくと
も１つの前記係数をモニタリングする手段と、を有し、
前記リセット手段は、少なくとも１つの前記係数が予め
設定した閾値を越えた場合、前記位相同期ループ装置の
周波数をリセットすることを特徴とする（１）記載の装
置。 （３）前記装置に直接または間接に供給される信号の利
得を制御および／または獲得する自動利得制御手段を有
し、前記リセット手段は、前記利得制御信号が予め設定
した閾値を越えた場合、前記位相同期ループの周波数を
リセットすることを特徴とする（１）または（２）記載
の装置。 （４）データの複数のストリーム又はトラックを有する
信号からビット・クロックを回復し、前記リセット手段
は、現在のストリーム又はトラックの開始時に、前記位
相同期ループ手段の周波数をリセットすることを特徴と
する（１）ないし（３）記載の装置。

【００８０】（５）位相エラー信号を蓄積するアキュム
レート手段を有するループ・フィルタ手段を有し、前記
リセット手段は、前記位相同期ループがその同期を失
い、または悪い条件が検出されたならば、前記アキュム
レート手段の内容を予め設定した値に置き換えることを
特徴とする（１）ないし（４）記載の装置。 （６）ビット・クロックを回復するために、ビット・レ
ートに変動を有する信号を処理する方法であって、ビッ
ト・クロックを得るために位相同期ループ回路に前記信
号を供給し、前記位相同期ループの周波数をモニタリン
グし、それが予め設定した範囲を超えるか、悪い条件が
検出された場合、前記位相同期ループの周波数を予め設
定した値にリセットする、前記方法。

【００８１】

【発明の効果】以上述べた通り、本発明の信号処理装置
によれば、テープ・ドロップアウトのような一定の状況
で、ＰＬＬがその同期を失うことがありえる条件、また
はこの条件になる適当な状況をモニタし、条件が検出さ
れた場合、周波数をデフォルト値にリセットする。ま
た、この状況は、記録された媒体から導かれるもの以外
の通信チャネルのタイプに広く適用できる。

【図面の簡単な説明】

【図１】 本発明の装置を含むデータ読み取り装置のメ
イン構成要素の概要ブロック図。

【図２】 図１で示した装置の一部分を形成する自動利
得制御システムのブロック図。

【図３】 図１の装置で使用されるフィードフォーワド
・イコライザ（ＦＦＥ）のブロック図。

【図４】 クロック信号を入力データから抜き出す位相
同期ループのブロック図。

【符号の説明】

１０ テープ １２ 読取りヘッ
ド １４ 回転変圧器 １６ 増幅器 ２０ ＡＧＣ回路 ２１ 状態マシー
ン ２２ 位相同期ループ ２３ プリアンブ
ル検出器 ２４ ＦＦＥ ２６ アナログ・
デジタル変換器 ２８ ヴィテルビ検出回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ビット・レートに変動を有する信号から
   ビット・クロックを回復させる位相同期ループ手段を有
   する、信号を処理する装置であって、 前記位相同期ループの周波数をモニタする手段と、 前記周波数が予めセットされた範囲外にある場合、前記
   周波数を予めセットされた値にリセットする手段と、 を備える前記装置。