JPH1012840A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1012840A JPH1012840A JP8162867A JP16286796A JPH1012840A JP H1012840 A JPH1012840 A JP H1012840A JP 8162867 A JP8162867 A JP 8162867A JP 16286796 A JP16286796 A JP 16286796A JP H1012840 A JPH1012840 A JP H1012840A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 シリンダ・スタック構造を有するメモリセル
に関して、製造過程でのサイドウォールの高さの低下を
抑えるとともに、セルサイズを縮小させる。 【解決手段】 接続孔６の内部とシリコン酸化膜５の上
にポリシリコン膜７ａを堆積し、次いでＢＰＳＧ膜８と
ポリシリコン膜９ａを順次堆積する。このときポリシリ
コン膜９ａはポリシリコン膜７ａより厚くする。次にＢ
ＰＳＧ膜８とポリシリコン膜９ａが接続孔６の上方のみ
に残るようにパターンニングした後、ポリシリコン膜１
０ａを堆積する。次にポリシリコン膜１０ａを異方性エ
ッチングしてサイドウォール１０′を形成し、引き続き
異方性エッチングを行ない、ポリシリコン膜７ａの露出
部分とポリシリコン膜９ａを完全に除去する。
に関して、製造過程でのサイドウォールの高さの低下を
抑えるとともに、セルサイズを縮小させる。 【解決手段】 接続孔６の内部とシリコン酸化膜５の上
にポリシリコン膜７ａを堆積し、次いでＢＰＳＧ膜８と
ポリシリコン膜９ａを順次堆積する。このときポリシリ
コン膜９ａはポリシリコン膜７ａより厚くする。次にＢ
ＰＳＧ膜８とポリシリコン膜９ａが接続孔６の上方のみ
に残るようにパターンニングした後、ポリシリコン膜１
０ａを堆積する。次にポリシリコン膜１０ａを異方性エ
ッチングしてサイドウォール１０′を形成し、引き続き
異方性エッチングを行ない、ポリシリコン膜７ａの露出
部分とポリシリコン膜９ａを完全に除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法にかかわり、特にスタック形ダイナミック
ＲＡＭおよびその製造方法に関するものである。
その製造方法にかかわり、特にスタック形ダイナミック
ＲＡＭおよびその製造方法に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化の進展に伴っ
て、ダイナミックＲＡＭ（ＤＲＡＭ）も微細化した。し
かし、メモリセル・キャパシタの容量に寄与する部分の
面積（キャパシタ面積）をあまり小さくすると、容量が
小さくなり過ぎて、貯えられた電荷の検出が困難にな
る。そこで、単位面積当たりのキャパシタ面積を増加さ
せるため、シリンダ・スタック構造を有するメモリセル
が提案された。以下、シリンダ・スタック構造を有する
ＤＲＡＭの従来の製造方法を、図８および図９を用いて
説明する。まず図８（Ａ）に示すように、Ｐ形シリコン
基板１の表面に選択酸化法を用いて厚さ０．４μｍのフ
ィールド酸化膜２を形成して、活性領域を区画する。次
に活性領域上にゲート酸化膜、ゲート電極、ソース３お
よびドレインを形成して、周知構造のメモリセル・トラ
ンジスタを形成する。なお、図８および図９にはゲート
酸化膜、ゲート電極およびドレインは記載せず、ソース
３のみ記載した。
て、ダイナミックＲＡＭ（ＤＲＡＭ）も微細化した。し
かし、メモリセル・キャパシタの容量に寄与する部分の
面積（キャパシタ面積）をあまり小さくすると、容量が
小さくなり過ぎて、貯えられた電荷の検出が困難にな
る。そこで、単位面積当たりのキャパシタ面積を増加さ
せるため、シリンダ・スタック構造を有するメモリセル
が提案された。以下、シリンダ・スタック構造を有する
ＤＲＡＭの従来の製造方法を、図８および図９を用いて
説明する。まず図８（Ａ）に示すように、Ｐ形シリコン
基板１の表面に選択酸化法を用いて厚さ０．４μｍのフ
ィールド酸化膜２を形成して、活性領域を区画する。次
に活性領域上にゲート酸化膜、ゲート電極、ソース３お
よびドレインを形成して、周知構造のメモリセル・トラ
ンジスタを形成する。なお、図８および図９にはゲート
酸化膜、ゲート電極およびドレインは記載せず、ソース
３のみ記載した。
【０００３】次にＢＰＳＧ膜４を１μｍ堆積し、続いて
その上にシリコン酸化膜５を０．２μｍ堆積する。ここ
にＢＰＳＧとはホウ素とリンを含んだシリケートガラス
のことである。この後リソグラフィ技術とエッチング技
術を用いて、ＢＰＳＧ膜４とシリコン酸化膜５にソース
３まで達する０．４μｍ角程度の接続孔６を形成する。
そしてシリコン酸化膜５の上にポリシリコン膜７ａを
０．２μｍ堆積するとともに、接続孔６をこのポリシリ
コン膜７ａで埋め込み、続いてその上にＢＰＳＧ膜８を
０．４μｍ堆積する。次にリソグラフィ技術とエッチン
グ技術を用いてポリシリコン膜７ａとＢＰＳＧ膜８をパ
ターンニングし、ポリシリコン膜７ａとＢＰＳＧ膜８を
接続孔６の上方のみに残す。次いでポリシリコン膜１０
ａを０．２μｍ堆積する。図８（Ａ）はこの状態を示し
ている。
その上にシリコン酸化膜５を０．２μｍ堆積する。ここ
にＢＰＳＧとはホウ素とリンを含んだシリケートガラス
のことである。この後リソグラフィ技術とエッチング技
術を用いて、ＢＰＳＧ膜４とシリコン酸化膜５にソース
３まで達する０．４μｍ角程度の接続孔６を形成する。
そしてシリコン酸化膜５の上にポリシリコン膜７ａを
０．２μｍ堆積するとともに、接続孔６をこのポリシリ
コン膜７ａで埋め込み、続いてその上にＢＰＳＧ膜８を
０．４μｍ堆積する。次にリソグラフィ技術とエッチン
グ技術を用いてポリシリコン膜７ａとＢＰＳＧ膜８をパ
ターンニングし、ポリシリコン膜７ａとＢＰＳＧ膜８を
接続孔６の上方のみに残す。次いでポリシリコン膜１０
ａを０．２μｍ堆積する。図８（Ａ）はこの状態を示し
ている。
【０００４】次に図８（Ｂ）に示すように、ポリシリコ
ン膜１０ａを異方性エッチングして、ポリシリコン膜１
０ａをポリシリコン膜７ａおよびＢＰＳＧ膜８の側面の
みに残存させ、サイドウォール１０′を形成する。次に
図９（Ｂ）に示すように、ＢＰＳＧ膜８を除去した後、
ポリシリコン膜７ａとサイドウォール１０′にリンを拡
散して導電性を持たせ、キャパシタの下部電極を形成す
る。その後、その上にシリコン窒化膜を堆積するなどし
てキャパシタ絶縁膜を形成し、次いでキャパシタの対向
電極となる上部電極をポリシリコンで形成する（図示せ
ず）。
ン膜１０ａを異方性エッチングして、ポリシリコン膜１
０ａをポリシリコン膜７ａおよびＢＰＳＧ膜８の側面の
みに残存させ、サイドウォール１０′を形成する。次に
図９（Ｂ）に示すように、ＢＰＳＧ膜８を除去した後、
ポリシリコン膜７ａとサイドウォール１０′にリンを拡
散して導電性を持たせ、キャパシタの下部電極を形成す
る。その後、その上にシリコン窒化膜を堆積するなどし
てキャパシタ絶縁膜を形成し、次いでキャパシタの対向
電極となる上部電極をポリシリコンで形成する（図示せ
ず）。
【０００５】
【発明が解決しようとする課題】ところで、サイドウォ
ール１０′を形成するためにポリシリコン膜１０ａを異
方性エッチングしても、シリコン酸化膜５上に残渣が存
在すると隣接するセル間のキャパシタがショートしてし
まう。このため、残渣が生じないようにエッチング時間
を長めに取る必要がある。エッチング時間には、通常、
エッチングの対象をちょうど除去するのに要する時間よ
り５０％程度長い時間が設定される。なお、このエッチ
ング時間の増分の割合を、以後、オーバーエッチング率
と呼ぶ。
ール１０′を形成するためにポリシリコン膜１０ａを異
方性エッチングしても、シリコン酸化膜５上に残渣が存
在すると隣接するセル間のキャパシタがショートしてし
まう。このため、残渣が生じないようにエッチング時間
を長めに取る必要がある。エッチング時間には、通常、
エッチングの対象をちょうど除去するのに要する時間よ
り５０％程度長い時間が設定される。なお、このエッチ
ング時間の増分の割合を、以後、オーバーエッチング率
と呼ぶ。
【０００６】しかしながら図８（Ｂ）に示すように、Ｂ
ＰＳＧ膜８の上のポリシリコン膜１０ａが除去される
と、ポリシリコン膜１０ａが基板上に占める面積比率が
小さくなることに起因するマイクロローディング効果に
よって、ポリシリコン膜１０ａのエッチングレートが増
す。例えば、初め０．００５μｍ／秒程度であったエッ
チングレートが０．０１５μｍ／秒程度となる。この状
況下で膜厚０．２μｍのポリシリコン膜１０ａに対して
５０％のオーバーエッチング率を適用すると、図９
（Ａ）に示すように、サイドウォール１０′の高さはＢ
ＰＳＧ膜８の高さより０．３μｍも低くなる。サイドウ
ォール１０′が低くなるとキャパシタ面積が小さくな
り、セル容量が低下する。
ＰＳＧ膜８の上のポリシリコン膜１０ａが除去される
と、ポリシリコン膜１０ａが基板上に占める面積比率が
小さくなることに起因するマイクロローディング効果に
よって、ポリシリコン膜１０ａのエッチングレートが増
す。例えば、初め０．００５μｍ／秒程度であったエッ
チングレートが０．０１５μｍ／秒程度となる。この状
況下で膜厚０．２μｍのポリシリコン膜１０ａに対して
５０％のオーバーエッチング率を適用すると、図９
（Ａ）に示すように、サイドウォール１０′の高さはＢ
ＰＳＧ膜８の高さより０．３μｍも低くなる。サイドウ
ォール１０′が低くなるとキャパシタ面積が小さくな
り、セル容量が低下する。
【０００７】また、シリンダ・スタック形キャパシタを
用いると通常のスタック形キャパシタを用いた場合に比
べてセルサイズが大きくなる。図９（Ｂ）に示すよう
に、隣接するセル間のキャパシタ間隔をｓ、サイドウォ
ール幅をｗ、ポリシリコン膜７ａの端から接続孔６まで
の幅をｘ、接続孔６の内径をｙとすると、キャパシタ間
隔ｓおよび接続孔６の内径ｙはリソグラフィ技術の解像
限界によって決定され、また、幅ｘはリソグラフィ技術
の位置合わせの精度によって決定される。
用いると通常のスタック形キャパシタを用いた場合に比
べてセルサイズが大きくなる。図９（Ｂ）に示すよう
に、隣接するセル間のキャパシタ間隔をｓ、サイドウォ
ール幅をｗ、ポリシリコン膜７ａの端から接続孔６まで
の幅をｘ、接続孔６の内径をｙとすると、キャパシタ間
隔ｓおよび接続孔６の内径ｙはリソグラフィ技術の解像
限界によって決定され、また、幅ｘはリソグラフィ技術
の位置合わせの精度によって決定される。
【０００８】このとき、シリンダ・スタック形キャパシ
タを有するセルの短辺長は ｓ＋２ｗ＋２ｘ＋ｙ となる。これに対して、通常のスタック形キャパシタを
有するセルの短辺長はサイドウォールがないぶん短くな
り、 ｓ＋２ｘ＋ｙ となる。例えば０．４μｍのＤＲＡＭメモリセルの設計
ルールによれば、通常のスタック形セルの場合、キャパ
シタ間隔ｓおよび接続孔６の内径ｙは０．４μｍ、幅ｘ
は０．２μｍであるから、セル短辺長は１．２μｍとな
る。
タを有するセルの短辺長は ｓ＋２ｗ＋２ｘ＋ｙ となる。これに対して、通常のスタック形キャパシタを
有するセルの短辺長はサイドウォールがないぶん短くな
り、 ｓ＋２ｘ＋ｙ となる。例えば０．４μｍのＤＲＡＭメモリセルの設計
ルールによれば、通常のスタック形セルの場合、キャパ
シタ間隔ｓおよび接続孔６の内径ｙは０．４μｍ、幅ｘ
は０．２μｍであるから、セル短辺長は１．２μｍとな
る。
【０００９】一方、シリンダ・スタック形セルの場合、
キャパシタ間隔ｓはサイドウォール幅ｗだけリソグラフ
ィ技術の解像限界値より小さくできる。しかし、隣接す
るセル間でショートが起きないように十分な距離をとる
必要があり、キャパシタ間隔ｓの下限は０．２５μｍ程
度となる。またサイドウォール幅ｗに関しては、サイド
ウォール幅ｗをあまり小さくすると機械的強度不足のた
めにサイドウォール１０′が倒れてしまうので、サイド
ウォール幅ｗの下限は０．１５μｍ程度となる。幅ｘお
よび接続孔６の内径ｙの値は通常のスタック形セルと同
じであり、それぞれ０．２μｍ、０．４μｍである。よ
ってセル短辺長は１．３５μｍとなり、通常のスタック
形セルの短辺長よりも長くなる。
キャパシタ間隔ｓはサイドウォール幅ｗだけリソグラフ
ィ技術の解像限界値より小さくできる。しかし、隣接す
るセル間でショートが起きないように十分な距離をとる
必要があり、キャパシタ間隔ｓの下限は０．２５μｍ程
度となる。またサイドウォール幅ｗに関しては、サイド
ウォール幅ｗをあまり小さくすると機械的強度不足のた
めにサイドウォール１０′が倒れてしまうので、サイド
ウォール幅ｗの下限は０．１５μｍ程度となる。幅ｘお
よび接続孔６の内径ｙの値は通常のスタック形セルと同
じであり、それぞれ０．２μｍ、０．４μｍである。よ
ってセル短辺長は１．３５μｍとなり、通常のスタック
形セルの短辺長よりも長くなる。
【００１０】つまり、シリンダ・スタック形セルは通常
のスタック形セルよりもキャパシタ間隔ｓを小さくでき
るものの、このキャパシタ間隔ｓの減少分に比べてサイ
ドウォール１０′の付加による増加分２ｗの方が大きい
ため、結果的にシリンダ・スタック形セルの方が通常の
スタック形セルよりもセルサイズが大きくなる。本発明
は、以上の課題を解決するためになされたものである。
その目的は、シリンダ・スタック構造を有するメモリセ
ルの製造過程でのサイドウォールの高さの低下を抑えて
セル容量を増大させることができ、さらに、セルサイズ
を縮小して集積度を向上させることが可能な半導体装置
およびその製造方法を提供することにある。
のスタック形セルよりもキャパシタ間隔ｓを小さくでき
るものの、このキャパシタ間隔ｓの減少分に比べてサイ
ドウォール１０′の付加による増加分２ｗの方が大きい
ため、結果的にシリンダ・スタック形セルの方が通常の
スタック形セルよりもセルサイズが大きくなる。本発明
は、以上の課題を解決するためになされたものである。
その目的は、シリンダ・スタック構造を有するメモリセ
ルの製造過程でのサイドウォールの高さの低下を抑えて
セル容量を増大させることができ、さらに、セルサイズ
を縮小して集積度を向上させることが可能な半導体装置
およびその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために、本発明では第１の絶縁膜に接続孔を形成した
後、第１の絶縁膜の上に第１の導電膜を堆積するととも
に、接続孔を第１の導電膜で埋め込む。そして第１の導
電膜の上に第２の絶縁膜および第２の導電膜を順次堆積
する。このとき、第２の導電膜は第１の導電膜より厚く
する。次に第２の絶縁膜および第２の導電膜が接続孔の
上方のみに残るようにパターンニングし、次いで第３の
導電膜を堆積する。それから第３の導電膜を異方性エッ
チングすることにより、第３の導電膜を第２の絶縁膜お
よび第２の導電膜の側面にのみ残存させて、サイドウォ
ールを形成する。引き続き異方性エッチングを行ない、
隣接するセル間に位置する第１の導電膜をオーバーエッ
チングして完全に除去するとともに、第２の導電膜を除
去する。そして第２の絶縁膜を除去する。
るために、本発明では第１の絶縁膜に接続孔を形成した
後、第１の絶縁膜の上に第１の導電膜を堆積するととも
に、接続孔を第１の導電膜で埋め込む。そして第１の導
電膜の上に第２の絶縁膜および第２の導電膜を順次堆積
する。このとき、第２の導電膜は第１の導電膜より厚く
する。次に第２の絶縁膜および第２の導電膜が接続孔の
上方のみに残るようにパターンニングし、次いで第３の
導電膜を堆積する。それから第３の導電膜を異方性エッ
チングすることにより、第３の導電膜を第２の絶縁膜お
よび第２の導電膜の側面にのみ残存させて、サイドウォ
ールを形成する。引き続き異方性エッチングを行ない、
隣接するセル間に位置する第１の導電膜をオーバーエッ
チングして完全に除去するとともに、第２の導電膜を除
去する。そして第２の絶縁膜を除去する。
【００１２】このようにすると、第２の導電膜および隣
接するセル間に位置する第１の導電膜を除去する工程に
おいて、第２の導電膜は第１の導電膜よりも厚いので、
第１の導電膜をちょうど除去した時点では第２の導電膜
はまだ残っている。そのため第１の導電膜をオーバーエ
ッチングしても、第２の導電膜が除去されるまではマイ
クロローディング効果による第３の導電膜に対するエッ
チングレートの増速は起こらない。よって、隣接するセ
ル間に位置する導電膜１および導電膜３に対して従来と
同じオーバーエッチング率を適用しても、サイドウォー
ルの高さの低下は抑えられ、キャパシタ面積を広くする
ことができる。
接するセル間に位置する第１の導電膜を除去する工程に
おいて、第２の導電膜は第１の導電膜よりも厚いので、
第１の導電膜をちょうど除去した時点では第２の導電膜
はまだ残っている。そのため第１の導電膜をオーバーエ
ッチングしても、第２の導電膜が除去されるまではマイ
クロローディング効果による第３の導電膜に対するエッ
チングレートの増速は起こらない。よって、隣接するセ
ル間に位置する導電膜１および導電膜３に対して従来と
同じオーバーエッチング率を適用しても、サイドウォー
ルの高さの低下は抑えられ、キャパシタ面積を広くする
ことができる。
【００１３】なお、第１の導電膜を形成する材料とし
て、第２の導電膜を形成する材料より速いエッチングレ
ートを持つ材料を用いれば、第１の導電膜をちょうど除
去した時点での第２の導電膜の膜厚がそのぶん厚く残っ
ている。よって、エッチング時間が同じであれば、サイ
ドウォールの高さの低下量を変えることなく、第１の導
電膜に対するオーバーエッチング率を増やすことができ
る。さらに、第１の導電膜を形成する材料のエッチング
レートが第２の導電膜を形成する材料よりずっと速けれ
ば、第２の導電膜を第１の導電膜よりも薄く形成しても
よい。
て、第２の導電膜を形成する材料より速いエッチングレ
ートを持つ材料を用いれば、第１の導電膜をちょうど除
去した時点での第２の導電膜の膜厚がそのぶん厚く残っ
ている。よって、エッチング時間が同じであれば、サイ
ドウォールの高さの低下量を変えることなく、第１の導
電膜に対するオーバーエッチング率を増やすことができ
る。さらに、第１の導電膜を形成する材料のエッチング
レートが第２の導電膜を形成する材料よりずっと速けれ
ば、第２の導電膜を第１の導電膜よりも薄く形成しても
よい。
【００１４】また、従来技術ではサイドウォールが第１
の導電膜の側面に形成されるのに対して、本発明を用い
るとサイドウォール形成後に第１の導電膜のパターンニ
ングが行われるので、第１の導電膜の周縁部上に環状の
サイドウォールが形成され、しかも第１の導電膜の側面
とサイドウォールの外側面が概ね同一面をなす。このた
めメモリセル・キャパシタの短辺長をサイドウォール幅
の２倍だけ縮小することができ、セルサイズの縮小が実
現できる。
の導電膜の側面に形成されるのに対して、本発明を用い
るとサイドウォール形成後に第１の導電膜のパターンニ
ングが行われるので、第１の導電膜の周縁部上に環状の
サイドウォールが形成され、しかも第１の導電膜の側面
とサイドウォールの外側面が概ね同一面をなす。このた
めメモリセル・キャパシタの短辺長をサイドウォール幅
の２倍だけ縮小することができ、セルサイズの縮小が実
現できる。
【００１５】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について詳細に説明する。 （第１の実施の形態）図１および図２は本発明による半
導体装置の製造方法の各工程における断面図であり、こ
れを用いて本発明の第１の実施の形態を説明する。まず
図１（Ａ）に示すように、Ｐ形シリコン基板１の表面に
選択酸化法を用いて厚さ０．４μｍのフィールド酸化膜
２を形成して、活性領域を区画する。次に活性領域上に
ゲート酸化膜、ゲート電極、ソース３およびドレインを
形成して、周知構造のメモリセル・トランジスタを形成
する。なお、図１および図２にはゲート酸化膜、ゲート
電極およびドレインは記載せず、ソース３のみ記載し
た。図４〜図７についても同じである。
の形態について詳細に説明する。 （第１の実施の形態）図１および図２は本発明による半
導体装置の製造方法の各工程における断面図であり、こ
れを用いて本発明の第１の実施の形態を説明する。まず
図１（Ａ）に示すように、Ｐ形シリコン基板１の表面に
選択酸化法を用いて厚さ０．４μｍのフィールド酸化膜
２を形成して、活性領域を区画する。次に活性領域上に
ゲート酸化膜、ゲート電極、ソース３およびドレインを
形成して、周知構造のメモリセル・トランジスタを形成
する。なお、図１および図２にはゲート酸化膜、ゲート
電極およびドレインは記載せず、ソース３のみ記載し
た。図４〜図７についても同じである。
【００１６】次にＢＰＳＧ膜４を１μｍ堆積し、続いて
その上にシリコン酸化膜５を０．２μｍ堆積して、絶縁
膜の二層構造を形成する。この後リソグラフィ技術とエ
ッチング技術を用いて、ＢＰＳＧ膜４とシリコン酸化膜
５にソース３まで達する０．４μｍ角程度の接続孔６を
形成する。次にシリコン酸化膜５の上にポリシリコン膜
７ａを０．２μｍ堆積するとともに、接続孔６をこのポ
リシリコン膜７ａで埋め込む。そしてその上にＢＰＳＧ
膜８を０．４μｍを堆積し、続いてポリシリコン膜９ａ
を０．３５μｍ堆積する。次にリソグラフィ技術とエッ
チング技術を用いてＢＰＳＧ膜８とポリシリコン膜９ａ
をパターンニングし、ＢＰＳＧ膜８とポリシリコン膜９
ａを接続孔６の上方のみに残す。なお、このときポリシ
リコン膜７ａはパターンニングしない。この後、ポリシ
リコン膜１０ａを０．２μｍ堆積する。図１（Ａ）はこ
の状態を示している。
その上にシリコン酸化膜５を０．２μｍ堆積して、絶縁
膜の二層構造を形成する。この後リソグラフィ技術とエ
ッチング技術を用いて、ＢＰＳＧ膜４とシリコン酸化膜
５にソース３まで達する０．４μｍ角程度の接続孔６を
形成する。次にシリコン酸化膜５の上にポリシリコン膜
７ａを０．２μｍ堆積するとともに、接続孔６をこのポ
リシリコン膜７ａで埋め込む。そしてその上にＢＰＳＧ
膜８を０．４μｍを堆積し、続いてポリシリコン膜９ａ
を０．３５μｍ堆積する。次にリソグラフィ技術とエッ
チング技術を用いてＢＰＳＧ膜８とポリシリコン膜９ａ
をパターンニングし、ＢＰＳＧ膜８とポリシリコン膜９
ａを接続孔６の上方のみに残す。なお、このときポリシ
リコン膜７ａはパターンニングしない。この後、ポリシ
リコン膜１０ａを０．２μｍ堆積する。図１（Ａ）はこ
の状態を示している。
【００１７】次に図１（Ｂ）に示すように、ポリシリコ
ン膜１０ａを異方性エッチングして、ポリシリコン膜１
０ａをＢＰＳＧ膜８およびポリシリコン膜９ａの側面の
みに残存させる。このまま異方性エッチングを続けてポ
リシリコン膜９ａを除去してサイドウォール１０′を形
成するとともに、隣接するセル間のキャパシタがショー
トしないように、それらの間に位置するポリシリコン膜
７ａを完全に除去する。このとき、ポリシリコン膜７ａ
の側面とサイドウォール１０′の外側面は概ね同一面を
なしている。次に図２（Ｂ）に示すように、ＢＰＳＧ膜
８を除去した後、ポリシリコン膜７ａとサイドウォール
１０′にリンを拡散して導電性を持たせ、キャパシタの
下部電極を形成する。
ン膜１０ａを異方性エッチングして、ポリシリコン膜１
０ａをＢＰＳＧ膜８およびポリシリコン膜９ａの側面の
みに残存させる。このまま異方性エッチングを続けてポ
リシリコン膜９ａを除去してサイドウォール１０′を形
成するとともに、隣接するセル間のキャパシタがショー
トしないように、それらの間に位置するポリシリコン膜
７ａを完全に除去する。このとき、ポリシリコン膜７ａ
の側面とサイドウォール１０′の外側面は概ね同一面を
なしている。次に図２（Ｂ）に示すように、ＢＰＳＧ膜
８を除去した後、ポリシリコン膜７ａとサイドウォール
１０′にリンを拡散して導電性を持たせ、キャパシタの
下部電極を形成する。
【００１８】その後、その上にシリコン窒化膜を堆積す
るなどしてキャパシタ絶縁膜を形成し、次いでキャパシ
タの対向電極となる上部電極をポリシリコンで形成する
（図示せず）。さて、本発明を従来と同じような条件の
下で実施した場合に、サイドウォール１０′の高さがど
れだけ低下するかを求める。図１（Ａ）において、隣接
するキャパシタ間に位置するポリシリコン膜７ａおよび
ポリシリコン膜１０ａからなる厚さ０．４μｍの二層膜
に対して、５０％のオーバーエッチング率を適用する。
ポリシリコン膜７ａおよびポリシリコン膜１０ａに対す
る当初のエッチングレートは０．００５μｍ／秒である
から、オーバーエッチング時間は４０秒となる。
るなどしてキャパシタ絶縁膜を形成し、次いでキャパシ
タの対向電極となる上部電極をポリシリコンで形成する
（図示せず）。さて、本発明を従来と同じような条件の
下で実施した場合に、サイドウォール１０′の高さがど
れだけ低下するかを求める。図１（Ａ）において、隣接
するキャパシタ間に位置するポリシリコン膜７ａおよび
ポリシリコン膜１０ａからなる厚さ０．４μｍの二層膜
に対して、５０％のオーバーエッチング率を適用する。
ポリシリコン膜７ａおよびポリシリコン膜１０ａに対す
る当初のエッチングレートは０．００５μｍ／秒である
から、オーバーエッチング時間は４０秒となる。
【００１９】しかし、ポリシリコン膜７ａがちょうど除
去された時点では、図２（Ａ）に示すように、ポリシリ
コン膜９ａはまだ０．１５（＝０.３５−０.２）μｍだ
け残っているので、ポリシリコン膜９ａが除去されるま
での３０秒間はエッチングレートの増速は起こらない。
ポリシリコン膜９ａが除去されるとエッチングレートは
０．０１５μｍ／秒に変化するが、さらに１０秒間オー
バーエッチングしてもサイドウォール１０′の高さの低
下は０．１５μｍである。従来技術ではサイドウォール
１０′の高さの低下は０．３μｍであったから、本発明
を用いることでサイドウォール１０′の低下を０．１５
μｍ抑制することができる。
去された時点では、図２（Ａ）に示すように、ポリシリ
コン膜９ａはまだ０．１５（＝０.３５−０.２）μｍだ
け残っているので、ポリシリコン膜９ａが除去されるま
での３０秒間はエッチングレートの増速は起こらない。
ポリシリコン膜９ａが除去されるとエッチングレートは
０．０１５μｍ／秒に変化するが、さらに１０秒間オー
バーエッチングしてもサイドウォール１０′の高さの低
下は０．１５μｍである。従来技術ではサイドウォール
１０′の高さの低下は０．３μｍであったから、本発明
を用いることでサイドウォール１０′の低下を０．１５
μｍ抑制することができる。
【００２０】次に、サイドウォール１０′の高さがセル
容量に及ぼす影響をキャパシタ面積を計算することによ
って見積もる。キャパシタ下部電極の形状および寸法
を、その断面図が図３（Ａ）、その平面図が図３（Ｂ）
に示すように近似する。容量に寄与する部分は、サイド
ウォール１０′の内側面、外側面、上面、および、ポリ
シリコン膜７ａの上面の露出部分である。サイドウォー
ル１０′の高さをｄμｍとすると、内側面の面積は
（４．４ｄ）μｍ2 、外側面の面積は（６ｄ＋１．２）
μｍ2 となる。また、サイドウォール１０′の上面の面
積とポリシリコン膜７ａの上面の露出部分の面積の合計
は２μｍ2 であるから、以上をたし合わせるとキャパシ
タ面積は（１０．４ｄ＋３．２）μｍ2 となる。
容量に及ぼす影響をキャパシタ面積を計算することによ
って見積もる。キャパシタ下部電極の形状および寸法
を、その断面図が図３（Ａ）、その平面図が図３（Ｂ）
に示すように近似する。容量に寄与する部分は、サイド
ウォール１０′の内側面、外側面、上面、および、ポリ
シリコン膜７ａの上面の露出部分である。サイドウォー
ル１０′の高さをｄμｍとすると、内側面の面積は
（４．４ｄ）μｍ2 、外側面の面積は（６ｄ＋１．２）
μｍ2 となる。また、サイドウォール１０′の上面の面
積とポリシリコン膜７ａの上面の露出部分の面積の合計
は２μｍ2 であるから、以上をたし合わせるとキャパシ
タ面積は（１０．４ｄ＋３．２）μｍ2 となる。
【００２１】ＢＰＳＧ膜８を０．４μｍとした場合、従
来の技術ではサイドウォール１０′の高さは０．３μｍ
低下するので、ｄは０．１であり、キャパシタ面積は
４．２４μｍ2 となる。一方、本発明ではサイドウォー
ル１０′の高さの低下は０．１５μｍに抑えられるの
で、ｄは０．２５であり、キャパシタ面積は５．８μｍ
2となる。よって、本発明を用いるとキャパシタ面積が
従来の１．３７倍になり、セル容量もそのぶん増加す
る。
来の技術ではサイドウォール１０′の高さは０．３μｍ
低下するので、ｄは０．１であり、キャパシタ面積は
４．２４μｍ2 となる。一方、本発明ではサイドウォー
ル１０′の高さの低下は０．１５μｍに抑えられるの
で、ｄは０．２５であり、キャパシタ面積は５．８μｍ
2となる。よって、本発明を用いるとキャパシタ面積が
従来の１．３７倍になり、セル容量もそのぶん増加す
る。
【００２２】次に、セルの短辺長を求める。ポリシリコ
ン膜７ａのパターンニングはサイドウォール１０′形成
後になされるので、図２（Ｂ）に示すようにポリシリコ
ン膜７ａの周縁部上に環状のサイドウォール１０′が形
成され、しかもポリシリコン膜７ａの側面とサイドウォ
ール１０′の外側面は概ね同一面をなす。つまりサイド
ウォール幅ｗは幅ｘに含まれることになって、従来より
セルの短辺長をサイドウォール幅ｗの２倍の長さだけ縮
小できるので、短辺長は ｓ＋２ｘ＋ｙ で表される。０．４μｍのＤＲＡＭメモリセルの設計ル
ールによれば、従来技術を用いた場合と同様にキャパシ
タ間隔ｓは０．２５μｍ、幅ｘは０．２μｍ、接続孔６
の内径ｙは０．４μｍであるから、セルの短辺長は１．
０５μｍとなる。したがって本発明を用いれば、従来技
術によって製造されたシリンダ・スタック形セルはもと
より、通常のスタック形セルよりもセルサイズを小さく
することができる。
ン膜７ａのパターンニングはサイドウォール１０′形成
後になされるので、図２（Ｂ）に示すようにポリシリコ
ン膜７ａの周縁部上に環状のサイドウォール１０′が形
成され、しかもポリシリコン膜７ａの側面とサイドウォ
ール１０′の外側面は概ね同一面をなす。つまりサイド
ウォール幅ｗは幅ｘに含まれることになって、従来より
セルの短辺長をサイドウォール幅ｗの２倍の長さだけ縮
小できるので、短辺長は ｓ＋２ｘ＋ｙ で表される。０．４μｍのＤＲＡＭメモリセルの設計ル
ールによれば、従来技術を用いた場合と同様にキャパシ
タ間隔ｓは０．２５μｍ、幅ｘは０．２μｍ、接続孔６
の内径ｙは０．４μｍであるから、セルの短辺長は１．
０５μｍとなる。したがって本発明を用いれば、従来技
術によって製造されたシリンダ・スタック形セルはもと
より、通常のスタック形セルよりもセルサイズを小さく
することができる。
【００２３】（第２の実施の形態）図４および図５は本
発明による半導体装置の製造方法の各工程における断面
図であり、これを用いて本発明の第２の実施の形態を説
明する。接続孔６を形成するまでの工程は第１の実施の
形態と同じであるから、ここではその説明を省略する。
図４（Ａ）に示すように、接続孔６を形成した後、シリ
コン酸化膜５の上にリンの濃度が１×１０20ｃｍ-3のポ
リシリコン膜７ａ′を０．２μｍ堆積するとともに、接
続孔６をこのポリシリコン膜７ａ′で埋め込む。そして
その上にＢＰＳＧ膜８を０．４μｍを堆積し、続いてリ
ンを含まないポリシリコン膜９ａを０．３５μｍ堆積す
る。次にリソグラフィ技術とエッチング技術を用いてＢ
ＰＳＧ膜８とポリシリコン膜９ａをパターンニングし、
ＢＰＳＧ膜８とポリシリコン膜９ａを接続孔６の上方の
みに残す。なお、このときポリシリコン膜７ａ′はパタ
ーンニングしない。この後、リンを含まないポリシリコ
ン膜１０ａを０．２μｍ堆積する。図４（Ａ）はこの状
態を示している。
発明による半導体装置の製造方法の各工程における断面
図であり、これを用いて本発明の第２の実施の形態を説
明する。接続孔６を形成するまでの工程は第１の実施の
形態と同じであるから、ここではその説明を省略する。
図４（Ａ）に示すように、接続孔６を形成した後、シリ
コン酸化膜５の上にリンの濃度が１×１０20ｃｍ-3のポ
リシリコン膜７ａ′を０．２μｍ堆積するとともに、接
続孔６をこのポリシリコン膜７ａ′で埋め込む。そして
その上にＢＰＳＧ膜８を０．４μｍを堆積し、続いてリ
ンを含まないポリシリコン膜９ａを０．３５μｍ堆積す
る。次にリソグラフィ技術とエッチング技術を用いてＢ
ＰＳＧ膜８とポリシリコン膜９ａをパターンニングし、
ＢＰＳＧ膜８とポリシリコン膜９ａを接続孔６の上方の
みに残す。なお、このときポリシリコン膜７ａ′はパタ
ーンニングしない。この後、リンを含まないポリシリコ
ン膜１０ａを０．２μｍ堆積する。図４（Ａ）はこの状
態を示している。
【００２４】次にポリシリコン膜１０ａを異方性エッチ
ングして、ポリシリコン膜１０ａをＢＰＳＧ膜８および
ポリシリコン膜９ａの側面のみに残存させる。このまま
異方性エッチングを続けてポリシリコン膜９ａを除去し
てサイドウォール１０′を形成するとともに、隣接する
セル間のキャパシタがショートしないように、それらの
間に位置するポリシリコン膜７ａ′を完全に除去する。
このとき、ポリシリコン膜７ａ′の側面とサイドウォー
ル１０′の外側面は概ね同一面をなしている。次に図５
に示すように、ＢＰＳＧ膜８を除去した後、サイドウォ
ール１０′にリンを拡散して導電性を持たせ、キャパシ
タの下部電極を形成する。その後、その上にシリコン窒
化膜を堆積するなどしてキャパシタ絶縁膜を形成し、次
いでキャパシタの対向電極となる上部電極をポリシリコ
ンで形成する（図示せず）。
ングして、ポリシリコン膜１０ａをＢＰＳＧ膜８および
ポリシリコン膜９ａの側面のみに残存させる。このまま
異方性エッチングを続けてポリシリコン膜９ａを除去し
てサイドウォール１０′を形成するとともに、隣接する
セル間のキャパシタがショートしないように、それらの
間に位置するポリシリコン膜７ａ′を完全に除去する。
このとき、ポリシリコン膜７ａ′の側面とサイドウォー
ル１０′の外側面は概ね同一面をなしている。次に図５
に示すように、ＢＰＳＧ膜８を除去した後、サイドウォ
ール１０′にリンを拡散して導電性を持たせ、キャパシ
タの下部電極を形成する。その後、その上にシリコン窒
化膜を堆積するなどしてキャパシタ絶縁膜を形成し、次
いでキャパシタの対向電極となる上部電極をポリシリコ
ンで形成する（図示せず）。
【００２５】ところで、ポリシリコン膜にリンをドープ
すると、ポリシリコン膜にリンをドープしない場合に比
べて、エッチングレートが２０％程度増える。したがっ
て隣接するキャパシタ間に位置するポリシリコン膜７
ａ′およびポリシリコン膜１０ａをエッチングする工程
において、図４（Ｂ）に示すように、ポリシリコン膜７
ａ′をちょうど除去した時点でのポリシリコン膜９ａの
膜厚が第１の実施の形態のときより厚くなる。よって、
第１の実施の形態と同じエッチング時間を適用すれば、
サイドウォール１０′の高さの低下量を変えることな
く、オーバーエッチング率を増やすことができる。これ
によって隣接するセル間においてポリシリコン膜の残渣
によるショートが更に起きにくくなる。
すると、ポリシリコン膜にリンをドープしない場合に比
べて、エッチングレートが２０％程度増える。したがっ
て隣接するキャパシタ間に位置するポリシリコン膜７
ａ′およびポリシリコン膜１０ａをエッチングする工程
において、図４（Ｂ）に示すように、ポリシリコン膜７
ａ′をちょうど除去した時点でのポリシリコン膜９ａの
膜厚が第１の実施の形態のときより厚くなる。よって、
第１の実施の形態と同じエッチング時間を適用すれば、
サイドウォール１０′の高さの低下量を変えることな
く、オーバーエッチング率を増やすことができる。これ
によって隣接するセル間においてポリシリコン膜の残渣
によるショートが更に起きにくくなる。
【００２６】（第３の実施の形態）図６および図７は本
発明による半導体装置の製造方法の各工程における断面
図であり、これを用いて本発明の第３の実施の形態を説
明する。接続孔６を形成するまでの工程は第１の実施の
形態と同じであるから、ここではその説明を省略する。
図６（Ａ）に示すように、接続孔６を形成した後、シリ
コン酸化膜５の上にチタン窒化膜７ｂを０．２μｍ堆積
するとともに、接続孔６をこのチタン窒化膜７ｂで埋め
込む。そしてその上にＢＰＳＧ膜８を０．４μｍを堆積
し、続いてタングステン膜９ｂを０．０５μｍ堆積す
る。次にリソグラフィ技術とエッチング技術を用いてＢ
ＰＳＧ膜８とタングステン膜９ｂをパターンニングし、
ＢＰＳＧ膜８とタングステン膜９ｂを接続孔６の上方の
みに残す。なお、このときチタン窒化膜７ｂはパターン
ニングしない。この後、タングステン膜１０ｂを０．２
μｍ堆積する。図６（Ａ）はこの状態を示している。
発明による半導体装置の製造方法の各工程における断面
図であり、これを用いて本発明の第３の実施の形態を説
明する。接続孔６を形成するまでの工程は第１の実施の
形態と同じであるから、ここではその説明を省略する。
図６（Ａ）に示すように、接続孔６を形成した後、シリ
コン酸化膜５の上にチタン窒化膜７ｂを０．２μｍ堆積
するとともに、接続孔６をこのチタン窒化膜７ｂで埋め
込む。そしてその上にＢＰＳＧ膜８を０．４μｍを堆積
し、続いてタングステン膜９ｂを０．０５μｍ堆積す
る。次にリソグラフィ技術とエッチング技術を用いてＢ
ＰＳＧ膜８とタングステン膜９ｂをパターンニングし、
ＢＰＳＧ膜８とタングステン膜９ｂを接続孔６の上方の
みに残す。なお、このときチタン窒化膜７ｂはパターン
ニングしない。この後、タングステン膜１０ｂを０．２
μｍ堆積する。図６（Ａ）はこの状態を示している。
【００２７】次にタングステン膜１０ｂを異方性エッチ
ングして、タングステン膜１０ｂをＢＰＳＧ膜８および
タングステン膜９ｂの側面のみに残存させる。このまま
異方性エッチングを続けて、図６（Ｂ）に示すように、
タングステン膜９ｂを除去してサイドウォール１０′を
形成するとともに、隣接するセル間に位置するタングス
テン膜１０ｂを完全に除去する。なお、ここでの異方性
エッチングとしては、例えばフッ素系エッチングガスに
よるリアクティブ・イオン・エッチング（ＲＩＥ）など
が適当である。
ングして、タングステン膜１０ｂをＢＰＳＧ膜８および
タングステン膜９ｂの側面のみに残存させる。このまま
異方性エッチングを続けて、図６（Ｂ）に示すように、
タングステン膜９ｂを除去してサイドウォール１０′を
形成するとともに、隣接するセル間に位置するタングス
テン膜１０ｂを完全に除去する。なお、ここでの異方性
エッチングとしては、例えばフッ素系エッチングガスに
よるリアクティブ・イオン・エッチング（ＲＩＥ）など
が適当である。
【００２８】次に異方性エッチングにより、隣接するセ
ル間のキャパシタがショートしないように、それらの間
に位置するチタン窒化膜７ｂを完全に除去する。ここで
は異方性エッチングとして塩素系エッチングガスによる
ＲＩＥを用いると、タングステン膜１０ｂのエッチング
レートはチタン窒化膜７ｂのエッチングレートの２００
分の１程度であるため、チタン窒化膜７ｂをオーバーエ
ッチングしてもサイドウォール１０′の高さの低下を防
止することができる。なお、このときチタン窒化膜７ｂ
の側面とサイドウォール１０′の外側面は概ね同一面を
なしている。
ル間のキャパシタがショートしないように、それらの間
に位置するチタン窒化膜７ｂを完全に除去する。ここで
は異方性エッチングとして塩素系エッチングガスによる
ＲＩＥを用いると、タングステン膜１０ｂのエッチング
レートはチタン窒化膜７ｂのエッチングレートの２００
分の１程度であるため、チタン窒化膜７ｂをオーバーエ
ッチングしてもサイドウォール１０′の高さの低下を防
止することができる。なお、このときチタン窒化膜７ｂ
の側面とサイドウォール１０′の外側面は概ね同一面を
なしている。
【００２９】次に図７に示すように、ＢＰＳＧ膜８を除
去してキャパシタの下部電極を形成する。その後、その
上にシリコン窒化膜を堆積するなどしてキャパシタ絶縁
膜を形成し、次いでキャパシタの対向電極となる上部電
極をポリシリコンで形成する（図示せず）。なお、第１
〜第３の実施の形態において、各膜はＣＶＤ法によって
形成される。また、ＢＰＳＧ膜の代わりにホウ素または
リンのどちらか一方を含んだシリケートガラス膜を用い
てもよい。
去してキャパシタの下部電極を形成する。その後、その
上にシリコン窒化膜を堆積するなどしてキャパシタ絶縁
膜を形成し、次いでキャパシタの対向電極となる上部電
極をポリシリコンで形成する（図示せず）。なお、第１
〜第３の実施の形態において、各膜はＣＶＤ法によって
形成される。また、ＢＰＳＧ膜の代わりにホウ素または
リンのどちらか一方を含んだシリケートガラス膜を用い
てもよい。
【００３０】
【発明の効果】以上説明したように本発明によれば、サ
イドウォールの高さの低下を抑えることができるので、
キャパシタ面積が広くなり、セル容量が増大する。さら
にセルサイズを縮小することができるので、集積度を上
げることが可能となる。
イドウォールの高さの低下を抑えることができるので、
キャパシタ面積が広くなり、セル容量が増大する。さら
にセルサイズを縮小することができるので、集積度を上
げることが可能となる。
【図１】 本発明による半導体装置の製造方法の第１の
実施の形態における各製造工程の断面図である。
実施の形態における各製造工程の断面図である。
【図２】 図１に引き続く工程の断面図である。
【図３】 キャパシタ面積の見積りをするためのシリン
ダ・スタック形キャパシタの断面図および平面図であ
る。
ダ・スタック形キャパシタの断面図および平面図であ
る。
【図４】 本発明による半導体装置の製造方法の第２の
実施の形態における製造工程の断面図である。
実施の形態における製造工程の断面図である。
【図５】 図４に引き続く工程の断面図である。
【図６】 本発明による半導体装置の製造方法の第３の
実施の形態における製造工程の断面図である。
実施の形態における製造工程の断面図である。
【図７】 図６に引き続く工程の断面図である。
【図８】 従来の半導体装置の製造方法における各製造
工程の断面図である。
工程の断面図である。
【図９】 図８に引き続く工程の断面図である。
１…Ｐ形シリコン基板、２…フィールド酸化膜、３…ソ
ース、４、８…ＢＰＳＧ膜、５…シリコン酸化膜、６…
接続孔、７ａ、９ａ、１０ａ…ポリシリコン膜、７ａ′
…リンを含むポリシリコン膜、７ｂ…チタン窒化膜、９
ｂ、１０ｂ…タングステン膜、１０′…サイドウォー
ル、ｓ…隣接するセル間のキャパシタ間隔、ｗ…サイド
ウォール幅、ｘ…ポリシリコン膜７ａの端から接続孔６
までの幅、ｙ…接続孔６の内径。
ース、４、８…ＢＰＳＧ膜、５…シリコン酸化膜、６…
接続孔、７ａ、９ａ、１０ａ…ポリシリコン膜、７ａ′
…リンを含むポリシリコン膜、７ｂ…チタン窒化膜、９
ｂ、１０ｂ…タングステン膜、１０′…サイドウォー
ル、ｓ…隣接するセル間のキャパシタ間隔、ｗ…サイド
ウォール幅、ｘ…ポリシリコン膜７ａの端から接続孔６
までの幅、ｙ…接続孔６の内径。
Claims (6)
- 【請求項１】 半導体基板上の絶縁膜に接続孔が開口さ
れ、第１の導電膜が前記接続孔の内部全体および前記絶
縁膜上の前記接続孔周辺に形成され、前記絶縁膜上に形
成された前記第１の導電膜の周縁部上に環状の第２の導
電膜が形成され、しかも前記第１の導電膜の側面と前記
第２の導電膜の外側面が概ね同一面をなすことを特徴と
する半導体装置。 - 【請求項２】 半導体基板の上に第１の絶縁膜を堆積す
る工程と、 前記第１の絶縁膜に接続孔を形成する工程と、 前記第１の絶縁膜の上に第１の導電膜を堆積するととも
に、前記接続孔を前記第１の導電膜で埋め込む工程と、 前記第１の導電膜の上に第２の絶縁膜を堆積する工程
と、 前記第２の絶縁膜の上に前記第１の導電膜の膜厚より厚
く第２の導電膜を堆積する工程と、 前記第２の絶縁膜および前記第２の導電膜が前記接続孔
の上方に残るようにパターンニングする工程と、 前記第１の導電膜および前記第２の絶縁膜および前記第
２の導電膜の露出部分に第３の導電膜を堆積する工程
と、 前記第３の導電膜を異方性エッチングすることにより、
前記第３の導電膜を前記第２の絶縁膜および前記第２の
導電膜の側面にのみ残存させる工程と、 前記第１の導電膜の露出部分および前記第２の導電膜を
異方性エッチングすることにより、前記第１の絶縁膜の
表面を露出させるとともに、前記第２の導電膜を除去す
る工程と、 前記第２の絶縁膜を除去する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項３】 請求項２において、第１の導電膜を不純
物を含んだポリシリコンで形成し、第２の導電膜および
第３の導電膜をポリシリコンで形成することを特徴とす
る半導体装置の製造方法。 - 【請求項４】 半導体基板の上に第１の絶縁膜を堆積す
る工程と、 前記第１の絶縁膜に接続孔を形成する工程と、 前記第１の絶縁膜の上に第１の導電材料からなる第１の
導電膜を堆積するとともに、前記接続孔を前記第１の導
電膜で埋め込む工程と、 前記第１の導電膜の上に第２の絶縁膜を堆積する工程
と、 前記第２の絶縁膜の上に、前記第１の導電材料よりエッ
チングレートが遅い第２の導電材料からなる第２の導電
膜を堆積する工程と、 前記第２の絶縁膜および前記第２の導電膜が前記接続孔
の上方のみに残るようにパターンニングする工程と、 前記第１の導電膜および前記第２の絶縁膜および前記第
２の導電膜の露出部分に、前記第２の導電材料と同程度
のエッチングレートを有する第３の導電材料からなる第
３の導電膜を堆積する工程と、 前記第３の導電膜を異方性エッチングすることにより、
前記第３の導電膜を前記第２の絶縁膜および前記第２の
導電膜の側面にのみ残存させる工程と、 前記第２の導電膜を異方性エッチングすることにより、
前記第２の導電膜を除去する工程と、 前記第１の導電膜の露出部分を異方性エッチングするこ
とにより、前記第１の絶縁膜の表面を露出させる工程
と、 前記第２の絶縁膜を除去する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項５】 請求項４において、第２の導電材料のエ
ッチングレートが第１の導電材料のエッチングレートの
１０分の１以下であることを特徴とする半導体装置の製
造方法。 - 【請求項６】 請求項５において、第１の導電材料をチ
タン窒化物とし、第２の導電材料および第３の導電材料
をタングステンとすることを特徴とする半導体装置の製
造方法。
Priority Applications (3)
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| JP8162867A JP2828038B2 (ja) | 1996-06-24 | 1996-06-24 | 半導体装置の製造方法 |
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