JPH1012840A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH1012840A
JPH1012840A JP8162867A JP16286796A JPH1012840A JP H1012840 A JPH1012840 A JP H1012840A JP 8162867 A JP8162867 A JP 8162867A JP 16286796 A JP16286796 A JP 16286796A JP H1012840 A JPH1012840 A JP H1012840A
Authority
JP
Japan
Prior art keywords
film
conductive film
conductive
insulating film
polysilicon film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8162867A
Other languages
English (en)
Other versions
JP2828038B2 (ja
Inventor
Naoyuki Yoshida
直之 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8162867A priority Critical patent/JP2828038B2/ja
Priority to US08/880,989 priority patent/US6057190A/en
Priority to KR1019970026695A priority patent/KR100275637B1/ko
Publication of JPH1012840A publication Critical patent/JPH1012840A/ja
Application granted granted Critical
Publication of JP2828038B2 publication Critical patent/JP2828038B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/033Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 シリンダ・スタック構造を有するメモリセル
に関して、製造過程でのサイドウォールの高さの低下を
抑えるとともに、セルサイズを縮小させる。 【解決手段】 接続孔6の内部とシリコン酸化膜5の上
にポリシリコン膜7aを堆積し、次いでBPSG膜8と
ポリシリコン膜9aを順次堆積する。このときポリシリ
コン膜9aはポリシリコン膜7aより厚くする。次にB
PSG膜8とポリシリコン膜9aが接続孔6の上方のみ
に残るようにパターンニングした後、ポリシリコン膜1
0aを堆積する。次にポリシリコン膜10aを異方性エ
ッチングしてサイドウォール10′を形成し、引き続き
異方性エッチングを行ない、ポリシリコン膜7aの露出
部分とポリシリコン膜9aを完全に除去する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法にかかわり、特にスタック形ダイナミック
RAMおよびその製造方法に関するものである。
【0002】
【従来の技術】近年、LSIの高集積化の進展に伴っ
て、ダイナミックRAM(DRAM)も微細化した。し
かし、メモリセル・キャパシタの容量に寄与する部分の
面積(キャパシタ面積)をあまり小さくすると、容量が
小さくなり過ぎて、貯えられた電荷の検出が困難にな
る。そこで、単位面積当たりのキャパシタ面積を増加さ
せるため、シリンダ・スタック構造を有するメモリセル
が提案された。以下、シリンダ・スタック構造を有する
DRAMの従来の製造方法を、図8および図9を用いて
説明する。まず図8(A)に示すように、P形シリコン
基板1の表面に選択酸化法を用いて厚さ0.4μmのフ
ィールド酸化膜2を形成して、活性領域を区画する。次
に活性領域上にゲート酸化膜、ゲート電極、ソース3お
よびドレインを形成して、周知構造のメモリセル・トラ
ンジスタを形成する。なお、図8および図9にはゲート
酸化膜、ゲート電極およびドレインは記載せず、ソース
3のみ記載した。
【0003】次にBPSG膜4を1μm堆積し、続いて
その上にシリコン酸化膜5を0.2μm堆積する。ここ
にBPSGとはホウ素とリンを含んだシリケートガラス
のことである。この後リソグラフィ技術とエッチング技
術を用いて、BPSG膜4とシリコン酸化膜5にソース
3まで達する0.4μm角程度の接続孔6を形成する。
そしてシリコン酸化膜5の上にポリシリコン膜7aを
0.2μm堆積するとともに、接続孔6をこのポリシリ
コン膜7aで埋め込み、続いてその上にBPSG膜8を
0.4μm堆積する。次にリソグラフィ技術とエッチン
グ技術を用いてポリシリコン膜7aとBPSG膜8をパ
ターンニングし、ポリシリコン膜7aとBPSG膜8を
接続孔6の上方のみに残す。次いでポリシリコン膜10
aを0.2μm堆積する。図8(A)はこの状態を示し
ている。
【0004】次に図8(B)に示すように、ポリシリコ
ン膜10aを異方性エッチングして、ポリシリコン膜1
0aをポリシリコン膜7aおよびBPSG膜8の側面の
みに残存させ、サイドウォール10′を形成する。次に
図9(B)に示すように、BPSG膜8を除去した後、
ポリシリコン膜7aとサイドウォール10′にリンを拡
散して導電性を持たせ、キャパシタの下部電極を形成す
る。その後、その上にシリコン窒化膜を堆積するなどし
てキャパシタ絶縁膜を形成し、次いでキャパシタの対向
電極となる上部電極をポリシリコンで形成する(図示せ
ず)。
【0005】
【発明が解決しようとする課題】ところで、サイドウォ
ール10′を形成するためにポリシリコン膜10aを異
方性エッチングしても、シリコン酸化膜5上に残渣が存
在すると隣接するセル間のキャパシタがショートしてし
まう。このため、残渣が生じないようにエッチング時間
を長めに取る必要がある。エッチング時間には、通常、
エッチングの対象をちょうど除去するのに要する時間よ
り50%程度長い時間が設定される。なお、このエッチ
ング時間の増分の割合を、以後、オーバーエッチング率
と呼ぶ。
【0006】しかしながら図8(B)に示すように、B
PSG膜8の上のポリシリコン膜10aが除去される
と、ポリシリコン膜10aが基板上に占める面積比率が
小さくなることに起因するマイクロローディング効果に
よって、ポリシリコン膜10aのエッチングレートが増
す。例えば、初め0.005μm/秒程度であったエッ
チングレートが0.015μm/秒程度となる。この状
況下で膜厚0.2μmのポリシリコン膜10aに対して
50%のオーバーエッチング率を適用すると、図9
(A)に示すように、サイドウォール10′の高さはB
PSG膜8の高さより0.3μmも低くなる。サイドウ
ォール10′が低くなるとキャパシタ面積が小さくな
り、セル容量が低下する。
【0007】また、シリンダ・スタック形キャパシタを
用いると通常のスタック形キャパシタを用いた場合に比
べてセルサイズが大きくなる。図9(B)に示すよう
に、隣接するセル間のキャパシタ間隔をs、サイドウォ
ール幅をw、ポリシリコン膜7aの端から接続孔6まで
の幅をx、接続孔6の内径をyとすると、キャパシタ間
隔sおよび接続孔6の内径yはリソグラフィ技術の解像
限界によって決定され、また、幅xはリソグラフィ技術
の位置合わせの精度によって決定される。
【0008】このとき、シリンダ・スタック形キャパシ
タを有するセルの短辺長は s+2w+2x+y となる。これに対して、通常のスタック形キャパシタを
有するセルの短辺長はサイドウォールがないぶん短くな
り、 s+2x+y となる。例えば0.4μmのDRAMメモリセルの設計
ルールによれば、通常のスタック形セルの場合、キャパ
シタ間隔sおよび接続孔6の内径yは0.4μm、幅x
は0.2μmであるから、セル短辺長は1.2μmとな
る。
【0009】一方、シリンダ・スタック形セルの場合、
キャパシタ間隔sはサイドウォール幅wだけリソグラフ
ィ技術の解像限界値より小さくできる。しかし、隣接す
るセル間でショートが起きないように十分な距離をとる
必要があり、キャパシタ間隔sの下限は0.25μm程
度となる。またサイドウォール幅wに関しては、サイド
ウォール幅wをあまり小さくすると機械的強度不足のた
めにサイドウォール10′が倒れてしまうので、サイド
ウォール幅wの下限は0.15μm程度となる。幅xお
よび接続孔6の内径yの値は通常のスタック形セルと同
じであり、それぞれ0.2μm、0.4μmである。よ
ってセル短辺長は1.35μmとなり、通常のスタック
形セルの短辺長よりも長くなる。
【0010】つまり、シリンダ・スタック形セルは通常
のスタック形セルよりもキャパシタ間隔sを小さくでき
るものの、このキャパシタ間隔sの減少分に比べてサイ
ドウォール10′の付加による増加分2wの方が大きい
ため、結果的にシリンダ・スタック形セルの方が通常の
スタック形セルよりもセルサイズが大きくなる。本発明
は、以上の課題を解決するためになされたものである。
その目的は、シリンダ・スタック構造を有するメモリセ
ルの製造過程でのサイドウォールの高さの低下を抑えて
セル容量を増大させることができ、さらに、セルサイズ
を縮小して集積度を向上させることが可能な半導体装置
およびその製造方法を提供することにある。
【0011】
【課題を解決するための手段】このような目的を達成す
るために、本発明では第1の絶縁膜に接続孔を形成した
後、第1の絶縁膜の上に第1の導電膜を堆積するととも
に、接続孔を第1の導電膜で埋め込む。そして第1の導
電膜の上に第2の絶縁膜および第2の導電膜を順次堆積
する。このとき、第2の導電膜は第1の導電膜より厚く
する。次に第2の絶縁膜および第2の導電膜が接続孔の
上方のみに残るようにパターンニングし、次いで第3の
導電膜を堆積する。それから第3の導電膜を異方性エッ
チングすることにより、第3の導電膜を第2の絶縁膜お
よび第2の導電膜の側面にのみ残存させて、サイドウォ
ールを形成する。引き続き異方性エッチングを行ない、
隣接するセル間に位置する第1の導電膜をオーバーエッ
チングして完全に除去するとともに、第2の導電膜を除
去する。そして第2の絶縁膜を除去する。
【0012】このようにすると、第2の導電膜および隣
接するセル間に位置する第1の導電膜を除去する工程に
おいて、第2の導電膜は第1の導電膜よりも厚いので、
第1の導電膜をちょうど除去した時点では第2の導電膜
はまだ残っている。そのため第1の導電膜をオーバーエ
ッチングしても、第2の導電膜が除去されるまではマイ
クロローディング効果による第3の導電膜に対するエッ
チングレートの増速は起こらない。よって、隣接するセ
ル間に位置する導電膜1および導電膜3に対して従来と
同じオーバーエッチング率を適用しても、サイドウォー
ルの高さの低下は抑えられ、キャパシタ面積を広くする
ことができる。
【0013】なお、第1の導電膜を形成する材料とし
て、第2の導電膜を形成する材料より速いエッチングレ
ートを持つ材料を用いれば、第1の導電膜をちょうど除
去した時点での第2の導電膜の膜厚がそのぶん厚く残っ
ている。よって、エッチング時間が同じであれば、サイ
ドウォールの高さの低下量を変えることなく、第1の導
電膜に対するオーバーエッチング率を増やすことができ
る。さらに、第1の導電膜を形成する材料のエッチング
レートが第2の導電膜を形成する材料よりずっと速けれ
ば、第2の導電膜を第1の導電膜よりも薄く形成しても
よい。
【0014】また、従来技術ではサイドウォールが第1
の導電膜の側面に形成されるのに対して、本発明を用い
るとサイドウォール形成後に第1の導電膜のパターンニ
ングが行われるので、第1の導電膜の周縁部上に環状の
サイドウォールが形成され、しかも第1の導電膜の側面
とサイドウォールの外側面が概ね同一面をなす。このた
めメモリセル・キャパシタの短辺長をサイドウォール幅
の2倍だけ縮小することができ、セルサイズの縮小が実
現できる。
【0015】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について詳細に説明する。 (第1の実施の形態)図1および図2は本発明による半
導体装置の製造方法の各工程における断面図であり、こ
れを用いて本発明の第1の実施の形態を説明する。まず
図1(A)に示すように、P形シリコン基板1の表面に
選択酸化法を用いて厚さ0.4μmのフィールド酸化膜
2を形成して、活性領域を区画する。次に活性領域上に
ゲート酸化膜、ゲート電極、ソース3およびドレインを
形成して、周知構造のメモリセル・トランジスタを形成
する。なお、図1および図2にはゲート酸化膜、ゲート
電極およびドレインは記載せず、ソース3のみ記載し
た。図4〜図7についても同じである。
【0016】次にBPSG膜4を1μm堆積し、続いて
その上にシリコン酸化膜5を0.2μm堆積して、絶縁
膜の二層構造を形成する。この後リソグラフィ技術とエ
ッチング技術を用いて、BPSG膜4とシリコン酸化膜
5にソース3まで達する0.4μm角程度の接続孔6を
形成する。次にシリコン酸化膜5の上にポリシリコン膜
7aを0.2μm堆積するとともに、接続孔6をこのポ
リシリコン膜7aで埋め込む。そしてその上にBPSG
膜8を0.4μmを堆積し、続いてポリシリコン膜9a
を0.35μm堆積する。次にリソグラフィ技術とエッ
チング技術を用いてBPSG膜8とポリシリコン膜9a
をパターンニングし、BPSG膜8とポリシリコン膜9
aを接続孔6の上方のみに残す。なお、このときポリシ
リコン膜7aはパターンニングしない。この後、ポリシ
リコン膜10aを0.2μm堆積する。図1(A)はこ
の状態を示している。
【0017】次に図1(B)に示すように、ポリシリコ
ン膜10aを異方性エッチングして、ポリシリコン膜1
0aをBPSG膜8およびポリシリコン膜9aの側面の
みに残存させる。このまま異方性エッチングを続けてポ
リシリコン膜9aを除去してサイドウォール10′を形
成するとともに、隣接するセル間のキャパシタがショー
トしないように、それらの間に位置するポリシリコン膜
7aを完全に除去する。このとき、ポリシリコン膜7a
の側面とサイドウォール10′の外側面は概ね同一面を
なしている。次に図2(B)に示すように、BPSG膜
8を除去した後、ポリシリコン膜7aとサイドウォール
10′にリンを拡散して導電性を持たせ、キャパシタの
下部電極を形成する。
【0018】その後、その上にシリコン窒化膜を堆積す
るなどしてキャパシタ絶縁膜を形成し、次いでキャパシ
タの対向電極となる上部電極をポリシリコンで形成する
(図示せず)。さて、本発明を従来と同じような条件の
下で実施した場合に、サイドウォール10′の高さがど
れだけ低下するかを求める。図1(A)において、隣接
するキャパシタ間に位置するポリシリコン膜7aおよび
ポリシリコン膜10aからなる厚さ0.4μmの二層膜
に対して、50%のオーバーエッチング率を適用する。
ポリシリコン膜7aおよびポリシリコン膜10aに対す
る当初のエッチングレートは0.005μm/秒である
から、オーバーエッチング時間は40秒となる。
【0019】しかし、ポリシリコン膜7aがちょうど除
去された時点では、図2(A)に示すように、ポリシリ
コン膜9aはまだ0.15(=0.35−0.2)μmだ
け残っているので、ポリシリコン膜9aが除去されるま
での30秒間はエッチングレートの増速は起こらない。
ポリシリコン膜9aが除去されるとエッチングレートは
0.015μm/秒に変化するが、さらに10秒間オー
バーエッチングしてもサイドウォール10′の高さの低
下は0.15μmである。従来技術ではサイドウォール
10′の高さの低下は0.3μmであったから、本発明
を用いることでサイドウォール10′の低下を0.15
μm抑制することができる。
【0020】次に、サイドウォール10′の高さがセル
容量に及ぼす影響をキャパシタ面積を計算することによ
って見積もる。キャパシタ下部電極の形状および寸法
を、その断面図が図3(A)、その平面図が図3(B)
に示すように近似する。容量に寄与する部分は、サイド
ウォール10′の内側面、外側面、上面、および、ポリ
シリコン膜7aの上面の露出部分である。サイドウォー
ル10′の高さをdμmとすると、内側面の面積は
(4.4d)μm2 、外側面の面積は(6d+1.2)
μm2 となる。また、サイドウォール10′の上面の面
積とポリシリコン膜7aの上面の露出部分の面積の合計
は2μm2 であるから、以上をたし合わせるとキャパシ
タ面積は(10.4d+3.2)μm2 となる。
【0021】BPSG膜8を0.4μmとした場合、従
来の技術ではサイドウォール10′の高さは0.3μm
低下するので、dは0.1であり、キャパシタ面積は
4.24μm2 となる。一方、本発明ではサイドウォー
ル10′の高さの低下は0.15μmに抑えられるの
で、dは0.25であり、キャパシタ面積は5.8μm
2となる。よって、本発明を用いるとキャパシタ面積が
従来の1.37倍になり、セル容量もそのぶん増加す
る。
【0022】次に、セルの短辺長を求める。ポリシリコ
ン膜7aのパターンニングはサイドウォール10′形成
後になされるので、図2(B)に示すようにポリシリコ
ン膜7aの周縁部上に環状のサイドウォール10′が形
成され、しかもポリシリコン膜7aの側面とサイドウォ
ール10′の外側面は概ね同一面をなす。つまりサイド
ウォール幅wは幅xに含まれることになって、従来より
セルの短辺長をサイドウォール幅wの2倍の長さだけ縮
小できるので、短辺長は s+2x+y で表される。0.4μmのDRAMメモリセルの設計ル
ールによれば、従来技術を用いた場合と同様にキャパシ
タ間隔sは0.25μm、幅xは0.2μm、接続孔6
の内径yは0.4μmであるから、セルの短辺長は1.
05μmとなる。したがって本発明を用いれば、従来技
術によって製造されたシリンダ・スタック形セルはもと
より、通常のスタック形セルよりもセルサイズを小さく
することができる。
【0023】(第2の実施の形態)図4および図5は本
発明による半導体装置の製造方法の各工程における断面
図であり、これを用いて本発明の第2の実施の形態を説
明する。接続孔6を形成するまでの工程は第1の実施の
形態と同じであるから、ここではその説明を省略する。
図4(A)に示すように、接続孔6を形成した後、シリ
コン酸化膜5の上にリンの濃度が1×1020cm-3のポ
リシリコン膜7a′を0.2μm堆積するとともに、接
続孔6をこのポリシリコン膜7a′で埋め込む。そして
その上にBPSG膜8を0.4μmを堆積し、続いてリ
ンを含まないポリシリコン膜9aを0.35μm堆積す
る。次にリソグラフィ技術とエッチング技術を用いてB
PSG膜8とポリシリコン膜9aをパターンニングし、
BPSG膜8とポリシリコン膜9aを接続孔6の上方の
みに残す。なお、このときポリシリコン膜7a′はパタ
ーンニングしない。この後、リンを含まないポリシリコ
ン膜10aを0.2μm堆積する。図4(A)はこの状
態を示している。
【0024】次にポリシリコン膜10aを異方性エッチ
ングして、ポリシリコン膜10aをBPSG膜8および
ポリシリコン膜9aの側面のみに残存させる。このまま
異方性エッチングを続けてポリシリコン膜9aを除去し
てサイドウォール10′を形成するとともに、隣接する
セル間のキャパシタがショートしないように、それらの
間に位置するポリシリコン膜7a′を完全に除去する。
このとき、ポリシリコン膜7a′の側面とサイドウォー
ル10′の外側面は概ね同一面をなしている。次に図5
に示すように、BPSG膜8を除去した後、サイドウォ
ール10′にリンを拡散して導電性を持たせ、キャパシ
タの下部電極を形成する。その後、その上にシリコン窒
化膜を堆積するなどしてキャパシタ絶縁膜を形成し、次
いでキャパシタの対向電極となる上部電極をポリシリコ
ンで形成する(図示せず)。
【0025】ところで、ポリシリコン膜にリンをドープ
すると、ポリシリコン膜にリンをドープしない場合に比
べて、エッチングレートが20%程度増える。したがっ
て隣接するキャパシタ間に位置するポリシリコン膜7
a′およびポリシリコン膜10aをエッチングする工程
において、図4(B)に示すように、ポリシリコン膜7
a′をちょうど除去した時点でのポリシリコン膜9aの
膜厚が第1の実施の形態のときより厚くなる。よって、
第1の実施の形態と同じエッチング時間を適用すれば、
サイドウォール10′の高さの低下量を変えることな
く、オーバーエッチング率を増やすことができる。これ
によって隣接するセル間においてポリシリコン膜の残渣
によるショートが更に起きにくくなる。
【0026】(第3の実施の形態)図6および図7は本
発明による半導体装置の製造方法の各工程における断面
図であり、これを用いて本発明の第3の実施の形態を説
明する。接続孔6を形成するまでの工程は第1の実施の
形態と同じであるから、ここではその説明を省略する。
図6(A)に示すように、接続孔6を形成した後、シリ
コン酸化膜5の上にチタン窒化膜7bを0.2μm堆積
するとともに、接続孔6をこのチタン窒化膜7bで埋め
込む。そしてその上にBPSG膜8を0.4μmを堆積
し、続いてタングステン膜9bを0.05μm堆積す
る。次にリソグラフィ技術とエッチング技術を用いてB
PSG膜8とタングステン膜9bをパターンニングし、
BPSG膜8とタングステン膜9bを接続孔6の上方の
みに残す。なお、このときチタン窒化膜7bはパターン
ニングしない。この後、タングステン膜10bを0.2
μm堆積する。図6(A)はこの状態を示している。
【0027】次にタングステン膜10bを異方性エッチ
ングして、タングステン膜10bをBPSG膜8および
タングステン膜9bの側面のみに残存させる。このまま
異方性エッチングを続けて、図6(B)に示すように、
タングステン膜9bを除去してサイドウォール10′を
形成するとともに、隣接するセル間に位置するタングス
テン膜10bを完全に除去する。なお、ここでの異方性
エッチングとしては、例えばフッ素系エッチングガスに
よるリアクティブ・イオン・エッチング(RIE)など
が適当である。
【0028】次に異方性エッチングにより、隣接するセ
ル間のキャパシタがショートしないように、それらの間
に位置するチタン窒化膜7bを完全に除去する。ここで
は異方性エッチングとして塩素系エッチングガスによる
RIEを用いると、タングステン膜10bのエッチング
レートはチタン窒化膜7bのエッチングレートの200
分の1程度であるため、チタン窒化膜7bをオーバーエ
ッチングしてもサイドウォール10′の高さの低下を防
止することができる。なお、このときチタン窒化膜7b
の側面とサイドウォール10′の外側面は概ね同一面を
なしている。
【0029】次に図7に示すように、BPSG膜8を除
去してキャパシタの下部電極を形成する。その後、その
上にシリコン窒化膜を堆積するなどしてキャパシタ絶縁
膜を形成し、次いでキャパシタの対向電極となる上部電
極をポリシリコンで形成する(図示せず)。なお、第1
〜第3の実施の形態において、各膜はCVD法によって
形成される。また、BPSG膜の代わりにホウ素または
リンのどちらか一方を含んだシリケートガラス膜を用い
てもよい。
【0030】
【発明の効果】以上説明したように本発明によれば、サ
イドウォールの高さの低下を抑えることができるので、
キャパシタ面積が広くなり、セル容量が増大する。さら
にセルサイズを縮小することができるので、集積度を上
げることが可能となる。
【図面の簡単な説明】
【図1】 本発明による半導体装置の製造方法の第1の
実施の形態における各製造工程の断面図である。
【図2】 図1に引き続く工程の断面図である。
【図3】 キャパシタ面積の見積りをするためのシリン
ダ・スタック形キャパシタの断面図および平面図であ
る。
【図4】 本発明による半導体装置の製造方法の第2の
実施の形態における製造工程の断面図である。
【図5】 図4に引き続く工程の断面図である。
【図6】 本発明による半導体装置の製造方法の第3の
実施の形態における製造工程の断面図である。
【図7】 図6に引き続く工程の断面図である。
【図8】 従来の半導体装置の製造方法における各製造
工程の断面図である。
【図9】 図8に引き続く工程の断面図である。
【符号の説明】
1…P形シリコン基板、2…フィールド酸化膜、3…ソ
ース、4、8…BPSG膜、5…シリコン酸化膜、6…
接続孔、7a、9a、10a…ポリシリコン膜、7a′
…リンを含むポリシリコン膜、7b…チタン窒化膜、9
b、10b…タングステン膜、10′…サイドウォー
ル、s…隣接するセル間のキャパシタ間隔、w…サイド
ウォール幅、x…ポリシリコン膜7aの端から接続孔6
までの幅、y…接続孔6の内径。

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上の絶縁膜に接続孔が開口さ
    れ、第1の導電膜が前記接続孔の内部全体および前記絶
    縁膜上の前記接続孔周辺に形成され、前記絶縁膜上に形
    成された前記第1の導電膜の周縁部上に環状の第2の導
    電膜が形成され、しかも前記第1の導電膜の側面と前記
    第2の導電膜の外側面が概ね同一面をなすことを特徴と
    する半導体装置。
  2. 【請求項2】 半導体基板の上に第1の絶縁膜を堆積す
    る工程と、 前記第1の絶縁膜に接続孔を形成する工程と、 前記第1の絶縁膜の上に第1の導電膜を堆積するととも
    に、前記接続孔を前記第1の導電膜で埋め込む工程と、 前記第1の導電膜の上に第2の絶縁膜を堆積する工程
    と、 前記第2の絶縁膜の上に前記第1の導電膜の膜厚より厚
    く第2の導電膜を堆積する工程と、 前記第2の絶縁膜および前記第2の導電膜が前記接続孔
    の上方に残るようにパターンニングする工程と、 前記第1の導電膜および前記第2の絶縁膜および前記第
    2の導電膜の露出部分に第3の導電膜を堆積する工程
    と、 前記第3の導電膜を異方性エッチングすることにより、
    前記第3の導電膜を前記第2の絶縁膜および前記第2の
    導電膜の側面にのみ残存させる工程と、 前記第1の導電膜の露出部分および前記第2の導電膜を
    異方性エッチングすることにより、前記第1の絶縁膜の
    表面を露出させるとともに、前記第2の導電膜を除去す
    る工程と、 前記第2の絶縁膜を除去する工程とを有することを特徴
    とする半導体装置の製造方法。
  3. 【請求項3】 請求項2において、第1の導電膜を不純
    物を含んだポリシリコンで形成し、第2の導電膜および
    第3の導電膜をポリシリコンで形成することを特徴とす
    る半導体装置の製造方法。
  4. 【請求項4】 半導体基板の上に第1の絶縁膜を堆積す
    る工程と、 前記第1の絶縁膜に接続孔を形成する工程と、 前記第1の絶縁膜の上に第1の導電材料からなる第1の
    導電膜を堆積するとともに、前記接続孔を前記第1の導
    電膜で埋め込む工程と、 前記第1の導電膜の上に第2の絶縁膜を堆積する工程
    と、 前記第2の絶縁膜の上に、前記第1の導電材料よりエッ
    チングレートが遅い第2の導電材料からなる第2の導電
    膜を堆積する工程と、 前記第2の絶縁膜および前記第2の導電膜が前記接続孔
    の上方のみに残るようにパターンニングする工程と、 前記第1の導電膜および前記第2の絶縁膜および前記第
    2の導電膜の露出部分に、前記第2の導電材料と同程度
    のエッチングレートを有する第3の導電材料からなる第
    3の導電膜を堆積する工程と、 前記第3の導電膜を異方性エッチングすることにより、
    前記第3の導電膜を前記第2の絶縁膜および前記第2の
    導電膜の側面にのみ残存させる工程と、 前記第2の導電膜を異方性エッチングすることにより、
    前記第2の導電膜を除去する工程と、 前記第1の導電膜の露出部分を異方性エッチングするこ
    とにより、前記第1の絶縁膜の表面を露出させる工程
    と、 前記第2の絶縁膜を除去する工程とを有することを特徴
    とする半導体装置の製造方法。
  5. 【請求項5】 請求項4において、第2の導電材料のエ
    ッチングレートが第1の導電材料のエッチングレートの
    10分の1以下であることを特徴とする半導体装置の製
    造方法。
  6. 【請求項6】 請求項5において、第1の導電材料をチ
    タン窒化物とし、第2の導電材料および第3の導電材料
    をタングステンとすることを特徴とする半導体装置の製
    造方法。
JP8162867A 1996-06-24 1996-06-24 半導体装置の製造方法 Expired - Fee Related JP2828038B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP8162867A JP2828038B2 (ja) 1996-06-24 1996-06-24 半導体装置の製造方法
US08/880,989 US6057190A (en) 1996-06-24 1997-06-23 Method of manufacturing semiconductor device
KR1019970026695A KR100275637B1 (ko) 1996-06-24 1997-06-24 반도체 디바이스 및 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8162867A JP2828038B2 (ja) 1996-06-24 1996-06-24 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH1012840A true JPH1012840A (ja) 1998-01-16
JP2828038B2 JP2828038B2 (ja) 1998-11-25

Family

ID=15762777

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8162867A Expired - Fee Related JP2828038B2 (ja) 1996-06-24 1996-06-24 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US6057190A (ja)
JP (1) JP2828038B2 (ja)
KR (1) KR100275637B1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100456699B1 (ko) * 2002-10-04 2004-11-10 삼성전자주식회사 하부 막질에 대한 하부 전극의 접촉 구조 및 그 형성 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6248062A (ja) * 1985-08-28 1987-03-02 Sony Corp メモリセル
JPH04266060A (ja) * 1991-02-20 1992-09-22 Mitsubishi Electric Corp 半導体装置
KR950007104A (ko) * 1993-08-16 1995-03-21 김주용 반도체 소자의 실린더형 캐패시터 제조 방법
JP2555965B2 (ja) * 1993-12-13 1996-11-20 日本電気株式会社 半導体装置の製造方法
KR0171098B1 (ko) * 1995-12-19 1999-02-01 문정환 캐패시터 제조방법

Also Published As

Publication number Publication date
KR100275637B1 (ko) 2000-12-15
JP2828038B2 (ja) 1998-11-25
KR980005850A (ko) 1998-03-30
US6057190A (en) 2000-05-02

Similar Documents

Publication Publication Date Title
JP3501297B2 (ja) 半導体メモリ装置の製造方法
US7595236B2 (en) Method for production of semiconductor device having a hole extending through a first insulating film, a second insulating film and a third insulating film
US20050048734A1 (en) Permeable capacitor electrode
JPH10321814A (ja) Dramセルキャパシタ電極用の平坦化技法
JP2004111624A (ja) 半導体装置
JP3640763B2 (ja) 半導体メモリ素子のキャパシタの製造方法
JPH11345944A (ja) Dramセルキャパシタ及びその製造方法
JP3999403B2 (ja) Dramセルキャパシタの製造方法
US6291850B1 (en) Structure of cylindrical capacitor electrode with layer of hemispherical grain silicon
US6607954B2 (en) Methods of fabricating cylinder-type capacitors for semiconductor devices using a hard mask and a mold layer
US5688726A (en) Method for fabricating capacitors of semiconductor device having cylindrical storage electrodes
JP2770789B2 (ja) 半導体記憶装置の製造方法
JP2001015697A (ja) 半導体装置及びその製造方法
US7573116B2 (en) Etch aided by electrically shorting upper and lower sidewall portions during the formation of a semiconductor device
US6136716A (en) Method for manufacturing a self-aligned stacked storage node DRAM cell
JP4067959B2 (ja) 電荷貯蔵電極の形成方法
JP2828038B2 (ja) 半導体装置の製造方法
JPH10242417A (ja) 半導体装置及びその製造方法
JP2007173470A (ja) 半導体記憶装置の製造方法
JP3120462B2 (ja) 半導体集積回路装置及びその製造方法
JPH11330400A (ja) ダイナミックramセルキャパシタの製造方法
JPS6342164A (ja) 半導体集積回路装置の製造方法
JP2841057B2 (ja) Dramセルのキャパシタ製造方法
JP3171242B2 (ja) 半導体装置およびその製造方法
JP3166750B2 (ja) 半導体装置の製造方法及び半導体装置

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080918

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080918

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090918

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090918

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100918

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110918

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120918

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130918

Year of fee payment: 15

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees