JPH10111806A - Program staritng system - Google Patents
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- JPH10111806A JPH10111806A JP28296296A JP28296296A JPH10111806A JP H10111806 A JPH10111806 A JP H10111806A JP 28296296 A JP28296296 A JP 28296296A JP 28296296 A JP28296296 A JP 28296296A JP H10111806 A JPH10111806 A JP H10111806A
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- program
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、コンピュータ等情
報処理装置におけるプログラム起動方式に関し、特にＣ
ＰＵ制御のためのプログラムのＤＭＡ（ダイレクトメモ
リアクセス）メモリ転送システムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a program starting method in an information processing apparatus such as a computer, and more particularly to a program starting method.
The present invention relates to a DMA (Direct Memory Access) memory transfer system for a program for PU control.
【０００２】[0002]
【従来の技術】この種の従来のプログラム起動方式は、
例えばフラッシュメモリ（一括消去型の電気的に消去及
び書き換え可能な読み出し専用メモリ）等の記憶手段に
格納されているメインプログラムを、メインプログラム
実行用の記憶手段であるＲＡＭ（ランダムアクセスメモ
リ）等に転送する際、ＣＰＵ（中央演算処理装置）が、
メインプログラムを実行開始するまでの時間を短くする
ことを目的として用いられている。2. Description of the Related Art The conventional program starting method of this kind is as follows.
For example, a main program stored in a storage unit such as a flash memory (batch erase type electrically erasable and rewritable read-only memory) is stored in a RAM (random access memory) as a storage unit for executing the main program. When transferring, the CPU (Central Processing Unit)
It is used for the purpose of shortening the time until the start of execution of the main program.
【０００３】例えば、特開昭６２−２１６０６４号公報
には、制御部に格納されているメインプログラムを従制
御部の記憶手段に転送し初期化処理を終了するまでの時
間を最短とするプログラム転送方式が提案されている。For example, Japanese Patent Application Laid-Open No. 62-216064 discloses a program transfer method in which a main program stored in a control unit is transferred to a storage means of a slave control unit to minimize the time required for completing an initialization process. A scheme has been proposed.
【０００４】図６は、従来技術の構成の一例を説明する
ブロック図であり、図７は従来方式の動作状況を説明す
るための図である。FIG. 6 is a block diagram for explaining an example of the configuration of the prior art, and FIG. 7 is a diagram for explaining the operation state of the conventional system.
【０００５】図６を参照すると、メインプログラム実行
用記憶手段６２は、メインプログラムがロードされて実
行されるメモリであり、メインプログラム格納用記憶手
段６３はメインプログラムが格納されている記憶手段で
ある。また、ＩＰＬ格納用記憶手段４は、「ＩＰＬ（イ
ニシャルプログラムローダ）」と呼ばれる初期化プログ
ラムを格納している記憶手段であり、ＤＭＡＣ５はＤＭ
Ａコントローラである。メインプログラム実行用記憶手
段６２、メインプログラム格納用記憶手段６３、ＩＰＬ
格納用記憶手段６４、ＤＭＡＣ６５は、ＣＰＵ６１は、
全て、制御用信号６８、アドレスバス６９、データバス
７０を介して接続されている。Referring to FIG. 6, a main program execution storage means 62 is a memory in which the main program is loaded and executed, and a main program storage storage means 63 is a storage means in which the main program is stored. . The IPL storage means 4 is a storage means for storing an initialization program called “IPL (initial program loader)”, and the DMAC 5 is a DMC.
A controller. Main program execution storage means 62, main program storage storage means 63, IPL
The storage means 64 for storage, the DMAC 65,
All are connected via a control signal 68, an address bus 69, and a data bus 70.
【０００６】次に図６を参照して、この従来方式の動作
を説明する。Next, the operation of the conventional system will be described with reference to FIG.
【０００７】まず初期化処理として、ＩＰＬ格納用記憶
手段６４に格納されているＩＰＬが実行される。First, as initialization processing, the IPL stored in the IPL storage means 64 is executed.
【０００８】次に、メインプログラム格納用記憶手段６
３に格納されているメインプログラムが、ＤＭＡＣ６５
により、メインプログラム実行用記憶手段６２にＤＭＡ
転送される。Next, storage means 6 for storing the main program
3 is a DMAC 65
As a result, the DMA is stored in the main program execution storage means 62.
Will be transferred.
【０００９】メインプログラム実行用記憶手段６２への
メインプログラム転送終了後、ＣＰＵ６１は、メインプ
ログラムの実行を開始する。After the transfer of the main program to the main program execution storage means 62, the CPU 61 starts executing the main program.
【００１０】図７は、従来の方式における動作状況を示
している。図中、ハッチングを施した部分は、ＣＰＵ６
１、ＤＭＡＣ６５、ＩＰＬが、それぞれバスを占有して
いる時間を示している。FIG. 7 shows an operation state in the conventional system. In the figure, the hatched portion indicates the CPU 6
1, the DMAC 65 and the IPL each indicate the time during which the bus is occupied.
【００１１】図７には、ＩＰＬが起動されＩＰＬ処理実
行完了後、ＤＭＡＣ６５がバスを占有し、メインプログ
ラム実行用記憶手段２へのメインプログラム転送を行
い、最後に、ＣＰＵ１がメインプログラムを実行開始す
るという様子が時系列的に示されている。In FIG. 7, after the IPL is activated and the IPL processing is completed, the DMAC 65 occupies the bus, transfers the main program to the main program execution storage means 2, and finally, the CPU 1 starts executing the main program. Are shown in chronological order.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、図７か
らも明らかなように、上記従来の方式では、〈ＩＰＬ実
行〉−〈メインプログラムの転送〉−〈メインプログラ
ムの実行〉と、その処理動作がシーケンシャルな動作と
されており、その処理時間は大きなものとなっている。However, as is apparent from FIG. 7, in the above-mentioned conventional method, <IPL execution>-<main program transfer>-<main program execution> It is a sequential operation, and the processing time is long.
【００１３】このため、上記従来の方式においては、メ
インプログラムの容量が大きくなればなるほど、メイン
プログラム転送の時間が増大し、メインプログラムの実
行開始までの時間が遅くなる、という問題点を有してい
る。For this reason, the conventional method has a problem that as the capacity of the main program increases, the time required for transferring the main program increases, and the time until the start of execution of the main program is delayed. ing.
【００１４】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、情報処理装置に
おいて、ＩＰＬ初期化処理終了後、メインプログラム実
行開始までの時間を短くするプログラム起動方式を提供
することにある。SUMMARY OF THE INVENTION Accordingly, the present invention has been made in view of the above-mentioned problems, and has as its object to provide an information processing apparatus with a program start-up program for shortening the time from the end of IPL initialization processing to the start of main program execution. It is to provide a method.
【００１５】[0015]
【課題を解決するための手段】前記目的を達成するた
め、本発明のプログラム起動方式は、プログラム起動時
のＩＰＬ処理後にメインプログラムを転送するシステム
において、ＣＰＵが既に転送されたメインプログラムの
解読・実行処理を行っている間のバス空き時間を利用し
て、ＤＭＡ転送する、ように構成されてなるものであ
る。In order to achieve the above object, a program starting method according to the present invention is a system for transferring a main program after an IPL process at the time of starting the program. The DMA transfer is performed by utilizing the bus idle time during the execution process.
【００１６】また本発明においては、前記メインプログ
ラム転送時に、ＣＰＵの実行処理が未転送のメインプロ
グラムを処理しないように、ＤＭＡ転送の動作クロック
とは独立に、ＣＰＵの動作クロックを調整するための、
ＣＰＵ動作クロック供給手段を備えたことを特徴とす
る。Further, in the present invention, in order to adjust the operation clock of the CPU independently of the operation clock of the DMA transfer, the execution process of the CPU does not process the untransferred main program at the time of the main program transfer. ,
It is characterized by comprising CPU operation clock supply means.
【００１７】本発明の概要を以下に説明する。本発明に
係るプログラム転送方式においては、ＩＰＬ格納記憶手
段（図１の４）に格納されているＩＰＬの実行完了後、
メインプログラムの一部をメインプログラム格納用記憶
手段（図１の３）からメインプログラム実行記憶手段
（図１の２）へＤＭＡ転送するための制御手段（図１の
５）を備え、ＣＰＵ（図１の１）が既に転送されたメイ
ンプログラムの一部についてその解読／実行処理等を行
っている間のＣＰＵがバスを使用しない時間を利用し
て、未転送のメインプログラムの一部を、順次ＤＭＡ転
送していくものである。The outline of the present invention will be described below. In the program transfer method according to the present invention, after the execution of the IPL stored in the IPL storage means (4 in FIG. 1) is completed,
A control means (5 in FIG. 1) for DMA-transferring a part of the main program from the main program storage means (3 in FIG. 1) to the main program execution storage means (2 in FIG. 1) is provided. During the time when the CPU 1 does not use the bus while performing the decoding / execution processing for the part of the main program already transferred, the part of the main program which has not been transferred is sequentially transferred. DMA transfer is performed.
【００１８】本発明によれば、プログラム起動におい
て、ＩＰＬ処理実行完了後、メインプログラム格納用記
憶手段からメインプログラム実行用記憶手段へメインプ
ログラムの一部が転送された時点から直ちにメインプロ
グラムの実行開始を行うことにより、ＩＰＬ処理終了後
メインプログラム実行開始までの時間を短縮することが
できる。According to the present invention, in starting the program, the execution of the main program is started immediately after a part of the main program is transferred from the storage means for storing the main program to the storage means for executing the main program after the execution of the IPL processing is completed. , The time from the end of the IPL processing to the start of the execution of the main program can be shortened.
【００１９】また、本発明によれば、ＣＰＵ動作クロッ
ク供給手段を備え、ＣＰＵが未転送のメインプログラム
を実行しないように、ＣＰＵの動作クロックを調整する
ことを可能としている。Further, according to the present invention, a CPU operating clock supply means is provided, and the operating clock of the CPU can be adjusted so that the CPU does not execute the untransferred main program.
【００２０】[0020]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。Next, embodiments of the present invention will be described in detail with reference to the drawings.
【００２１】図１は、本発明の実施の形態の構成の一例
を示ブロック図である。図１を参照すると、この実施の
形態においては、ＣＰＵ１、メインプログラム実行用記
憶手段２、メインプログラム格納用記憶手段３、ＩＰＬ
格納用記憶手段４、及びＤＭＡコントローラＤＭＡＣ５
を備え、これらは、全て、制御用信号８、アドレスバス
９、データバス１０を介して接続されており、ＤＭＡＣ
５はＣＰＵ１からの命令により、メインプログラム格納
用記憶手段３からメインプログラム実行用記憶手段２に
対してメインプログラムをＤＭＡ転送する。また、ＣＰ
Ｕ１は、途中まで、メインプログラム実行用記憶手段２
にＤＭＡ転送されたメインプログラムをメインプログラ
ム実行用記憶手段２より読み出し解読・実行を行い、そ
の間に、ＤＭＡＣ５は未転送のメインプログラムをメイ
ンプログラム実行用記憶手段２へＤＭＡ転送する。FIG. 1 is a block diagram showing an example of the configuration of the embodiment of the present invention. Referring to FIG. 1, in this embodiment, a CPU 1, a main program execution storage unit 2, a main program storage storage unit 3, an IPL
Storage means 4 for storage and DMA controller DMAC5
Which are all connected via a control signal 8, an address bus 9, and a data bus 10, and
5 transfers the main program by DMA from the main program storage means 3 to the main program execution storage means 2 in response to an instruction from the CPU 1. Also, CP
U1 is the main program execution storage means 2
The DMAC 5 reads the main program DMA-transferred from the main program execution storage means 2 and decodes and executes the main program. In the meantime, the DMAC 5 DMA-transfers the untransferred main program to the main program execution storage means 2.
【００２２】次に、図１を参照して、この実施の形態の
動作について説明する。Next, the operation of this embodiment will be described with reference to FIG.
【００２３】まず、ＩＰＬ格納用記憶手段４に格納され
ている初期化プログラムであるＩＰＬが実行される。First, an IPL which is an initialization program stored in the IPL storage means 4 is executed.
【００２４】次に、メインプログラム格納用記憶手段３
に格納されているメインプログラムの一部であるコマン
ド列が、メインプログラム実行用のメインプログラム実
行用記憶手段２にＤＭＡＣ５を介してＤＭＡ転送され
る。Next, the storage means 3 for storing the main program
Is transmitted by DMA through the DMAC 5 to the main program execution storage means 2 for executing the main program.
【００２５】ＣＰＵ１は、メインプログラム実行用記憶
手段２に転送されたメインプログラムの解読及び実行等
の処理を行い、この時に生じるバス空き時間を利用し
て、ＤＭＡＣ５は、まだメインプログラム実行用記憶手
段２への転送が終了していないメインプログラムの転送
を行う。The CPU 1 carries out processing such as decoding and execution of the main program transferred to the main program execution storage means 2, and utilizing the bus idle time generated at this time, the DMAC 5 still executes the main program execution storage means. The transfer of the main program whose transfer to 2 has not been completed is performed.
【００２６】この後ＣＰＵ１は、次のコマンドの解読及
び実行の処理を続け、この間のバスの空き時間に、ＤＭ
ＡＣ５は未転送メインプログラムの転送を行う。Thereafter, the CPU 1 continues to decode and execute the next command.
AC5 transfers an untransferred main program.
【００２７】メインプログラムのメインプログラム格納
用記憶手段３からメインプログラム実行用記憶手段２へ
の転送が終了すると、メインプログラムのＤＭＡ転送は
終了し、ＣＰＵ１はそのままメインプログラムの実行を
続ける。When the transfer of the main program from the storage means 3 for storing the main program to the storage means 2 for executing the main program ends, the DMA transfer of the main program ends, and the CPU 1 continues to execute the main program.
【００２８】図２（Ａ）は、この実施の形態の動作を説
明するための図であり、図２（Ｂ）は比較例として上記
した従来の方式の動作を説明するための図である。FIG. 2A is a diagram for explaining the operation of this embodiment, and FIG. 2B is a diagram for explaining the operation of the above-described conventional system as a comparative example.
【００２９】図２（Ａ）を参照すると、まず最初に起動
されるＩＰＬによりバスが占有され、その後、最初のメ
インプログラムの一部であるコマンド列を転送するため
に、ＤＭＡＣ５がバスを占有している。Referring to FIG. 2A, first, the bus is occupied by the IPL activated first, and then the DMAC 5 occupies the bus in order to transfer a command string which is a part of the first main program. ing.
【００３０】次にＣＰＵ１が、メインプログラム実行用
記憶手段２に転送済みのメインプログラムを読み込むた
めにバスを占有し、その後読み込んだメインプログラム
の解読及び実行処理中のバスを使用していない時間に、
再びＤＭＡＣがＤＭＡ転送によりバスを占有している動
作を繰り返している。Next, the CPU 1 occupies the bus in order to read the transferred main program into the main program execution storage means 2, and then reads the read main program and decodes and executes the bus while the bus is not being used. ,
The operation in which the DMAC occupies the bus again by the DMA transfer is repeated.
【００３１】メインプログラム転送終了後のバスは主に
ＣＰＵ１が占有するが、必要に応じてバスの占有者は変
化していく。After the main program transfer is completed, the bus is mainly occupied by the CPU 1, but the occupant of the bus changes as necessary.
【００３２】これに対して図２（Ｂ）に示すように、従
来方式では、ＩＰＬ、メインプログラム転送、メインプ
ログラム実行は時間的にシーケンシャルな処理とされて
おり、図２（Ａ）に示したこの実施の形態は、図２
（Ｂ）に示した従来方式と比べて、メインプログラム実
行開始までの時間が大幅に短縮されていることが判る。On the other hand, as shown in FIG. 2B, in the conventional method, the IPL, main program transfer, and main program execution are time-sequential processes. This embodiment is shown in FIG.
It can be seen that the time until the start of the execution of the main program is significantly reduced as compared with the conventional method shown in FIG.
【００３３】上記した本発明の実施の形態の具体例を例
示する実施例を図３に示す。図３を参照して、この実施
例では、メインプログラム実行用にＲＡＭ（ランダムア
クセスメモリ）２を使用し、メインプログラム格納用と
してＲＯＭ（読み出し専用メモリ）３、及びＩＰＬ格納
用としてＲＯＭ（読み出し専用メモリ）４を使用してい
る。FIG. 3 shows an example illustrating a specific example of the above-described embodiment of the present invention. Referring to FIG. 3, in this embodiment, a RAM (random access memory) 2 is used for executing a main program, a ROM (read only memory) 3 for storing a main program, and a ROM (read only memory) for storing an IPL. Memory) 4.
【００３４】次に本発明の第２の実施の形態について図
面を参照して説明する。図４は、本発明の第２の実施の
形態の構成を示す図である。Next, a second embodiment of the present invention will be described with reference to the drawings. FIG. 4 is a diagram showing a configuration of the second exemplary embodiment of the present invention.
【００３５】図４を参照すると、この実施の形態におい
ては、ＣＰＵ１にＣＰＵ動作クロック供給回路６が接続
され、またＤＭＡＣ５にはＤＭＡ転送クロック供給回路
７が接続されている。Referring to FIG. 4, in this embodiment, a CPU operation clock supply circuit 6 is connected to CPU 1 and a DMA transfer clock supply circuit 7 is connected to DMAC 5.
【００３６】ＣＰＵ１は、ＣＰＵ動作クロック供給回路
６から動作クロックが供給されると共に、ＣＰＵ動作ク
ロック供給回路６を制御することができる。また、ＤＭ
Ａ転送クロック供給回路７は、ＤＭＡ転送を行う際のク
ロックを供給する。The CPU 1 is supplied with an operation clock from the CPU operation clock supply circuit 6 and can control the CPU operation clock supply circuit 6. Also, DM
The A transfer clock supply circuit 7 supplies a clock for performing the DMA transfer.
【００３７】ＩＰＬ処理後、ＣＰＵ１においてメインプ
ログラムの実行開始と、ＤＡＭＣ５によるメインプログ
ラムのＤＭＡ転送を同時に行っている際に、ＣＰＵ１の
処理が先に進みすぎて、未転送のメインプログラムを実
行しないように、ＣＰＵ１はＣＰＵ動作クロック供給回
路７に対して、遅いクロックを供給するように、命令を
発行する。After the IPL process, when the execution of the main program is started in the CPU 1 and the DMA transfer of the main program by the DAMC 5 is performed simultaneously, the process of the CPU 1 advances too much so that the untransferred main program is not executed. Then, the CPU 1 issues an instruction to the CPU operation clock supply circuit 7 to supply a slow clock.
【００３８】メインプログラムの、メインプログラム格
納用記憶手段３からメインプログラム実行用記憶手段２
への転送が終了するまで、ＣＰＵ１がメインプログラム
の実行を行う動作と、並列に、ＤＭＡＣ５は、バスの空
き時間に、未転送のメインプログラムの転送を続ける。From the main program storage means 3 of the main program to the main program execution storage means 2
In parallel with the operation in which the CPU 1 executes the main program, the DMAC 5 continues the transfer of the untransferred main program during the idle time of the bus until the transfer to the CPU is completed.
【００３９】メインプログラム格納用記憶手段３からメ
インプログラム実行用記憶手段２へのメインプログラム
転送が終了した時点で、ＣＰＵ動作クロック供給回路７
は、メインメモリ転送時と比べて速い動作クロック（通
常の動作クロック）をＣＰＵ１に供給し、ＣＰＵ１は、
このクロックで、その後のメインプログラムの実行処理
を続ける。When the transfer of the main program from the storage means 3 for storing the main program to the storage means 2 for executing the main program is completed, the CPU operation clock supply circuit 7
Supplies an operation clock (normal operation clock) faster than that at the time of main memory transfer to the CPU 1, and the CPU 1
At this clock, the subsequent execution of the main program is continued.
【００４０】図５は、本発明の第２の実施の形態の動作
を説明するための図である。FIG. 5 is a diagram for explaining the operation of the second embodiment of the present invention.
【００４１】図５を参照すると、メインプログラム転送
中のＣＰＵへの動作クロックは遅いが、転送終了後は、
通常の速いクロックでＣＰＵ１はメインプログラムを実
行する。Referring to FIG. 5, the operation clock to the CPU during the transfer of the main program is slow, but after the transfer is completed,
The CPU 1 executes the main program at a normal fast clock.
【００４２】本発明の第２の実施の形態は、上記した第
１の実施の形態の作用効果に加え、ＣＰＵ１が未転送の
メインプログラムを実行しないように、ＣＰＵ１の動作
クロックを調整することを可能としている。According to the second embodiment of the present invention, in addition to the operation and effect of the first embodiment, the operation clock of the CPU 1 is adjusted so that the CPU 1 does not execute the untransferred main program. It is possible.
【００４３】[0043]
【発明の効果】以上説明したように、本発明によれば、
メインプログラムの転送とＣＰＵのメインプログラム実
行処理を並列に行うことが可能となり、ＣＰＵがメイン
プログラムの実行を開始するまでの時間を大幅に短縮す
る、という効果を奏する。As described above, according to the present invention,
The transfer of the main program and the main program execution processing of the CPU can be performed in parallel, and the time required for the CPU to start executing the main program is greatly reduced.
【００４４】また、本発明によれば、ＣＰＵが未転送の
メインプログラムを実行しないように、ＣＰＵの動作ク
ロックを調整することを可能としている。Further, according to the present invention, it is possible to adjust the operation clock of the CPU so that the CPU does not execute the untransferred main program.
【図１】本発明の第１の実施の形態の構成を説明するた
めのブロック図である。FIG. 1 is a block diagram illustrating a configuration of a first exemplary embodiment of the present invention.
【図２】本発明の第１の実施の形態の動作を説明するた
めの図であり、（Ａ）は、本発明の第１の実施の形態の
動作、（Ｂ）は比較例として従来方式の動作を説明する
図である。FIGS. 2A and 2B are diagrams for explaining the operation of the first embodiment of the present invention, wherein FIG. 2A is an operation of the first embodiment of the present invention, and FIG. It is a figure explaining operation of.
【図３】本発明の一実施例を説明するためのブロック図
である。FIG. 3 is a block diagram for explaining an embodiment of the present invention.
【図４】本発明の第２の実施の形態の構成を説明するた
めのブロック図である。FIG. 4 is a block diagram illustrating a configuration according to a second embodiment of the present invention.
【図５】本発明の第２の実施の形態の動作を説明するた
めの図である。FIG. 5 is a diagram for explaining an operation of the second exemplary embodiment of the present invention.
【図６】従来技術の構成を説明するブロック図である。FIG. 6 is a block diagram illustrating a configuration of a conventional technique.
【図７】従来技術の動作を説明するブロック図である。FIG. 7 is a block diagram illustrating the operation of the conventional technique.
１、６１ ＣＰＵ ２、６２ メインプログラム実行用記憶手段 ３、６３ メインプログラム格納用記憶手段 ４、６４ ＩＰＬ格納用記憶手段 ５、６５ ＤＭＡコントローラ ６ ＣＰＵ動作クロック供給回路 ７ ＤＭＡ転送クロック供給回路 ８、６８ 制御用信号 ９、６９ アドレスバス １０、７０ データバス 1, 61 CPU 2, 62 Main program execution storage unit 3, 63 Main program storage storage unit 4, 64 IPL storage storage unit 5, 65 DMA controller 6 CPU operation clock supply circuit 7 DMA transfer clock supply circuit 8, 68 Control signal 9, 69 Address bus 10, 70 Data bus
Claims (5)
プログラムを転送するシステムにおいて、 ＣＰＵが既に転送されたメインプログラムの解読・実行
処理を行っている間のバス空き時間を利用して、ＤＭＡ
転送する、ように構成されてなることを特徴とするプロ
グラム起動方式。In a system for transferring a main program after an IPL process at the time of starting a program, a DMA is utilized by utilizing a bus free time while a CPU performs a process of decoding and executing a transferred main program.
Transferring a program.
て、所定の記憶保管手段に格納されているメインプログ
ラムを、前記所定の記憶保管手段から、ＣＰＵが該メイ
ンプログラムを実行するためにアクセスする実行用記憶
手段に転送する際に、 前記メインプログラムを一括でなく部分毎に前記実行用
記憶手段に転送すると共に、 前記ＣＰＵが前記メインプログラムのうち前記実行用記
憶手段に転送済みの部分を解読及び実行処理を行ってい
る間のバス空き時間を利用して、前記メインプログラム
の未転送部分を順次前記実行用記憶手段へ転送する、よ
うに制御することを特徴とするプログラム起動方式。2. An execution program for accessing a main program stored in a predetermined storage unit from the predetermined storage unit when the CPU of the information processing apparatus is started, in order to execute the main program. When transferring to the storage means, the main program is transferred to the execution storage means for each part rather than collectively, and the CPU decodes and executes the part of the main program which has been transferred to the execution storage means. A program starting method, wherein control is performed such that untransferred portions of the main program are sequentially transferred to the execution storage unit by utilizing a bus idle time during processing.
Ｕの実行処理が前記実行用記憶手段へ未転送のメインプ
ログラムの処理を行わないように、ＤＭＡ転送の動作ク
ロックとは独立に前記ＣＰＵの動作クロックを調整する
ためのクロック供給手段を備えたことを特徴とする請求
項１又は２記載のプログラム起動方式。3. When the main program is transferred, the CP
Clock supply means for adjusting the operation clock of the CPU independently of the operation clock of the DMA transfer so that the execution processing of U does not execute the processing of the main program which has not been transferred to the execution storage means. 3. The program starting method according to claim 1, wherein:
Ｕの動作クロック周波数を通常動作時の動作周波数より
も低くして、前記ＣＰＵが低速動作にて既に前記実行用
記憶手段に転送された前記メインプログラムの解読及び
実行処理を行い、前記実行用記憶手段への前記メインプ
ログラム転送が終了した時点で、前記ＣＰＵの動作クロ
ック周波数を通常動作時の動作周波数に設定する、よう
に制御する手段を備えたことを特徴とする請求項１又は
２記載のプログラム起動方式。4. When the main program is transferred, the CP
The operating clock frequency of U is made lower than the operating frequency in the normal operation, and the CPU performs the decoding and execution processing of the main program already transferred to the execution storage means at a low speed operation, and 3. The apparatus according to claim 1, further comprising a control unit configured to set an operation clock frequency of the CPU to an operation frequency in a normal operation when the main program transfer to the unit is completed. Program start method.
行用記憶手段にＤＭＡ転送により転送することを特徴と
する請求項２記載のプログラム起動方式。5. The program starting method according to claim 2, wherein said main program is transferred to said execution storage means by DMA transfer for each part.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28296296A JPH10111806A (en) | 1996-10-04 | 1996-10-04 | Program staritng system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28296296A JPH10111806A (en) | 1996-10-04 | 1996-10-04 | Program staritng system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10111806A true JPH10111806A (en) | 1998-04-28 |
Family
ID=17659394
Family Applications (1)
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|---|---|---|---|
| JP28296296A Pending JPH10111806A (en) | 1996-10-04 | 1996-10-04 | Program staritng system |
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| Country | Link |
|---|---|
| JP (1) | JPH10111806A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007065753A (en) * | 2005-08-29 | 2007-03-15 | Fujitsu Ten Ltd | Starting method and navigation device |
| JP2007264978A (en) * | 2006-03-28 | 2007-10-11 | Brother Ind Ltd | Information processor and method for starting the same |
| EP1736890A3 (en) * | 2005-06-03 | 2007-11-07 | NEC Electronics Corporation | Stream processor including DMA controller used in data processing apparatus |
| JP2008289183A (en) * | 2008-06-30 | 2008-11-27 | Renesas Technology Corp | Mobile phone |
| US8356062B2 (en) | 1999-07-09 | 2013-01-15 | Renesas Electronics Corporation | Memory system for portable telephone |
-
1996
- 1996-10-04 JP JP28296296A patent/JPH10111806A/en active Pending
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