JP2008289183A

JP2008289183A - Mobile phone

Info

Publication number: JP2008289183A
Application number: JP2008170942A
Authority: JP
Inventors: Takayuki Shinohara; 隆幸篠原; Masatoshi Kimura; 正俊木村
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-06-30
Filing date: 2008-06-30
Publication date: 2008-11-27

Abstract

<P>PROBLEM TO BE SOLVED: To provide a mobile phone available as an Internet terminal. <P>SOLUTION: When a mobile phone is powered on, a control unit (8) reads a required program for a file storage flash memory (13), transfers it to a RAM (12) and utilizes the RAM as an instruction memory to carry out processing. When the mobile phone is connected to the Internet, the control unit reads a prescribed program from the file storage flash memory, transfers it to the RAM (12) and carries out processing. Reception data from the Internet are stored in the RAM (12) and then stored in the file storage flash memory under control of the control unit. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、携帯電話に関し、特に大容量のデータ信号を記憶することのできる携帯電話に関する。 The present invention relates to a mobile phone, and more particularly, to a mobile phone capable of storing a large capacity data signal.

図１５は、従来の携帯電話の構成を概略的に示す図である。図１５において、従来の携帯電話は、アンテナ１を介して高周波信号を送受信するための高周波回路２と、この高周波回路２に結合され、基本周波数における変調等の処理を行なうベースバンド処理回路３と、ベースバンド処理回路３に結合され、送受信信号の符号化／復号化などの音声信号の処理を行なうＣＯＤＥＣ（コーダ／デコーダ）回路５を含む信号処理部４と、信号処理部４からの再生音声信号を出力するスピーカ７と、信号処理部４に送信音声信号を入力するためのマイク６を含む。 FIG. 15 is a diagram schematically showing a configuration of a conventional mobile phone. In FIG. 15, a conventional mobile phone includes a high-frequency circuit 2 for transmitting and receiving a high-frequency signal via an antenna 1, and a baseband processing circuit 3 coupled to the high-frequency circuit 2 and performing processing such as modulation at a fundamental frequency. The signal processing unit 4 includes a CODEC (coder / decoder) circuit 5 that is coupled to the baseband processing circuit 3 and performs processing of audio signals such as encoding / decoding of transmission / reception signals, and reproduced audio from the signal processing unit 4 A speaker 7 for outputting a signal and a microphone 6 for inputting a transmission audio signal to the signal processing unit 4 are included.

高周波回路２は、増幅回路を含み、送信時、ベースバンド処理回路３から与えられた信号を増幅して、アンテナ１を介して送信し、また受信時には、このアンテナ１を介して与えられる高周波信号から所定の周波数帯域の信号を抽出する。 The high frequency circuit 2 includes an amplifying circuit, amplifies the signal given from the baseband processing circuit 3 at the time of transmission, transmits the signal via the antenna 1, and transmits the high frequency signal given through the antenna 1 at the time of reception. To extract a signal of a predetermined frequency band.

ベースバンド処理回路３は、信号処理部４から与えられる送信符号化信号の基本周波数における変調等を行ない、また高周波回路２から与えられた高周波信号から基本周波数領域の信号を復調（伸長）する。 The baseband processing circuit 3 performs modulation or the like at the fundamental frequency of the transmission encoded signal given from the signal processing unit 4, and demodulates (expands) the signal in the fundamental frequency region from the high frequency signal given from the high frequency circuit 2.

信号処理部４は、音声の符号化および復号化を行なう符号／復号化回路（ＣＯＤＥＣ）５を含み、送信時にはマイク６から入力された音声信号を符号化し、また受信時にはベースバンド処理回路３から与えられた音声信号を復号化して、スピーカ７を介して出力する。 The signal processing unit 4 includes an encoding / decoding circuit (CODEC) 5 that performs encoding and decoding of audio, encodes an audio signal input from the microphone 6 at the time of transmission, and from the baseband processing circuit 3 at the time of reception. The given audio signal is decoded and output through the speaker 7.

従来の携帯電話は、さらに、内部バス９に結合され、必要な情報を入力するキーパッド１０と、内部バス９に結合され、ベースバンド処理回路３、信号処理部４、およびキーパッド１０の動作を制御するための制御部（ＭＰＵ：マイクロプロセサユニット）８と、この制御部８の動作を制御するプログラムを格納する読出専用メモリとして利用されるリニアフラッシュメモリ１１と、制御部８の種々の処理の作業領域として使用されるランダム・アクセス・メモリ（ＲＡＭ）１２を含む。 The conventional mobile phone is further coupled to the internal bus 9 and is coupled to the keypad 10 for inputting necessary information and the internal bus 9, and the operations of the baseband processing circuit 3, the signal processing unit 4, and the keypad 10. A control unit (MPU: microprocessor unit) 8 for controlling the operation, a linear flash memory 11 used as a read-only memory for storing a program for controlling the operation of the control unit 8, and various processes of the control unit 8 A random access memory (RAM) 12 used as a work area of the system.

キーパッド１０は、テンキーおよびオンフックキー等を含み、必要な情報を入力する。
リニアフラッシュメモリ１１は、ランダムアクセス可能な不揮発性メモリである。次に、この図１５に示す携帯電話の動作について、本発明に関連のあるメモリシステムに重点をおいて説明する。 The keypad 10 includes a numeric keypad and an on-hook key, and inputs necessary information.
The linear flash memory 11 is a random accessible nonvolatile memory. Next, the operation of the mobile phone shown in FIG. 15 will be described focusing on the memory system related to the present invention.

リニアフラッシュメモリ１１には、制御部８のための命令コードの他、この携帯電話を使用するユーザ固有のデータ（電話帳）および課金・接続情報または音声データ（留守録機能）を格納するために、８−３２Ｍｂ（メガビット）のメモリが使用される。 In addition to the instruction code for the control unit 8, the linear flash memory 11 stores data (phone book) specific to the user who uses the mobile phone and billing / connection information or voice data (answering function). 8-32 Mb (megabit) memory is used.

キーパッド１０を操作して、送信または受信を行なう通信モードに入ると、制御部８は、リニアフラッシュメモリ１１に格納されたプログラムに従って制御動作を行ない、信号処理部４およびベースバンド処理回路３がそれぞれ制御部８の制御のもとに所定の処理動作を行ない、音声信号の送信または受信（音声通報）が実行される。 When the keypad 10 is operated to enter a communication mode in which transmission or reception is performed, the control unit 8 performs a control operation according to a program stored in the linear flash memory 11, and the signal processing unit 4 and the baseband processing circuit 3 are operated. A predetermined processing operation is performed under the control of the control unit 8 to transmit or receive a voice signal (voice notification).

制御部８の動作時、リニアフラッシュメモリ１１に格納された命令コードに従って制御部８は、各種処理を実行する。リニアフラッシュメモリ１１は、ランダムアクセス可能であり、かつ比較的高速であり、制御部８が必要とする命令コード（処理プログラム）をリニアフラッシュメモリ１１に格納することにより、制御部８は、高速で指定された処理を実行することができる。また、リニアフラッシュメモリ１１は、不揮発性メモリであり、読出専用メモリ（ＲＯＭ）として制御部８の必要とするプログラムおよび書換え可能なユーザ固有情報等を記憶することができる。 During the operation of the control unit 8, the control unit 8 executes various processes in accordance with the instruction code stored in the linear flash memory 11. The linear flash memory 11 is randomly accessible and relatively high speed. By storing the instruction code (processing program) required by the control unit 8 in the linear flash memory 11, the control unit 8 can operate at high speed. The specified process can be executed. The linear flash memory 11 is a nonvolatile memory, and can store a program required by the control unit 8 and rewritable user-specific information as a read-only memory (ROM).

ランダム・アクセス・メモリ（ＲＡＭ）１２は、高速メモリであり、制御部８の処理動作時、高速でデータの授受およびデータの一時退避処理を制御部８と行なう。 A random access memory (RAM) 12 is a high-speed memory, and performs high-speed data transfer and data temporary save processing with the control unit 8 during the processing operation of the control unit 8.

リニアフラッシュメモリ１１は、単一電源電圧および低電圧電源で動作可能であり、またランダムにアクセスすることができる。このリニアフラッシュメモリには、メモリセル構造として、ＮＯＲ型セル、およびＤＩＮＯＲ（ディバイディッド・ビットラインＮＯＲ）型セルがある。 The linear flash memory 11 can be operated with a single power supply voltage and a low voltage power supply, and can be accessed at random. In this linear flash memory, there are a NOR type cell and a DINOR (divided bit line NOR) type cell as a memory cell structure.

図１６は、リニアフラッシュメモリのアレイ部の構成を概略的に示す図である。図１６においては、リニアフラッシュメモリの代表例として、ＮＯＲ型フラッシュメモリのアレイ構造を示す。図１６において、行列状にメモリセルＭＣが配置される。メモリセルＭＣの各行に対応してワード線ＷＬ（ＷＬ０−ＷＬｍ）が配置される。メモリセルＭＣの各列に対応してビット線ＢＬが配置される。図１６においては、１列に整列して配置されるメモリセルＭＣに対して設けられるビット線ＢＬを代表的に示す。メモリセルＭＣのドレインは、コンタクトを介してビット線ＢＬに接続され、ソースはソース線ＳＬに接続される。 FIG. 16 is a diagram schematically showing the configuration of the array unit of the linear flash memory. FIG. 16 shows an array structure of a NOR flash memory as a typical example of a linear flash memory. In FIG. 16, memory cells MC are arranged in a matrix. A word line WL (WL0 to WLm) is arranged corresponding to each row of memory cells MC. A bit line BL is arranged corresponding to each column of memory cells MC. FIG. 16 representatively shows bit lines BL provided for memory cells MC arranged in a line. The drain of the memory cell MC is connected to the bit line BL through a contact, and the source is connected to the source line SL.

一般に、フラッシュメモリにおいて、メモリセルＭＣは、コントロールゲートとフローティングゲートとを有する２層ゲート構造の１つのＭＯＳトランジスタで構成される。したがって、１つのメモリセルＭＣが１トランジスタで構成されるため、ビット単価が低く、高密度高集積化が可能であるという利点を有している。しかしながら、図１６に示すＮＯＲ型フラッシュメモリにおいては、メタル配線で形成されるビット線ＢＬが直接コンタクトを介してメモリセルトランジスタのドレインに接続される構造を有しているため、このメモリセルとビット線との接続のためのコンタクトホールが２つのメモリセルに対し１個の割合で必要となり、高集積化の妨げとなっている。 Generally, in a flash memory, the memory cell MC is composed of one MOS transistor having a two-layer gate structure having a control gate and a floating gate. Therefore, since one memory cell MC is composed of one transistor, the bit unit price is low, and high density and high integration are possible. However, since the NOR type flash memory shown in FIG. 16 has a structure in which the bit line BL formed of a metal wiring is directly connected to the drain of the memory cell transistor through a contact, One contact hole for connection to the line is required for every two memory cells, which hinders high integration.

このＮＯＲ型フラッシュメモリの書込動作は、ワード線（コントロールゲート）ＷＬに高電圧（１０数ボルト）を印加し、ソース線ＳＬを接地電圧に設定し、ビット線ＢＬに数ボルトを印加して、このメモリセルトランジスタのチャネル領域に電流を流す。このチャネル電流が、ドレイン高電界により加速されてホットエレクトロンとなり、フローティングゲートに注入される。このフローティングゲートへの電子の注入により、メモリセルトランジスタのしきい値電圧が上昇し、書込が行なわれる。ホットエレクトロンの注入により書込を行なうため、書込時メモリセルに電流を流す必要があり、したがって、通常、消費電流の観点から、バイト単位での書込が行なわれる。 In the writing operation of this NOR type flash memory, a high voltage (several tens of volts) is applied to the word line (control gate) WL, the source line SL is set to the ground voltage, and a few volts is applied to the bit line BL. A current is passed through the channel region of the memory cell transistor. This channel current is accelerated by the drain high electric field to become hot electrons and injected into the floating gate. By injection of electrons into the floating gate, the threshold voltage of the memory cell transistor rises and writing is performed. Since writing is performed by injection of hot electrons, it is necessary to pass a current through the memory cell at the time of writing. Therefore, writing is normally performed in units of bytes from the viewpoint of current consumption.

一方、消去動作時には、数Ｋ−６４Ｋバイトのブロック単位のセルに対してワード線（コントロールゲート）に０Ｖ、ソース線ＳＬに約１０Ｖを印加する。ビット線ＢＬはフローティング状態に設定される。この状態において、ファウラー−ノルドハイムトンネリング現象により、フローティングゲートからソースにトンネリング電流が流れ、フローティングゲートから電子が引き抜かれ、メモリセルトランジスタのしきい値電圧が低下する。 On the other hand, in the erase operation, 0 V is applied to the word line (control gate) and about 10 V is applied to the source line SL for a block unit cell of several K-64 Kbytes. The bit line BL is set in a floating state. In this state, due to the Fowler-Nordheim tunneling phenomenon, a tunneling current flows from the floating gate to the source, electrons are extracted from the floating gate, and the threshold voltage of the memory cell transistor decreases.

上述のように、ＮＯＲ型フラッシュメモリにおいては、書込はバイト単位で可能であるものの、消去動作は、ソース線ＳＬが共通に設けられているブロック単位で実行され、たとえば６４Ｋバイトの記憶容量のブロック単位で消去が実行される。したがって、ある書込データを書換える場合、そのデータを含むブロックに対し消去を行なう必要がある。このため、消去対象ブロック内の有効データを、一旦、ランダム・アクセス・メモリ（ＲＡＭ）１２に一時的に退避させる必要がある。この退避ブロックは、たとえば６４Ｋバイトの記憶容量を有しており、この書換のための一時退避用のメモリの記憶容量が大きくなるという問題がある。また、この有効データのみを一時的に退避させることにより、有効データ領域を管理する必要があり、メモリ管理が煩雑になるという欠点がある。 As described above, in the NOR type flash memory, although writing is possible in units of bytes, the erasing operation is executed in units of blocks in which the source line SL is provided in common, and has a storage capacity of, for example, 64 Kbytes. Erasing is executed in block units. Therefore, when rewriting certain write data, it is necessary to erase the block including the data. For this reason, it is necessary to temporarily save the valid data in the block to be erased to the random access memory (RAM) 12 once. This save block has, for example, a storage capacity of 64 Kbytes, and there is a problem that the storage capacity of the temporary save memory for rewriting increases. Further, there is a disadvantage that memory management becomes complicated because it is necessary to manage the effective data area by temporarily saving only this effective data.

また、このリニアフラッシュメモリは、アクセス時間が７０ｎｓ（ナノセカンド）−１２０ｎｓ程度と、制御部８の動作速度に比べてそのアクセス時間が長い。この制御部８が、たとえばＷ−ＣＤＭＡ（広帯域符号分割多元接続）方式などの高速通信モードで動作する場合、リニアフラッシュメモリ１１へのアクセス（命令コードの読出）に長時間を要し、高速処理を行なうことができなくなるという問題が生じる。 Further, this linear flash memory has an access time of about 70 ns (nanoseconds) to 120 ns, which is longer than the operation speed of the control unit 8. When this control unit 8 operates in a high-speed communication mode such as a W-CDMA (Wideband Code Division Multiple Access) system, it takes a long time to access the linear flash memory 11 (reading the instruction code) and perform high-speed processing. There arises a problem that it becomes impossible to carry out.

また、このリニアフラッシュメモリがＮＯＲ型フラッシュメモリで構成される場合、図１６に示すように、２個のメモリセルＭＣに対しビット線ＢＬへのコンタクトを設ける必要があり、高集積化にも限度がある。したがって、高速通信サービスでの大量のデータを格納するために記憶容量を大きくした場合、そのチップ面積が比較的大きくなり、コストの増加および携帯電話の小型化に対する障害となるという問題があった。 Further, when this linear flash memory is constituted by a NOR flash memory, it is necessary to provide a contact to the bit line BL for two memory cells MC as shown in FIG. There is. Therefore, when the storage capacity is increased in order to store a large amount of data in the high-speed communication service, there is a problem that the chip area becomes relatively large, which becomes an obstacle to increase in cost and downsizing of the mobile phone.

それゆえ、この発明の目的は、コストおよび実装面積を増加させることなく大量の音声信号／データを記憶することのできる携帯電話を提供することである。 An object of the present invention is to provide a mobile phone which can store large amounts of audio signal / data without increasing the cost and mounting area.

この発明の他の目的は、高速でデータ転送を行なうことのできる携帯電話を提供することである。 Another object of the present invention is to provide a mobile phone capable of performing data transfer at high speed.

この発明は、要約すれば、不揮発性メモリに複数のプログラムを格納し、電源投入時およびインターネット接続時、それぞれ、必要なプログラムを不揮発性メモリから揮発性メモリへ転送して、揮発性メモリ上で転送されたプログラムを実行するものである。 In summary, the present invention stores a plurality of programs in a non-volatile memory, and transfers the necessary programs from the non-volatile memory to the volatile memory when the power is turned on and connected to the Internet. The transferred program is executed .

すなわち、請求項１に係る携帯電話は、インターネットに接続可能であって、ベースバンド処理部と、制御部と、不揮発性メモリと、揮発性メモリとを有する。不揮発性メモリは、制御部が実行するプログラムを格納する第１および第２領域を有する。電源投入処理に際して、制御部は、不揮発性メモリの第１領域に格納された第１プログラムを揮発性メモリに転送する制御を行い、また、転送完了後はこの揮発性メモリに格納された第１プログラムを読出して実行する制御を行う。この制御部は、また、インターネット接続によるデータ通信に際して、不揮発性メモリの第２領域に格納された第２プログラムを揮発性メモリに転送する制御を行い、該転送完了後、揮発性メモリに格納された第２プログラムを読出して実行する制御を行い、また、インターネットより受信したデータを揮発性メモリに一時的に格納した後に不揮発性メモリのデータ格納領域に格納可能とされる。 That is, the mobile phone according to claim 1 is connectable to the Internet, and includes a baseband processing unit, a control unit, a nonvolatile memory, and a volatile memory. The nonvolatile memory has first and second areas for storing programs executed by the control unit. During the power-on process, the control unit performs control to transfer the first program stored in the first area of the nonvolatile memory to the volatile memory, and after the transfer is completed, the control unit stores the first program stored in the volatile memory. Controls reading and executing a program. The control unit also controls to transfer the second program stored in the second area of the non-volatile memory to the volatile memory during data communication through the Internet connection, and is stored in the volatile memory after the transfer is completed. The second program is read and executed, and the data received from the Internet can be temporarily stored in the volatile memory and then stored in the data storage area of the nonvolatile memory.

高速処理が可能となるとともにインターネットからのデータを受信して格納することができるインターネット端末として利用可能な携帯電話を実現することができる。A mobile phone that can be used as an Internet terminal that can perform high-speed processing and can receive and store data from the Internet can be realized.

［実施の形態１］
図１は、この発明において利用されるファイルストレージ用フラッシュメモリであるＡＮＤ型フラッシュメモリのアレイ部の構成を概略的に示す図である。このＡＮＤ型フラッシュメモリのアレイ部は、行列状に配列されるメモリセルＭＣを含む。メモリセルＭＣは、ＮＯＲ型フラッシュメモリと同様、コントロールゲートおよびフローティングゲートの２層ゲート型ＭＯＳトランジスタで構成される。メモリセルの行に対応してワード線ＷＬ（ＷＬ０…ＷＬｍ）が配置され、メモリセルＭＣの列に対応してメインデータ線ＭＤＬが配置される。１列に整列するメモリセルＭＣは所定数ごとにメモリユニット（ＡＮＤユニット）に分割される。この１つのＡＮＤユニットのメモリセルに対し、サブデータ線ＳＤＬおよびサブソース線ＳＳＬが配置される。これらのサブデータ線ＳＤＬおよびサブソース線ＳＳＬは、それぞれ拡散層で構成され、メモリセルＭＣのドレインおよびソースをそれぞれ共通に接続する。サブデータ線ＳＤＬは、ドレイン側選択トランジスタＳＴ１を介してメインデータ線ＭＤＬに接続され、サブソース線ＳＳＬはソース側選択トランジスタＳＴ２を介してメインソース線ＭＳＬに接続される。ドレイン側選択トランジスタＳＴ１およびソース側選択トランジスタＳＴ２は、それぞれ、選択信号φＤＳおよびφＳＳに応答して導通する。 [Embodiment 1]
FIG. 1 is a diagram schematically showing a configuration of an array unit of an AND type flash memory which is a file storage flash memory used in the present invention. The array portion of the AND type flash memory includes memory cells MC arranged in a matrix. The memory cell MC is composed of a two-layer gate type MOS transistor having a control gate and a floating gate, like the NOR type flash memory. Word lines WL (WL0... WLm) are arranged corresponding to the memory cell rows, and main data lines MDL are arranged corresponding to the columns of the memory cells MC. The memory cells MC aligned in one column are divided into memory units (AND units) every predetermined number. A sub data line SDL and a sub source line SSL are arranged for the memory cell of this one AND unit. Each of the sub data line SDL and the sub source line SSL is formed of a diffusion layer, and commonly connects the drain and the source of the memory cell MC. The sub data line SDL is connected to the main data line MDL via the drain side select transistor ST1, and the sub source line SSL is connected to the main source line MSL via the source side select transistor ST2. The drain side selection transistor ST1 and the source side selection transistor ST2 are turned on in response to selection signals φDS and φSS, respectively.

この図１に示すＡＮＤ型フラッシュメモリにおいて、消去動作はワード線ＷＬに消去電圧を印加し、メモリセルＭＣのソースおよびドレインをフローティング状態に設定する。基板領域は接地電圧レベルに設定されている。この状態においては、基板領域（ウェル）からフローティングゲートへＦＮ（ファウラー−ノルドハイム）トンネリング電流が流れ、メモリセルトランジスタのしきい値電圧が高くなる。 In the AND type flash memory shown in FIG. 1, in the erase operation, an erase voltage is applied to the word line WL to set the source and drain of the memory cell MC in a floating state. The substrate area is set to the ground voltage level. In this state, an FN (Fowler-Nordheim) tunneling current flows from the substrate region (well) to the floating gate, and the threshold voltage of the memory cell transistor increases.

一方、書込動作時においては、サブソース線ＳＳＬをフローティング状態に設定し、サブデータ線ＳＤＬに所定の書込電圧を印加し、コントロールゲート（ワード線）に別の書込電圧を印加する。この状態においては、フローティングゲートからドレインにＦＮトンネリング電流が流れ、フローティングゲートの電子が放出され、このメモリセルトランジスタのしきい値電圧が低下する。 On the other hand, in the write operation, sub-source line SSL is set in a floating state, a predetermined write voltage is applied to sub-data line SDL, and another write voltage is applied to the control gate (word line). In this state, an FN tunneling current flows from the floating gate to the drain, electrons in the floating gate are emitted, and the threshold voltage of the memory cell transistor decreases.

ＡＮＤ型フラッシュメモリにおいては、サブデータ線ＳＤＬとサブソース線ＳＳＬの間に並列にメモリセルＭＣが接続され、図１６に示すＮＯＲ型フラッシュメモリと同様の並列接続構成である。しかしながら、このＡＮＤ型フラッシュメモリにおいては、サブデータ線ＳＤＬおよびサブソース線ＳＳＬは、前述のごとく、拡散層で形成されており、メモリセルＭＣとサブデータ線ＳＤＬおよびサブソース線ＳＳＬの間のコンタクトは存在せず、「擬似コンタクトレス構造」が採用されている。単に、ドレイン側選択トランジスタＳＴ１をメインデータ線ＭＤＬに接続するためのコンタクトが必要とされるだけであり、したがって、コンタクト領域の面積がＮＯＲ型フラッシュメモリに比べて大幅に低減され、より高い集積度を得ることができる。 In the AND flash memory, memory cells MC are connected in parallel between the sub data line SDL and the sub source line SSL, and the parallel connection configuration is the same as that of the NOR flash memory shown in FIG. However, in this AND type flash memory, the sub data line SDL and the sub source line SSL are formed of the diffusion layer as described above, and the contact between the memory cell MC and the sub data line SDL and the sub source line SSL is formed. Does not exist, and a “pseudo contactless structure” is adopted. Only a contact for connecting the drain side select transistor ST1 to the main data line MDL is required. Therefore, the area of the contact region is significantly reduced as compared with the NOR type flash memory, and the degree of integration is higher. Can be obtained.

また、ＡＮＤ型フラッシュメモリにおいては、データ線およびソース線両者が階層化されている。サブデータ線ＳＤＬおよびサブソース線ＳＳＬがそれぞれ、ドレイン側選択トランジスタＳＴ１およびソース側選択トランジスタＳＴ２を介してメインデータ線ＭＤＬおよびメインソース線ＭＳＬに接続される。したがって、選択されるメモリセルユニット（ＡＮＤユニット）とデータ線とを完全に１対１の関係にすることができ、たとえばワード線単位での書込および消去を行なうことが可能となり、書込および消去の単位を完全に一致させることができ（ディスターブの影響が生じない）、小ブロックサイズ（５１２バイト−２Ｋバイト）での書込および消去を実現することが可能となる。 In the AND flash memory, both data lines and source lines are hierarchized. Sub data line SDL and sub source line SSL are connected to main data line MDL and main source line MSL via drain side select transistor ST1 and source side select transistor ST2, respectively. Therefore, the selected memory cell unit (AND unit) and the data line can be completely in a one-to-one relationship, and for example, writing and erasing can be performed in units of word lines. It is possible to completely match the erasing unit (no influence of disturbance), and it is possible to realize writing and erasing with a small block size (512 bytes-2 Kbytes).

また、ＡＮＤ型フラッシュメモリにおいては、メモリセルＭＣが並列に接続されており、データ読出時メインデータ線ＭＤＬにおいて１つのメモリセルＭＣを介して電流が流れるだけであり、この読出電流を十分大きくすることができ、高速でランダム読出を行なうことができる。 In the AND type flash memory, memory cells MC are connected in parallel, and only a current flows through one memory cell MC in the main data line MDL at the time of data reading, and this read current is sufficiently increased. Therefore, random reading can be performed at high speed.

さらに、ＡＮＤ型フラッシュメモリにおいては、メモリセルＭＣのしきい値電圧を複数レベルに設定し、１つのセルに２ビットの情報を格納する多値セル技術が他の方式のフラッシュメモリに先行して実現されており、チップ面積を増大させることなく記憶容量を、たとえばリニアフラッシュメモリの４−８倍に大きくすることができる。 Furthermore, in the AND type flash memory, the multi-value cell technology in which the threshold voltage of the memory cell MC is set to a plurality of levels and 2 bits of information is stored in one cell precedes other types of flash memory. As a result, the storage capacity can be increased to, for example, 4-8 times that of the linear flash memory without increasing the chip area.

図２は、ファイルストレージ用フラッシュメモリの構成を概略的に示す図である。図２において、メモリアレイは、複数のセクタＳ♯０−Ｓ♯Ｎに分割される。これらのセクタＳ♯０−Ｓ♯Ｎに共通に、データレジスタＤＲが設けられる。このデータレジスタＤＲは、１セクタＳ♯のデータを格納することができる。データレジスタＤＲは、クロック信号ＳＣに従ってデータの入出力を実行する。セクタアドレスＳＡに従って選択されたセクタＳ♯（図２においてはセクタＳ♯Ｉ）のデータがデータレジスタＤＲに伝達される。データレジスタＤＲにおいては、図示しないコラムアドレス信号ＣＡが指定する位置から、クロック信号ＳＣに従ってデータがシリアルに読出される。したがって、先頭データの読出には時間がかかるものの、以降は、クロック信号ＳＣに従ってデータの読出が行なわれるため、高速の読出が可能となる。図１および図２に示すファイルストレージ用フラッシュメモリを、本発明においては利用する。 FIG. 2 is a diagram schematically showing the configuration of the file storage flash memory. In FIG. 2, the memory array is divided into a plurality of sectors S # 0-S # N. A data register DR is provided in common to these sectors S # 0-S # N. Data register DR can store data of one sector S #. The data register DR executes data input / output according to the clock signal SC. Data of sector S # (sector S # I in FIG. 2) selected according to sector address SA is transmitted to data register DR. In data register DR, data is read serially in accordance with clock signal SC from a position designated by a column address signal CA (not shown). Therefore, although it takes time to read out the head data, data is read out in accordance with clock signal SC thereafter, so that high-speed reading is possible. The file storage flash memory shown in FIGS. 1 and 2 is used in the present invention.

図３は、この発明の実施の形態１に従う携帯電話の構成を概略的に示す図である。図３において、この発明の実施の形態１に従う携帯電話は、アンテナ１を介してデータ信号および音声信号の送受信を行なうための高周波回路２と、この高周波回路２に結合され、基本周波数における変調等の処理を行なうベースバンド処理回路３と、音声信号の符号化／復号化および受信データ信号の伸長処理などの必要な処理を行なう信号処理部４と、信号処理部４からの再生音声信号を出力するスピーカ７と、音声信号を入力して信号処理部４へ与えるマイク６を含む。 FIG. 3 schematically shows a structure of the mobile phone according to the first embodiment of the present invention. 3, the mobile phone according to the first embodiment of the present invention is coupled to high frequency circuit 2 for transmitting and receiving data signals and audio signals via antenna 1, and to high frequency circuit 2 for modulation at a fundamental frequency, etc. A baseband processing circuit 3 that performs the above-described processing, a signal processing unit 4 that performs necessary processing such as encoding / decoding of an audio signal and expansion processing of a received data signal, and a reproduced audio signal from the signal processing unit 4 is output And a microphone 6 for inputting an audio signal and supplying the audio signal to the signal processing unit 4.

この発明に従う携帯電話においては、携帯用情報端末機器として利用するため、プロバイダから与えられる音声データ信号および画像データ信号を受信する。信号処理部４には、通常のマイク６およびスピーカ７を介して入出力される音声信号の符号および復号処理を行なうための符号／復号化回路（ＣＯＤＥＣ）５に加えて、このインターネットからの情報を伸長処理して再生するための伸長回路１４が設けられる。伸長回路１４は、ディスプレイ１５およびオーディオ出力端子１６に結合される。オーディオ出力端子１６には、ヘッドフォン１７が接続される。すなわち、文字／画像データは、ディスプレイ１５上に表示され、また音楽等の音声データが、オーディオ出力端子１６を介して出力される。 In the cellular phone according to the present invention, an audio data signal and an image data signal given by a provider are received for use as a portable information terminal device. The signal processing unit 4 includes information from the Internet in addition to a coding / decoding circuit (CODEC) 5 for performing coding and decoding processing of audio signals input / output via a normal microphone 6 and speaker 7. A decompression circuit 14 is provided for decompressing and reproducing the data. The decompression circuit 14 is coupled to the display 15 and the audio output terminal 16. A headphone 17 is connected to the audio output terminal 16. That is, the character / image data is displayed on the display 15, and audio data such as music is output via the audio output terminal 16.

この発明に従う携帯電話は、さらに、操作情報等を入力するためのキーパッド１０と、このキーパッド１０から与えられる情報に従って必要な処理を行なう制御部（ＭＰＵ）８と、この制御部８の種々の処理の実行時における作業領域として使用されるランダム・アクセス・メモリ（ＲＡＭ）１２と、画像および音楽データ等のインターネット情報を格納するとともに、制御部８の動作を制御するためのプログラム情報を格納するファイルストレージ用フラッシュメモリ１３を含む。キーパッド１０、制御部８、ランダム・アクセス・メモリ１２、ファイルストレージ用フラッシュメモリ１３、ベースバンド処理回路３および信号処理部４が、内部バス９に結合される。 The mobile phone according to the present invention further includes a keypad 10 for inputting operation information and the like, a control unit (MPU) 8 for performing necessary processing in accordance with information given from the keypad 10, and various types of the control unit 8 A random access memory (RAM) 12 used as a work area at the time of execution of the process, Internet information such as images and music data, and program information for controlling the operation of the control unit 8 are stored. The file storage flash memory 13 is included. Keypad 10, control unit 8, random access memory 12, file storage flash memory 13, baseband processing circuit 3, and signal processing unit 4 are coupled to internal bus 9.

制御部８は、内部にマスクＲＯＭ（読出専用メモリ）１８を含み、電源投入時における動作を制御するためのパワーオンリセット処理プログラムをこのＲＯＭ１８に格納する。 The control unit 8 includes a mask ROM (read-only memory) 18 inside, and stores a power-on reset processing program for controlling the operation at power-on in the ROM 18.

図４は、ファイルストレージ用フラッシュメモリ１３のデータ格納領域を概略的に示す図である。図４において、ファイルストレージ用フラッシュメモリ１３は、制御部８の固有のプログラム情報を格納するための記憶領域ＢＫ♯０と、追加機能などを実現するためのプログラム情報を格納するための記憶領域ＢＫ♯１と、携帯電話機を使用する個人ユーザの固有情報を格納するための記憶領域ＢＫ♯２と、インターネットからの大量のデータなどを格納するための自由記憶領域ＢＫ♯３を含む。記憶領域ＢＫ♯０においては、ＯＳ等の必要最小限のプログラム情報が格納される。 FIG. 4 is a diagram schematically showing a data storage area of the file storage flash memory 13. In FIG. 4, a file storage flash memory 13 includes a storage area BK # 0 for storing program information unique to the control unit 8, and a storage area BK for storing program information for realizing additional functions and the like. # 1, a storage area BK # 2 for storing unique information of an individual user who uses the mobile phone, and a free storage area BK # 3 for storing a large amount of data from the Internet. Storage area BK # 0 stores the minimum necessary program information such as the OS.

記憶領域ＢＫ♯１におけるプログラム情報は、たとえば携帯電話メーカが、携帯電話機の追加機能を実現するためのアプリケーションプログラムなどを含む。記憶領域ＢＫ♯２に記憶される個人固有情報としては、個人ユーザの登録電話番号（電話帳）、課金および接続情報がある。記憶領域ＢＫ♯３は、比較的大きな記憶容量を有し、たとえば、インターネットのプロバイダからの画像データおよび音声データ等を格納する。 Program information in storage area BK # 1 includes, for example, an application program for a mobile phone manufacturer to realize an additional function of the mobile phone. The personal unique information stored in the storage area BK # 2 includes a registered telephone number (phone book) of individual users, billing and connection information. Storage area BK # 3 has a relatively large storage capacity, and stores, for example, image data and audio data from an Internet provider.

このファイルストレージ用フラッシュメモリ１３は、高速ランダム読出しが可能であるものの、実質的にシリアルアクセスメモリである。この携帯電話機における処理においては、命令および演算処理などの実行時に、ワーキングエリアとしては、たとえばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）で構成されるＲＡＭ１２を用いるため、特に、このファイルストレージ用フラッシュメモリ１３を利用しても、そのシリアルアクセスが処理動作に大きな影響を及ぼすことはない。次に、動作について簡単に説明する。 The file storage flash memory 13 is substantially a serial access memory although high-speed random reading is possible. In the processing in this cellular phone, the RAM 12 constituted by, for example, SRAM (Static Random Access Memory) is used as the working area when executing instructions and arithmetic processing. Even if 13 is used, the serial access does not significantly affect the processing operation. Next, the operation will be briefly described.

図３に示す携帯電話が、キーパッド１０に含まれる電源キーの操作により電源投入されると、制御部８は、マスクＲＯＭ１８に格納されたパワーオンリセット処理ルーチンを実行する。このパワーオンリセット処理においては、内部バス９に接続される各機能ブロック（ベースバンド処理回路および信号処理部３等）の自己診断処理と、ファイルストレージ用フラッシュメモリ１３に格納される制御部８の動作を制御するためのソフトウェアコード（図４に示す記憶領域ＢＫ♯０またはＢＫ♯１に格納されるプログラム）のランダム・アクセス・メモリ（ＲＡＭ）１２への転送処理とが実行される。 When the mobile phone shown in FIG. 3 is turned on by operating a power key included in the keypad 10, the control unit 8 executes a power-on reset processing routine stored in the mask ROM 18. In this power-on reset process, the self-diagnosis process of each functional block (baseband processing circuit, signal processing unit 3 and the like) connected to the internal bus 9 and the control unit 8 stored in the file storage flash memory 13 are performed. Transfer processing of software code for controlling the operation (program stored in storage area BK # 0 or BK # 1 shown in FIG. 4) to random access memory (RAM) 12 is executed.

このパワーオンリセット処理により、ソフトウェアコードのファイルストレージ用フラッシュメモリ１３からランダム・アクセス・メモリ１２への転送処理が終了すると、それ以降、制御部８は、このランダム・アクセス・メモリ１２を命令メモリとして用いて、処理を実行する。たとえばキーパッド１０から入力される操作指示または基地局からのフレーム受信データに従って、このランダム・アクセス・メモリ１２からソフトウェアコードを順次読出して、要求された各種処理を実行する。 When the transfer process of the software code from the file storage flash memory 13 to the random access memory 12 is completed by the power-on reset process, the control unit 8 thereafter uses the random access memory 12 as an instruction memory. To execute the process. For example, in accordance with an operation instruction input from the keypad 10 or frame reception data from the base station, software codes are sequentially read from the random access memory 12 and various requested processes are executed.

ランダム・アクセス・メモリ１２は、たとえばＳＲＡＭであり、リニアフラッシュメモリのアクセス時間よりも数倍程度高速であり、従来のようにリニアフラッシュメモリを命令メモリとしてソフトウェアコードの読出実行を行なう場合に比べて、この制御部８の処理速度を高くすることができる。また、このファイルストレージ用フラッシュメモリ１３は、シリアルアクセスメモリであり、クロック信号に従ってデータ（ソフトウェアコード）を逐次読出すことができ、ファイルストレージ用フラッシュメモリ１３からランダム・アクセス・メモリ（ＲＡＭ）１２へのデータ転送も高速で行なうことができる。 The random access memory 12 is, for example, an SRAM, and is several times faster than the access time of the linear flash memory. Compared to the conventional case where the linear flash memory is used as the instruction memory and the software code is read and executed. The processing speed of the control unit 8 can be increased. The file storage flash memory 13 is a serial access memory, and can sequentially read data (software code) in accordance with a clock signal. From the file storage flash memory 13 to the random access memory (RAM) 12. The data transfer can be performed at high speed.

また、ランダム・アクセス・メモリ１２へソフトウェアコードを転送して、制御部８の命令メモリとしてこのランダム・アクセス・メモリ１２を利用しているため、何らこのファイルストレージ用フラッシュメモリ１３のシリアルアクセス動作が、プログラム実行時に生じるランダムアクセスに対して悪影響は及ぼさない（ランダム・アクセス・メモリ１２がそのランダムアクセス動作を受け持つため）。 Also, since the software code is transferred to the random access memory 12 and the random access memory 12 is used as the instruction memory of the control unit 8, no serial access operation of the file storage flash memory 13 can be performed. The random access that occurs during program execution is not adversely affected (because the random access memory 12 is responsible for the random access operation).

通常の通話時においては、制御部（ＭＰＵ）８の制御の下に、アンテナ１および高周波回路２、信号処理部４に含まれる符号／復号化回路（ＣＯＤＥＣ）５により復号化され、再生アナログ音声信号が生成され、スピーカ７から出力される。一方、送信すべき音声信号は、マイク６から信号処理部４の符号／復号化回路（ＣＯＤＥＣ）５へ与えられ、所定のフォーマットに従った符号化処理が行なわれて、送信データ（デジタル信号）に変換された後、ベースバンド処理回路３により所定の変調処理等が行なわれ、次いで高周波回路２に含まれる増幅器で増幅された後アンテナ１を介して送出される。また、一時、音声信号を蓄積した後、所定の時間経過後送信する場合のこの音声信号は信号処理部４を経てストレージファイル用フラッシュメモリ１３に格納される。 During a normal call, under the control of the control unit (MPU) 8, it is decoded by the encoding / decoding circuit (CODEC) 5 included in the antenna 1, the high frequency circuit 2, and the signal processing unit 4, and reproduced analog audio A signal is generated and output from the speaker 7. On the other hand, the audio signal to be transmitted is given from the microphone 6 to the encoding / decoding circuit (CODEC) 5 of the signal processing unit 4 and subjected to encoding processing according to a predetermined format to transmit data (digital signal). Then, the baseband processing circuit 3 performs predetermined modulation processing and the like, and then the signal is amplified by an amplifier included in the high frequency circuit 2 and then transmitted through the antenna 1. In addition, when the audio signal is temporarily accumulated and then transmitted after a predetermined time has elapsed, the audio signal is stored in the storage file flash memory 13 via the signal processing unit 4.

インターネット接続等のデータ通信時においては、キーパッド１０からの入力情報および基地局からの伝送制御信号に従って、制御部８が、ストレージファイル用フラッシュメモリ１３に格納された所定のアプリケーションまたは制御コードをランダム・アクセス・メモリ１２に読出して、必要な処理を適宜実行する。インターネットのプロバイダから与えられる画像または音楽等の受信データは、必要な場合（たとえば、後で画像再生する場合）、信号処理部４を介して一旦ランダム・アクセス・メモリ１２に格納される。このランダム・アクセス・メモリ１２へのデータ格納時には、受信データそのままの圧縮データとして格納される。ランダム・アクセス・メモリ１２に格納された後、順次、ファイルストレージ用フラッシュメモリ１３に受信データが格納される。ファイルストレージ用フラッシュメモリ１３に格納（ダウンロード）された画像および音楽等の圧縮データ（インターネット情報）は、必要なときに信号処理部４へ与えられ、伸長回路１４により伸長処理が施され、圧縮データが元の再生データに変換される。この伸長回路１４からの再生データは、画像データ（文字データを含む）の場合には、ディスプレイ１５上に表示され、音声データの場合には、オーディオ出力端子１６に接続されるヘッドフォン１７により再生される。 At the time of data communication such as Internet connection, the control unit 8 randomly selects a predetermined application or control code stored in the storage file flash memory 13 according to the input information from the keypad 10 and the transmission control signal from the base station. Read to the access memory 12 and execute necessary processing as appropriate. Received data such as images or music given from an Internet provider is temporarily stored in the random access memory 12 via the signal processing unit 4 when necessary (for example, when images are reproduced later). When data is stored in the random access memory 12, the received data is stored as compressed data. After being stored in the random access memory 12, the received data is sequentially stored in the file storage flash memory 13. Compressed data (Internet information) such as images and music stored (downloaded) in the file storage flash memory 13 is given to the signal processing unit 4 when necessary, and decompressed by the decompression circuit 14 to be compressed data. Is converted to the original reproduction data. The reproduction data from the decompression circuit 14 is displayed on the display 15 in the case of image data (including character data), and is reproduced by the headphones 17 connected to the audio output terminal 16 in the case of audio data. The

インターネットのプロバイダから与えられるデータは、画像データおよび音声データいずれも、時系列的なデータである。ランダム・アクセス・メモリ（ＲＡＭ）１２に一旦受信データを格納することにより、インターネットからのデータ伝送速度に従ってランダム・アクセス・メモリ（ＲＡＭ）１２にデータを格納することができる。すなわち、ランダム・アクセス・メモリ１２を、ファイルストレージ用フラッシュメモリ１３の動作速度とインターネットからのデータの伝送速度の調整を行なうためのバッファメモリとして利用する。ランダム・アクセス・メモリ１２からファイルストレージ用フラッシュメモリ１３へは、受信データ（基地局からの伝送制御信号）に従ってシリアルにデータが格納される。ファイルストレージ用フラッシュメモリ１３は、シリアルアクセス時高速で、データの書込を行なうことができる。ランダム・アクセス・メモリ１２は、単にバッファメモリとして利用されるだけであり、大きな記憶容量は要求されない。 The data provided from the Internet provider is time-series data for both image data and audio data. By temporarily storing the received data in the random access memory (RAM) 12, the data can be stored in the random access memory (RAM) 12 according to the data transmission rate from the Internet. That is, the random access memory 12 is used as a buffer memory for adjusting the operation speed of the file storage flash memory 13 and the data transmission speed from the Internet. Data is stored serially from the random access memory 12 to the file storage flash memory 13 in accordance with the received data (transmission control signal from the base station). The file storage flash memory 13 can write data at high speed during serial access. The random access memory 12 is merely used as a buffer memory and does not require a large storage capacity.

以上のように、実施の形態１においては、ビット単価の低い大記憶容量のファイルストレージ用フラッシュメモリ１３が制御部８に接続される。このファイルストレージ用フラッシュメモリ１３に、制御部８の制御用ソフトウェアコードを格納する。電源投入時のパワーオンリセット処理時に、このファイルストレージ用フラッシュメモリ１３から高速アクセス可能なランダム・アクセス・メモリ１２へ、制御部８の制御ソフトウェアコードを転送する。この後、制御部８が、ランダム・アクセス・メモリ１２から制御ソフトウェアコードを読出しながら、必要な処理を実行する。一方、インターネット接続時等のように大容量のデータ受信時には、必要な場合は、ランダム・アクセス・メモリ１２をバッファメモリとして利用して、ファイルストレージ用フラッシュメモリ１３へ受信データを格納している。したがって、制御部８は、高速のランダム・アクセス・メモリ１２へアクセスして処理を実行することにより、高速処理が可能となり、また画像および音楽等の大容量の受信データを受信することができるインターネット端末として使用可能な携帯電話装置を安価に実現することができる。 As described above, in the first embodiment, the large-capacity file storage flash memory 13 with a low bit unit price is connected to the control unit 8. In this file storage flash memory 13, the control software code of the control unit 8 is stored. During the power-on reset process when the power is turned on, the control software code of the control unit 8 is transferred from the file storage flash memory 13 to the random access memory 12 that can be accessed at high speed. Thereafter, the control unit 8 executes necessary processing while reading the control software code from the random access memory 12. On the other hand, when a large amount of data is received, such as when connected to the Internet, the received data is stored in the file storage flash memory 13 using the random access memory 12 as a buffer memory, if necessary. Therefore, the control unit 8 can perform high-speed processing by accessing the high-speed random access memory 12 and execute processing, and can receive a large amount of received data such as images and music. A mobile phone device that can be used as a terminal can be realized at low cost.

［実施の形態２］
図５は、この発明の実施の形態２に従う携帯電話の構成を概略的に示す図である。この図５に示す携帯電話においては、ファイルストレージ用フラッシュメモリ１３は、バス変換回路１９を介して内部バス９に結合される。他の構成は、図３に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。 [Embodiment 2]
FIG. 5 schematically shows a structure of the mobile phone according to the second embodiment of the present invention. In the mobile phone shown in FIG. 5, the file storage flash memory 13 is coupled to the internal bus 9 via the bus conversion circuit 19. Other configurations are the same as those shown in FIG. 3, and corresponding portions are denoted by the same reference numerals, and detailed description thereof is omitted.

このバス変換回路１９は、内部バス９上におけるアドレスバスおよび制御バスを、ファイルストレージ用フラッシュメモリ１３に適したバス形式に変換する。 The bus conversion circuit 19 converts the address bus and control bus on the internal bus 9 into a bus format suitable for the file storage flash memory 13.

図６（Ａ）は、ファイルストレージ用フラッシュメモリの外部端子の構成を概略的に示す図である。図６（Ａ）において、このファイルストレージ用フラッシュメモリは、制御信号を受ける制御信号端子群２１と、データおよびアドレス信号を受けるデータ／アドレス信号端子群２２を含む。制御信号端子群２１には、チップイネーブル信号、出力イネーブル信号およびライトイネーブル信号およびコマンドイネーブル信号などの信号が与えられる。ファイルストレージ用フラッシュメモリ１３においては、動作モードはコマンドの形で与えられる。図６（Ｂ）に示すように、端子群２２へはコマンドが与えられて動作モードが指定される。次いで、端子群２２へのセクタアドレスＳＡ１およびＳＡ２により、アクセスすべきセクタが指定される。次いで、データ書込時においては端子群２２に書込データが与えられ、またデータ読出時には、読出データが端子群２２から出力される。このとき、シリアルアクセスの先頭列アドレスを指定するコラムアドレスが端子群２２に与えられてもよい。 FIG. 6A is a diagram schematically showing the configuration of the external terminals of the file storage flash memory. 6A, the file storage flash memory includes a control signal terminal group 21 for receiving control signals and a data / address signal terminal group 22 for receiving data and address signals. The control signal terminal group 21 is provided with signals such as a chip enable signal, an output enable signal, a write enable signal, and a command enable signal. In the file storage flash memory 13, the operation mode is given in the form of a command. As shown in FIG. 6B, a command is given to the terminal group 22 to specify an operation mode. Next, the sector to be accessed is designated by sector addresses SA1 and SA2 to the terminal group 22. Next, write data is applied to terminal group 22 during data writing, and read data is output from terminal group 22 during data reading. At this time, a column address designating the head column address for serial access may be given to the terminal group 22.

端子群２２には、上述のように、コマンド、セクタアドレス、コラムアドレスおよびデータが時分割的に与えられる。一方、リニアフラッシュメモリは、図７にそのピン配置を概略的に示すように、制御信号ＣＡＴＬを受ける制御信号端子群２３と、アドレス信号ＡＤを受けるアドレス信号端子群２４と、書込／読出データＤＱを入出力する入出力データ端子群２５を含む。アドレス信号ＡＤと入出力データＤＱは別々の端子群を介して印加される。書込／消去動作は、データ入出力端子群２５へ書込または消去コマンドを与えることにより実行される。このリニアフラッシュメモリにおいては、データ書込時、コマンドが与えられた後、アドレス信号と書込データが並列に与えられる。データ読出時においては、アドレス信号を与え、制御信号を読出モード状態に設定することにより、アドレス信号に従ってデータが出力される。 As described above, commands, sector addresses, column addresses, and data are given to the terminal group 22 in a time-sharing manner. On the other hand, the linear flash memory has a control signal terminal group 23 for receiving a control signal CATL, an address signal terminal group 24 for receiving an address signal AD, and write / read data as schematically shown in FIG. An input / output data terminal group 25 for inputting / outputting DQ is included. Address signal AD and input / output data DQ are applied via separate terminal groups. The write / erase operation is executed by giving a write or erase command to the data input / output terminal group 25. In this linear flash memory, at the time of data writing, after a command is given, an address signal and write data are given in parallel. At the time of data reading, data is output according to the address signal by applying an address signal and setting the control signal to the read mode state.

したがって、このリニアフラッシュメモリ１１とファイルストレージ用フラッシュメモリ１３とは、ピン配置が異なり、応じてバスの配置が異なり、またコマンドの印加方式も異なる。そこで、バス変換回路１９により、バスの接続およびコマンドの変換を行なう。 Therefore, the linear flash memory 11 and the file storage flash memory 13 have different pin arrangements, different bus arrangements, and different command application methods. Therefore, the bus conversion circuit 19 performs bus connection and command conversion.

図８に示すように、バス変換回路１８は、内部バス９に含まれる制御バス２３ａ、アドレスバス２４ａおよびデータバス２５ａを、それぞれ、制御信号バス２１ａおよびデータ／アドレスバス２２ａに変換する。内部バス９において別々のバス２４ａおよび２５ａを介して伝達されるアドレス信号ＡＤおよびデータＤＱが、ファイルストレージ用フラッシュメモリ１３のピン配置に対応するため、アドレス／データバス２２ａに時分割的に結合する。制御バス２３ａ上の制御信号ＣＡＴＬは、制御バス２１ａ上に伝達される。 As shown in FIG. 8, the bus conversion circuit 18 converts the control bus 23a, the address bus 24a and the data bus 25a included in the internal bus 9 into a control signal bus 21a and a data / address bus 22a, respectively. Address signal AD and data DQ transmitted through separate buses 24a and 25a in internal bus 9 correspond to the pin arrangement of file storage flash memory 13, and are therefore coupled in time division to address / data bus 22a. . The control signal CATL on the control bus 23a is transmitted on the control bus 21a.

このバス変換回路１８を利用することにより、制御部８は、通常の、アドレスバスとデータ入出力バスとが別々に設けられるリニアフラッシュメモリおよびランダム・アクセス・メモリ１２と同様の制御を行なってアクセスすることができる。このバス変換回路１８は、バスの変換機能および、この時分割態様での信号のデータの送受信を実行する。このようなバス変換回路１８を利用することにより、制御部８は、ファイルストレージ用フラッシュメモリ１３のピン配置およびシリアルアクセスに基づく特異性をそれほど意識することなくファイルストレージ用フラッシュメモリ１３にアクセスすることができる。すなわち、このファイルストレージ用フラッシュメモリ１３を、たとえばＨＤＤ（ハードディスクドライブ）の標準インタフェース仕様であるＡＴＡ（ＡＴアタッチメント（ＩＤＥ（インテグレーティッド・デバイス・エレクトロニクス）））インタフェースを有する記憶装置として制御することができる。 By using the bus conversion circuit 18, the control unit 8 performs the same control as that of the normal linear flash memory and the random access memory 12 in which the address bus and the data input / output bus are separately provided. can do. The bus conversion circuit 18 executes a bus conversion function and transmission / reception of signal data in this time division manner. By using such a bus conversion circuit 18, the control unit 8 can access the file storage flash memory 13 without much awareness of the specificity based on the pin arrangement and serial access of the file storage flash memory 13. Can do. That is, the file storage flash memory 13 can be controlled as a storage device having an ATA (AT attachment (IDE (Integrated Device Electronics))) interface, which is a standard interface specification of an HDD (Hard Disk Drive), for example. .

なお、この場合、一般に普及しているバス変換回路のインタフェースとして、ＰＣＭＣＩＡ（パーソナル・コンピュータ・メモリ・カード・インターナショナル・アソシエーション）が策定したＰＣＭＣＩＡ−ＡＴＡ仕様が利用されてもよく、またさまざまなフラッシュＥＥＰＲＯＭ（フラッシュメモリ）に固有の書換アルゴリズムコードで構成されるソフトウェアモジュールであるＭＴＤ（メモリテクノロジードライバ）を用いてフラッシュメモリへのアクセスが行なわれてもよい。また、バス変換回路１９がコマンドの変換機能を持っていてもよい。リニアフラッシュメモリ利用時とファイルストレージ用フラッシュメモリ利用時の制御部８の動作上の差をできるだけなくし、制御部８の仕様変更（プログラムの変更）をできるだけ少なくする。 In this case, the PCMCIA-ATA specification established by PCMCIA (Personal Computer Memory Card International Association) may be used as an interface for a bus conversion circuit that is widely used, and various flash EEPROMs may be used. The flash memory may be accessed using an MTD (memory technology driver) which is a software module configured by a rewrite algorithm code unique to (flash memory). The bus conversion circuit 19 may have a command conversion function. The difference in operation of the control unit 8 when using the linear flash memory and when using the file storage flash memory is eliminated as much as possible, and the specification change (program change) of the control unit 8 is minimized.

以上のように、この発明の実施の形態２に従えば、ファイルストレージ用フラッシュメモリと内部バスとの間に、バスの接続を変更するバス変換回路を設けているため、このファイルストレージ用フラッシュメモリの固有の特徴を意識することなく、制御部はファイルストレージ用フラッシュメモリへアクセスすることができ、フラッシュメモリ管理ソフトウェアを大幅に変更することなく、このファイルストレージ用フラッシュメモリへのアクセスが可能となる。 As described above, according to the second embodiment of the present invention, since the bus conversion circuit for changing the bus connection is provided between the file storage flash memory and the internal bus, this file storage flash memory The controller can access the file storage flash memory without being aware of the unique features of the file storage, and can access the file storage flash memory without significantly changing the flash memory management software. .

［実施の形態３］
図９は、この発明の実施の形態３に従う携帯電話の構成を概略的に示す図である。この図９に示す携帯電話においては、バス変換回路１９およびファイルストレージ用フラッシュメモリ１３がメモリカード３０として一体化される。他の構成は、図５に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。 [Embodiment 3]
FIG. 9 schematically shows a structure of the mobile phone according to the third embodiment of the present invention. In the mobile phone shown in FIG. 9, the bus conversion circuit 19 and the file storage flash memory 13 are integrated as a memory card 30. Other configurations are the same as those shown in FIG. 5, and corresponding portions are denoted by the same reference numerals, and detailed description thereof is omitted.

このメモリカード３０は、携帯電話と着脱可能であり、携帯電話の図示しないコネクタを介して内部バス９に結合される。図１０に示すように、メモリカード３０と携帯電話（内部バス９）の間のインタフェース回路３１を、ＰＣカードスタンダーズ準拠またはより小型化されたコンパクトフラッシュ仕様準拠または、その他のより小型化されたカード仕様準拠とする。また、メモリカード３０内に含まれるファイルストレージ用フラッシュメモリの格納データを、パーソナルコンピュータ等で一般的に使用されるファイルフォーマットとする。 The memory card 30 is detachable from the mobile phone and is coupled to the internal bus 9 via a connector (not shown) of the mobile phone. As shown in FIG. 10, the interface circuit 31 between the memory card 30 and the mobile phone (internal bus 9) has a compact flash specification compliant with the PC card standards or a smaller size, or other smaller cards. Conform to the specifications. The data stored in the file storage flash memory included in the memory card 30 is a file format generally used in a personal computer or the like.

図１１は、制御部８のフラッシュメモリ管理ソフトウェアの構成を概略的に示す図である。インタフェース回路３１を制御するフラッシュメモリ管理ソフトウェアは、データの入出力を制御するためのディスク・オペレーティング・システム（ＤＯＳ）と、ディスクのファイルのアドレス割当をテーブル形態で格納するＤＯＳＦＡＴファイルシステム３３を含む。 FIG. 11 is a diagram schematically showing the configuration of the flash memory management software of the control unit 8. The flash memory management software for controlling the interface circuit 31 includes a disk operating system (DOS) for controlling data input / output and a DOS FAT file system 33 for storing disk file address assignments in the form of a table.

このＤＯＳＦＡＴファイルシステムは、ハードディスクなどのディスク装置のファイルのアドレスを管理する。このＤＯＳＦＡＴファイルシステム３３を利用して、メモリカード３０のファイルストレージ用フラッシュメモリの格納データをファイル化する。 This DOS FAT file system manages file addresses of disk devices such as hard disks. Using the DOSFAT file system 33, the data stored in the file storage flash memory of the memory card 30 is converted into a file.

すなわち、図１２に示すように、インターネット接続時において受信データが、クラスタ♯０、♯１、♯２、…の形で転送される（またはパケット形態であってもよい）。クラスタ♯０、♯１、♯２、…に対し、それぞれファイル名および論理セクタアドレスを付す。このファイル名および論理セクタアドレスを、ファイルストレージ用フラッシュメモリのセクタアドレス（およびコラムアドレス）に対応させる。ファイルストレージ用フラッシュメモリ１３においては、クラスタ単位でデータがセクタに対応づけて格納され、そのアドレス領域が、クラスタ単位でセクタアドレスと対応づけてＤＯＳＦＡＴファイルシステム３３により管理される。 That is, as shown in FIG. 12, received data is transferred in the form of clusters # 0, # 1, # 2,... When connected to the Internet (or may be in packet form). File names and logical sector addresses are assigned to clusters # 0, # 1, # 2,. This file name and logical sector address are made to correspond to the sector address (and column address) of the flash memory for file storage. In the file storage flash memory 13, data is stored in association with sectors in cluster units, and the address area is managed by the DOS FAT file system 33 in association with sector addresses in cluster units.

ＤＯＳＦＡＴファイルシステム３３は、通常のパーソナルコンピュータにおいて利用される外部記憶装置に対するインタフェース仕様である。したがって、メモリカード３０に対するインタフェース仕様を、ファイルフォーマット仕様として、ファイルストレージ用フラッシュメモリの記憶データを管理しているため、携帯電話で受信したインターネットのプロバイダから与えられる画像および音楽データを、パーソナルコンピュータなどの機器と送受信することができる。すなわち、パーソナルコンピュータにより、携帯電話により格納された画像または音楽データを取込み加工し、またパーソナルコンピュータによりダウンロードあるいは作成した画像および音楽データを、メモリカード３０に格納し、この後に、メモリカード３０を携帯電話装置に接続することにより、携帯電話により画像または音楽データの再生およびこれらのデータの転送を行なうことができる。 The DOSFAT file system 33 is an interface specification for an external storage device used in a normal personal computer. Therefore, since the stored data in the flash memory for file storage is managed using the interface specification for the memory card 30 as the file format specification, the image and music data received from the Internet provider received by the mobile phone is stored in a personal computer or the like. You can send and receive with other devices. That is, an image or music data stored by a mobile phone is captured and processed by a personal computer, and an image and music data downloaded or created by the personal computer are stored in the memory card 30. Thereafter, the memory card 30 is carried by the mobile phone. By connecting to a telephone device, it is possible to play back image data or music data and transfer these data using a mobile phone.

なお、上述の実施例においては、ＤＯＳＦＡＴファイルシステム３３が利用されているが、フラッシュメモリのための、フラッシュ用ファイルシステム（ＦＦＳ）が用いられてもよく、またこのフラッシュ用ファイルシステムが前述のＭＴＤと組合わせて用いられてもよい。 In the above-described embodiment, the DOS FAT file system 33 is used. However, a flash file system (FFS) for a flash memory may be used, and this flash file system may be the MTD described above. And may be used in combination.

なお、これらのフラッシュ管理用のソフトウェアは、インタフェース回路３１に準備されず、カード接続時、制御部８がＲＯＭ１８からのルーチンに従ってフラッシュメモリ１３から読出してランダム・アクセス・メモリ１２に格納してもよい。 The flash management software is not prepared in the interface circuit 31, and when the card is connected, the control unit 8 may read from the flash memory 13 according to the routine from the ROM 18 and store it in the random access memory 12. .

［変更例］
図１３は、この発明の実施の形態３の変更例の構成を示す図である。この図１３に示す構成においては、メモリカード３５はファイルストレージ用フラッシュメモリ１３のみを含む。メモリカード３５は、バス変換回路１９を含むアダプタ４０を介して内部バス９に結合される。この場合、メモリカード３５は、アダプタ４０と着脱可能であり、またアダプタ４０は、携帯電話本体に内蔵してもよく、また、携帯電話と着脱可能としてもよい。インタフェース仕様は、上で説明した構成と同じである。 [Example of change]
FIG. 13 shows a configuration of a modification of the third embodiment of the present invention. In the configuration shown in FIG. 13, the memory card 35 includes only the file storage flash memory 13. The memory card 35 is coupled to the internal bus 9 via an adapter 40 including the bus conversion circuit 19. In this case, the memory card 35 is detachable from the adapter 40, and the adapter 40 may be built in the mobile phone main body, or may be detachable from the mobile phone. The interface specification is the same as the configuration described above.

この図１３に示す構成の場合、メモリカード３５は、パーソナルコンピュータのスロットおよび携帯電話のスロット両者に適合させる必要はない。アダプタ４０により、このメモリカード３５のピン端子等の接続を調整し、パーソナルコンピュータなどの他の機器との互換性を維持する。パーソナルコンピュータの規格に合わせたメモリカード３５を利用して、携帯電話をインターネットなどの携帯情報端末機器として利用することができる。 In the case of the configuration shown in FIG. 13, the memory card 35 need not be adapted to both the slot of the personal computer and the slot of the mobile phone. The adapter 40 adjusts the connection of the pin terminals and the like of the memory card 35 and maintains compatibility with other devices such as a personal computer. By using a memory card 35 that conforms to the standards of personal computers, a mobile phone can be used as a portable information terminal device such as the Internet.

以上のように、この発明の実施の形態３に従えば、ファイルストレージ用フラッシュメモリをメモリカードとして携帯電話と着脱可能とし、そのインタフェース仕様を標準仕様に準拠させ、ファイルフォーマット化したデータを格納するように構成しているため、パーソナルコンピュータとのデータの送受も容易となり、より用途の広い情報携帯端末機器を実現することができる。 As described above, according to the third embodiment of the present invention, the file storage flash memory can be attached to and detached from the mobile phone as a memory card, the interface specification conforms to the standard specification, and the file formatted data is stored. Since it is configured as described above, it is easy to send and receive data to and from a personal computer, and a more versatile portable information terminal device can be realized.

［実施の形態４］
図１４は、この発明の実施の形態４に従う携帯電話の構成を概略的に示す図である。この図１４に示す構成においては、制御ユニット４５は、ＭＰＵコア（制御部）８、バス変換回路１９、ランダム・アクセス・メモリ１２およびファイルストレージ用フラッシュメモリ１３を一体的に含む。ＭＰＵコア８は、電源投入時の初期化動作を行なうルーチンを格納するリード・オンリ・メモリ（ＲＯＭ）１８を含む。 [Embodiment 4]
FIG. 14 schematically shows a structure of the mobile phone according to the fourth embodiment of the present invention. In the configuration shown in FIG. 14, the control unit 45 integrally includes an MPU core (control unit) 8, a bus conversion circuit 19, a random access memory 12, and a file storage flash memory 13. The MPU core 8 includes a read only memory (ROM) 18 that stores a routine for performing an initialization operation when the power is turned on.

この図１４に示す構成においては、制御ユニット４５は、ＭＰＵコア８、ランダム・アクセス・メモリ１２およびファイルストレージ用フラッシュメモリ１３を一体的に含んでおり、バス変換回路１９およびランダム・アクセス・メモリ（ＲＡＭ）１２は、ＭＰＵコア８の内部バスに結合される。この場合、制御ユニット４５は、図示しないインタフェース回路を介して内部バス９に結合される。したがって、制御ユニット４５の占有面積を低減することができ、小型な携帯電話を実現することができる。 In the configuration shown in FIG. 14, the control unit 45 integrally includes an MPU core 8, a random access memory 12, and a flash memory 13 for file storage, and a bus conversion circuit 19 and a random access memory ( RAM) 12 is coupled to the internal bus of the MPU core 8. In this case, the control unit 45 is coupled to the internal bus 9 via an interface circuit (not shown). Therefore, the area occupied by the control unit 45 can be reduced, and a small mobile phone can be realized.

この図１４に示す構成において、制御ユニット４５に、ファイルストレージ用フラッシュメモリ１３およびランダム・アクセス・メモリ（ＲＡＭ）１２を含めているため、メモリ容量等の機能が不足することが考えられる。この場合、先の実施の形態１から３に示したように、内部バス９に不足する機能（メモリ等）を接続することにより、その機能不足を補うことができる。 In the configuration shown in FIG. 14, since the control unit 45 includes the file storage flash memory 13 and the random access memory (RAM) 12, it is considered that functions such as memory capacity are insufficient. In this case, as shown in the first to third embodiments, the lack of function can be compensated by connecting the lacking function (memory or the like) to the internal bus 9.

以上のように、この発明の実施の形態４に従えば、制御部を構成するＭＰＵコア、ファイルストレージ用フラッシュメモリ１３、バス変換回路１９およびランダム・アクセス・メモリ１２を一体的に構成しているため、占有面積を低減することができ（またワンチップマイクロプロセサとして実現することができるため）、小型軽量の携帯電話を実現することができる。 As described above, according to the fourth embodiment of the present invention, the MPU core, the file storage flash memory 13, the bus conversion circuit 19, and the random access memory 12 constituting the control unit are integrally configured. Therefore, the occupied area can be reduced (because it can be realized as a one-chip microprocessor), and a small and lightweight mobile phone can be realized.

［他の適用例］
実施の形態１から４においては、制御部の命令メモリとして機能するランダム・アクセス・メモリ（ＲＡＭ）はスタティック・ランダム・アクセス・メモリとして説明している。しかしながら、このランダム・アクセス・メモリ１２としては、高速動作するたとえばクロック信号に同期して動作するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を利用しても同様の効果を得ることができる。 [Other application examples]
In the first to fourth embodiments, the random access memory (RAM) functioning as the instruction memory of the control unit is described as a static random access memory. However, the same effect can be obtained by using a dynamic random access memory (DRAM) that operates at high speed, for example, in synchronization with a clock signal, as the random access memory 12.

ファイルストレージ用フラッシュメモリのメモリセル構造を概略的に示す図である。It is a figure which shows roughly the memory cell structure of the flash memory for file storage. ファイルストレージ用フラッシュメモリの構成を概略的に示す図である。It is a figure which shows schematically the structure of the flash memory for file storage. この発明の実施の形態１に従う携帯電話の構成を概略的に示す図である。It is a figure which shows schematically the structure of the mobile telephone according to Embodiment 1 of this invention. 図３に示すファイルストレージ用フラッシュメモリの記憶領域の構成を概略的に示す図である。FIG. 4 is a diagram schematically showing a configuration of a storage area of the file storage flash memory shown in FIG. 3. この発明の実施の形態２に従う携帯電話の構成を概略的に示す図である。It is a figure which shows schematically the structure of the mobile telephone according to Embodiment 2 of this invention. （Ａ）は、ファイルストレージ用フラッシュメモリのピン配置を概略的に示し、（Ｂ）は、（Ａ）に示す端子群２２への信号の印加シーケンスを概略的に示す図である。(A) schematically shows the pin arrangement of the file storage flash memory, and (B) schematically shows a signal application sequence to the terminal group 22 shown in (A). リニアフラッシュメモリのピン配置を概略的に示す図である。It is a figure which shows roughly the pin arrangement of a linear flash memory. 図４に示すバス変換回路の機能を概略的に示す図である。FIG. 5 schematically shows functions of the bus conversion circuit shown in FIG. 4. この発明の実施の形態３に従う携帯電話の構成を概略的に示す図である。It is a figure which shows roughly the structure of the mobile telephone according to Embodiment 3 of this invention. この発明の実施の形態３のカード接続の構成を概略的に示す図である。It is a figure which shows schematically the structure of the card | curd connection of Embodiment 3 of this invention. 図１０に示すインタフェース回路の記憶する管理ソフトウェアの構成を概略的に示す図である。It is a figure which shows roughly the structure of the management software which the interface circuit shown in FIG. 10 memorize | stores. 図１１に示す管理ソフトウェアのデータのファイル管理の構成を概略的に示す図である。It is a figure which shows roughly the structure of the file management of the data of the management software shown in FIG. この発明の実施の形態３の変更例の携帯電話の構成を概略的に示す図である。It is a figure which shows schematically the structure of the mobile telephone of the modification of Embodiment 3 of this invention. この発明の実施の形態４に従う携帯電話の構成を概略的に示す図である。It is a figure which shows schematically the structure of the mobile telephone according to Embodiment 4 of this invention. 従来の携帯電話の構成を概略的に示す図である。It is a figure which shows schematically the structure of the conventional mobile telephone. 図１５に示すリニアフラッシュメモリのメモリセル構造を概略的に示す図である。FIG. 16 schematically shows a memory cell structure of the linear flash memory shown in FIG. 15.

Explanation of symbols

Ｓ♯０−Ｓ♯ｎセクタ、１アンテナ、２高周波回路、３ベースバンド処理回路、４信号処理部、５符号／復号化回路、８制御部、９内部バス、１０キーパッド、１２ランダム・アクセス・メモリ、１３ファイルストレージ用フラッシュメモリ、１４伸長回路、１９バス変換回路、３０，３５メモリカード、４０インタフェース回路、４５制御ユニット。 S # 0-S # n Sector, 1 Antenna, 2 High frequency circuit, 3 Baseband processing circuit, 4 Signal processing unit, 5 Coding / decoding circuit, 8 Control unit, 9 Internal bus, 10 Keypad, 12 Random access Memory, 13 File storage flash memory, 14 Decompression circuit, 19 Bus conversion circuit, 30, 35 Memory card, 40 Interface circuit, 45 Control unit.

Claims

A mobile phone that can be connected to the Internet,
A baseband processing unit, a control unit, a nonvolatile memory, and a volatile memory;
The nonvolatile memory has first and second areas for storing programs executed by the control unit,
During the power-on process, the control unit performs control to transfer the first program stored in the first area of the nonvolatile memory to the volatile memory, and is stored in the volatile memory after the transfer is completed. Control to read and execute the first program;
When performing data communication through the Internet connection, the control unit performs control to transfer the second program stored in the second area of the nonvolatile memory to the volatile memory, and stores the program in the volatile memory after the transfer is completed. A mobile phone that controls to read and execute the second program, and that can temporarily store data received from the Internet in the volatile memory and then store it in the data storage area of the nonvolatile memory .