JPH1011027A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH1011027A JPH1011027A JP16175596A JP16175596A JPH1011027A JP H1011027 A JPH1011027 A JP H1011027A JP 16175596 A JP16175596 A JP 16175596A JP 16175596 A JP16175596 A JP 16175596A JP H1011027 A JPH1011027 A JP H1011027A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- liquid crystal
- crystal display
- horizontal
- video signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Transforming Electric Information Into Light Information (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【課題】 適正に映像信号の水平移動位置の調整が可能
な液晶表示装置を提供することを目的とする。 【解決手段】 複数の走査ラインと複数の信号ラインと
がマトリックス状に配列されて成る液晶表示パネル９
を、走査ドライバ７及び信号ドライバ８により駆動し
て、映像信号を表示させる液晶表示装置１において、コ
ントローラ５は、液晶パネル９における映像信号の水平
表示位置を調整し、また、映像信号との位相差が略一定
のバーストゲートパルスを出力し、ＲＧＢデコーダ３及
び反転アンプ４は、夫々バーストゲートパルスに基づい
て、映像信号のバースト信号の抽出及び映像信号のペデ
スタルクランプを行う。
な液晶表示装置を提供することを目的とする。 【解決手段】 複数の走査ラインと複数の信号ラインと
がマトリックス状に配列されて成る液晶表示パネル９
を、走査ドライバ７及び信号ドライバ８により駆動し
て、映像信号を表示させる液晶表示装置１において、コ
ントローラ５は、液晶パネル９における映像信号の水平
表示位置を調整し、また、映像信号との位相差が略一定
のバーストゲートパルスを出力し、ＲＧＢデコーダ３及
び反転アンプ４は、夫々バーストゲートパルスに基づい
て、映像信号のバースト信号の抽出及び映像信号のペデ
スタルクランプを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に関
し、特には、水平表示位置調整機能を備えた液晶表示装
置に関する。
し、特には、水平表示位置調整機能を備えた液晶表示装
置に関する。
【０００２】
【従来の技術】近時、液晶表示装置は、薄型軽量、低電
圧駆動、及び低消費電力等の利点があるため、ＴＶや、
パーソナルコンピュータ等のディスプレイとして広く利
用されている。
圧駆動、及び低消費電力等の利点があるため、ＴＶや、
パーソナルコンピュータ等のディスプレイとして広く利
用されている。
【０００３】ところで、液晶表示装置、特に液晶テレビ
にあっては、図１の概念図に示すように、その表示画面
に映像信号を表示するに際し、表示画面に対して、映像
信号の水平表示位置の中心を正確に設定する必要があ
る。そして、この水平表示位置の調整は、液晶テレビの
内部に備えられたコントローラにより行っており、具体
的には、信号側ドライバに供給する信号ラインの駆動の
開始を指示するスタートパルスＳＲＴのタイミングを調
整することにより行っていた。
にあっては、図１の概念図に示すように、その表示画面
に映像信号を表示するに際し、表示画面に対して、映像
信号の水平表示位置の中心を正確に設定する必要があ
る。そして、この水平表示位置の調整は、液晶テレビの
内部に備えられたコントローラにより行っており、具体
的には、信号側ドライバに供給する信号ラインの駆動の
開始を指示するスタートパルスＳＲＴのタイミングを調
整することにより行っていた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
液晶表示装置にあっては、映像信号のバースト信号の抽
出やペデスタルクランプの際に基準となる上記バースト
ゲートパルスと上記スタート信号とを同一の水平カウン
タに基づいて生成していたため、水平表示位置をずらす
べくスタートパルスをずらすと、それに伴って、バース
トゲートパルスと映像信号との位相がずれ、ビデオ信号
のバースト信号及びクランプ位置からはずれてしまいバ
ースト信号の抽出やペデスタルクランプが適正に行えな
いという問題がある。
液晶表示装置にあっては、映像信号のバースト信号の抽
出やペデスタルクランプの際に基準となる上記バースト
ゲートパルスと上記スタート信号とを同一の水平カウン
タに基づいて生成していたため、水平表示位置をずらす
べくスタートパルスをずらすと、それに伴って、バース
トゲートパルスと映像信号との位相がずれ、ビデオ信号
のバースト信号及びクランプ位置からはずれてしまいバ
ースト信号の抽出やペデスタルクランプが適正に行えな
いという問題がある。
【０００５】本発明は、上記課題に鑑みてなされたもの
であり、映像信号の水平表示位置の調整を行っても適正
に映像信号のバースト信号の抽出やペデスタルクランプ
をおこなうことが可能な液晶表示装置を提供することを
目的とする。
であり、映像信号の水平表示位置の調整を行っても適正
に映像信号のバースト信号の抽出やペデスタルクランプ
をおこなうことが可能な液晶表示装置を提供することを
目的とする。
【０００６】
【課題を解決するための手段】請求項１記載の発明は、
複数の走査ラインと複数の信号ラインの各交点に表示素
子がマトリックス状に配置されて成る液晶表示パネル
を、走査側駆動手段及び信号側駆動手段により駆動し
て、映像信号を表示する液晶表示装置において、前記液
晶表示パネルにおける映像信号の水平表示位置を調整す
る表示位置制御手段と、前記映像信号との位相差が略一
定のバーストゲートパルスを出力するバーストゲートパ
ルス発生手段と、前記バーストゲートパルスに基づいて
前記映像信号のバースト信号の抽出若しくは前記映像信
号のペデスタルクランプを行う信号処理手段と、を備え
たことにより上記課題を解決する。
複数の走査ラインと複数の信号ラインの各交点に表示素
子がマトリックス状に配置されて成る液晶表示パネル
を、走査側駆動手段及び信号側駆動手段により駆動し
て、映像信号を表示する液晶表示装置において、前記液
晶表示パネルにおける映像信号の水平表示位置を調整す
る表示位置制御手段と、前記映像信号との位相差が略一
定のバーストゲートパルスを出力するバーストゲートパ
ルス発生手段と、前記バーストゲートパルスに基づいて
前記映像信号のバースト信号の抽出若しくは前記映像信
号のペデスタルクランプを行う信号処理手段と、を備え
たことにより上記課題を解決する。
【０００７】すなわち、請求項１記載の発明によれば、
複数の走査電極と複数の信号電極とがマトリックス状に
配列されて成る液晶表示パネルを、走査側駆動手段及び
信号側駆動手段により駆動して、映像信号を表示させる
液晶表示装置において、表示位置制御手段は前記液晶表
示パネルにおける映像信号の水平表示位置を調整し、バ
ーストゲートパルス発生手段は映像信号との位相差が略
一定のバーストゲートパルスを出力し、信号処理手段は
バーストゲートパルスに基づいて映像信号のバースト信
号の抽出若しくは映像信号のペデスタルクランプを行
う。
複数の走査電極と複数の信号電極とがマトリックス状に
配列されて成る液晶表示パネルを、走査側駆動手段及び
信号側駆動手段により駆動して、映像信号を表示させる
液晶表示装置において、表示位置制御手段は前記液晶表
示パネルにおける映像信号の水平表示位置を調整し、バ
ーストゲートパルス発生手段は映像信号との位相差が略
一定のバーストゲートパルスを出力し、信号処理手段は
バーストゲートパルスに基づいて映像信号のバースト信
号の抽出若しくは映像信号のペデスタルクランプを行
う。
【０００８】従って、液晶表示パネルに対する映像信号
の水平表示位置を移動しても、適正に映像信号のバース
ト信号の抽出やペデスタルクランプをおこなうことが可
能となる。
の水平表示位置を移動しても、適正に映像信号のバース
ト信号の抽出やペデスタルクランプをおこなうことが可
能となる。
【０００９】また、この場合、請求項２記載の発明の如
く、前記バーストゲートパルス発生手段は、前記信号側
駆動手段に前記液晶表示パネルにおける映像信号の表示
開始を指示するスタートパルスを出力する水平カウンタ
及び水平デコーダとは別に設けられた専用の水平カウン
タ及び水平デコーダからなることが有効である。
く、前記バーストゲートパルス発生手段は、前記信号側
駆動手段に前記液晶表示パネルにおける映像信号の表示
開始を指示するスタートパルスを出力する水平カウンタ
及び水平デコーダとは別に設けられた専用の水平カウン
タ及び水平デコーダからなることが有効である。
【００１０】即ち、請求項２記載の発明によれば、請求
項１記載の発明において、バーストゲートパルスを専用
の水平カウンタ及び水平デコーダにより出力する。
項１記載の発明において、バーストゲートパルスを専用
の水平カウンタ及び水平デコーダにより出力する。
【００１１】従って、バーストゲートパルスを専用の水
平カウンタ及び水平デコーダによって発生する構成であ
る故、液晶表示パネルに対する映像信号の水平表示位置
を移動しても、適正に映像信号のバースト信号の抽出や
ペデスタルクランプをおこなうことが可能となる。
平カウンタ及び水平デコーダによって発生する構成であ
る故、液晶表示パネルに対する映像信号の水平表示位置
を移動しても、適正に映像信号のバースト信号の抽出や
ペデスタルクランプをおこなうことが可能となる。
【００１２】また、請求項３記載の発明は、複数の走査
ラインと複数の信号ラインの各交点に表示素子がマトリ
ックス状に配置されて成る液晶表示パネルを、走査側駆
動手段及び信号側駆動手段により駆動して、映像信号を
表示する液晶表示装置において、発振制御信号に応じて
基本クロックを生成するＶＣＯ回路と、前記基本クロッ
クをカウントする第１カウンタ手段と、前記第１カウン
タ手段のカウンタ値に基づいて、前記液晶表示パネルに
おける映像信号の表示開始を指示するスタートパルスを
前記信号側駆動手段に出力し、かつ、走査クロックを出
力する第１デコード手段と、映像信号の遅延情報に基づ
いて、前記走査クロックを遅延させて得られる遅延信号
を出力する遅延手段と、前記遅延信号を水平同期信号と
位相同期させるべく発振制御信号を出力するＰＬＬ回路
と、前記基本クロックをカウントし、かつ、前記遅延信
号によってカウンタ値がリセットされる第２カウンタ手
段と、前記第２カウンタ手段のカウンタ値に基づいて、
バーストゲートパルスを出力するバーストゲートパルス
発生手段と、前記バーストゲートパルスに基づいて、前
記映像信号のバースト信号の抽出若しくは前記映像信号
のペデスタルクランプを行う信号処理手段と、を備えた
ことにより上記課題を解決する。
ラインと複数の信号ラインの各交点に表示素子がマトリ
ックス状に配置されて成る液晶表示パネルを、走査側駆
動手段及び信号側駆動手段により駆動して、映像信号を
表示する液晶表示装置において、発振制御信号に応じて
基本クロックを生成するＶＣＯ回路と、前記基本クロッ
クをカウントする第１カウンタ手段と、前記第１カウン
タ手段のカウンタ値に基づいて、前記液晶表示パネルに
おける映像信号の表示開始を指示するスタートパルスを
前記信号側駆動手段に出力し、かつ、走査クロックを出
力する第１デコード手段と、映像信号の遅延情報に基づ
いて、前記走査クロックを遅延させて得られる遅延信号
を出力する遅延手段と、前記遅延信号を水平同期信号と
位相同期させるべく発振制御信号を出力するＰＬＬ回路
と、前記基本クロックをカウントし、かつ、前記遅延信
号によってカウンタ値がリセットされる第２カウンタ手
段と、前記第２カウンタ手段のカウンタ値に基づいて、
バーストゲートパルスを出力するバーストゲートパルス
発生手段と、前記バーストゲートパルスに基づいて、前
記映像信号のバースト信号の抽出若しくは前記映像信号
のペデスタルクランプを行う信号処理手段と、を備えた
ことにより上記課題を解決する。
【００１３】即ち、請求項３記載の発明によれば、複数
の走査ラインと複数の信号ラインの各交点に表示素子が
マトリックス状に配置されて成る液晶表示パネルを、走
査側駆動手段及び信号側駆動手段により駆動して、映像
信号を表示する液晶表示装置において、ＶＣＯ回路は、
発振制御信号に応じて基本クロックを生成し、第１カウ
ンタ手段は、基本クロックをカウントし、第デコード手
段は、第１カウンタ手段のカウンタ値に基づいて、液晶
表示パネルにおける映像信号の表示開始を指示するスタ
ートパルスを信号側駆動手段に出力すると共に走査クロ
ックを出力し、遅延手段は遅延情報に基づいて、走査ク
ロックを遅延させて得られる遅延信号を出力し、ＰＬＬ
回路は遅延信号を映像信号の水平同期信号と位相同期さ
せるべく発振制御信号を出力し、第２カウンタは基本ク
ロックをカウントし、かつ前記遅延信号によってカウン
タ値がリセットされ、バースゲートパルス発生手段は第
２カウンタ手段のカウンタ値に基づいて、バーストゲー
トパルスを出力し、そして、信号処理手段はバーストゲ
ートパルスに基づいて、映像信号のバースト信号の抽出
若しくは前記映像信号のペデスタルクランプを行う。
の走査ラインと複数の信号ラインの各交点に表示素子が
マトリックス状に配置されて成る液晶表示パネルを、走
査側駆動手段及び信号側駆動手段により駆動して、映像
信号を表示する液晶表示装置において、ＶＣＯ回路は、
発振制御信号に応じて基本クロックを生成し、第１カウ
ンタ手段は、基本クロックをカウントし、第デコード手
段は、第１カウンタ手段のカウンタ値に基づいて、液晶
表示パネルにおける映像信号の表示開始を指示するスタ
ートパルスを信号側駆動手段に出力すると共に走査クロ
ックを出力し、遅延手段は遅延情報に基づいて、走査ク
ロックを遅延させて得られる遅延信号を出力し、ＰＬＬ
回路は遅延信号を映像信号の水平同期信号と位相同期さ
せるべく発振制御信号を出力し、第２カウンタは基本ク
ロックをカウントし、かつ前記遅延信号によってカウン
タ値がリセットされ、バースゲートパルス発生手段は第
２カウンタ手段のカウンタ値に基づいて、バーストゲー
トパルスを出力し、そして、信号処理手段はバーストゲ
ートパルスに基づいて、映像信号のバースト信号の抽出
若しくは前記映像信号のペデスタルクランプを行う。
【００１４】従って、簡単な回路構成により、液晶表示
パネルに対する映像信号の水平表示位置を移動した場合
でも、適正に映像信号のバースト信号の抽出やペデスタ
ルクランプをおこなうことが可能となる。
パネルに対する映像信号の水平表示位置を移動した場合
でも、適正に映像信号のバースト信号の抽出やペデスタ
ルクランプをおこなうことが可能となる。
【００１５】また、この場合、請求項４記載の発明の如
く、液晶表示パネルは、アクテイブマトリックス型とす
ることが有効である。
く、液晶表示パネルは、アクテイブマトリックス型とす
ることが有効である。
【００１６】
【発明の実施の形態】以下、図面を参照して、本発明を
適用した好適な実施の形態を説明する。図１〜図４は、
本実施の形態に係る液晶表示装置を説明するための図で
ある。
適用した好適な実施の形態を説明する。図１〜図４は、
本実施の形態に係る液晶表示装置を説明するための図で
ある。
【００１７】図１は、本発明を適用した液晶表示装置１
の回路構成を示すブロック図である。図２は、図１のコ
ントローラの具体的回路構成例を示す図である。図３
は、液晶表示装置１のタイミングチャートである。
の回路構成を示すブロック図である。図２は、図１のコ
ントローラの具体的回路構成例を示す図である。図３
は、液晶表示装置１のタイミングチャートである。
【００１８】図１に示す液晶表示装置１は、ＲＧＢデコ
ーダ３、反転アンプ４、コントローラ５、アンプ６、走
査ドライバ７、信号側ドライバ８、及び液晶表示パネル
（ＬＣＤ）９等から構成されている。
ーダ３、反転アンプ４、コントローラ５、アンプ６、走
査ドライバ７、信号側ドライバ８、及び液晶表示パネル
（ＬＣＤ）９等から構成されている。
【００１９】先ず、図１及び図２に示される液晶表示装
置１の各部から出力される信号の機能を説明する。ＦＲ
ＰはＲＧＢの原色信号やＶCOMの極性を反転させるため
の反転信号であり、ＤＣＫは信号側ドライバ８内のシフ
トレジスタをシフトさせるためのドットクロック（シフ
トクロック）であり、ＳＲＴは信号側ドライバ８内のシ
フトレジスタのスタートパルスであり、ＣＬＲ信号は信
号側ドライバ８内のシフトレジスタのクリア及びドライ
バ出力のプリチャージ（若しくはディスチャージ）のタ
イミング信号であり、ＯＥ信号は信号側ドライバ８内の
サンプルホールド回路のＳ／Ｈ出力のアウトイネーブル
信号であり、ＧＲＥＳ信号は走査ドライバ７内のゲート
出力をリセットするゲート出力リセット信号であり、Ｇ
ＰＣＫ信号は走査ドライバ７内のゲートパルス及びシフ
トレジスタのシフトクロックであり、遅延制御信号ＴＣ
は映像信号の遅延量を可変する制御信号であり、並び
に、ＢＧＰはＲＧＢデコーダ３によるコンポジット映像
信号Ｃsyからのバースト信号の抽出及び反転アンプ４に
よるペデスタルクランプのためのタイミング信号であ
る。
置１の各部から出力される信号の機能を説明する。ＦＲ
ＰはＲＧＢの原色信号やＶCOMの極性を反転させるため
の反転信号であり、ＤＣＫは信号側ドライバ８内のシフ
トレジスタをシフトさせるためのドットクロック（シフ
トクロック）であり、ＳＲＴは信号側ドライバ８内のシ
フトレジスタのスタートパルスであり、ＣＬＲ信号は信
号側ドライバ８内のシフトレジスタのクリア及びドライ
バ出力のプリチャージ（若しくはディスチャージ）のタ
イミング信号であり、ＯＥ信号は信号側ドライバ８内の
サンプルホールド回路のＳ／Ｈ出力のアウトイネーブル
信号であり、ＧＲＥＳ信号は走査ドライバ７内のゲート
出力をリセットするゲート出力リセット信号であり、Ｇ
ＰＣＫ信号は走査ドライバ７内のゲートパルス及びシフ
トレジスタのシフトクロックであり、遅延制御信号ＴＣ
は映像信号の遅延量を可変する制御信号であり、並び
に、ＢＧＰはＲＧＢデコーダ３によるコンポジット映像
信号Ｃsyからのバースト信号の抽出及び反転アンプ４に
よるペデスタルクランプのためのタイミング信号であ
る。
【００２０】次に、液晶表示装置１の各部の構成を説明
する。先ず、映像入力端子２から入力したＮＴＳＣ方式
のコンポジット映像信号はＲＧＢデコーダ３に送られ
る。
する。先ず、映像入力端子２から入力したＮＴＳＣ方式
のコンポジット映像信号はＲＧＢデコーダ３に送られ
る。
【００２１】ＲＧＢデコーダ３は、入力されたコンポジ
ット映像信号に対して同期分離検出や、コントローラ５
から出力されるバーストゲートパルスＢＧＰに応じてバ
ースト信号を抽出してクロマ処理等の処理を施すことに
よりＲ，Ｇ，Ｂの原色信号と水平同期信号Ｈ及び垂直同
期信号Ｖよりなる同期信号とをデコード出力するもので
あり、得られた各同期信号Ｈ，Ｖをコントローラ５へ、
原色信号Ｒ，Ｇ，Ｂを反転アンプ４へ夫々出力する。
ット映像信号に対して同期分離検出や、コントローラ５
から出力されるバーストゲートパルスＢＧＰに応じてバ
ースト信号を抽出してクロマ処理等の処理を施すことに
よりＲ，Ｇ，Ｂの原色信号と水平同期信号Ｈ及び垂直同
期信号Ｖよりなる同期信号とをデコード出力するもので
あり、得られた各同期信号Ｈ，Ｖをコントローラ５へ、
原色信号Ｒ，Ｇ，Ｂを反転アンプ４へ夫々出力する。
【００２２】反転アンプ４は、ＲＧＢデコーダ３から供
給される原色信号Ｒ，Ｇ，Ｂをコントローラ５からのＢ
ＧＰ信号に応じてペデスタルクランプすると共に、コン
トローラ５から出力される反転信号ＦＲＰに応じて走査
ライン単位及びフィールド単位で適宣極性を反転させて
得られる反転信号Ｒ，Ｇ，Ｂを上記信号側ドライバ８へ
出力する。
給される原色信号Ｒ，Ｇ，Ｂをコントローラ５からのＢ
ＧＰ信号に応じてペデスタルクランプすると共に、コン
トローラ５から出力される反転信号ＦＲＰに応じて走査
ライン単位及びフィールド単位で適宣極性を反転させて
得られる反転信号Ｒ，Ｇ，Ｂを上記信号側ドライバ８へ
出力する。
【００２３】コントローラ５は、その詳細な構成は後述
するが、液晶表示装置１の各部の制御を司り、具体的に
は、ＲＧＢデコーダ３から供給される同期信号Ｈ，Ｖに
基づいて、液晶表示パネル（ＬＣＤ）９の信号ラインを
駆動する信号側ドライバ８に水平制御信号（ＳＴＲ，Ｏ
Ｅ，ＣＬＲ，ＤＣＫ）を、同走査ラインを駆動する走査
側ドライバ７に垂直制御信号（ＧＲＳＴ，ＧＲＥＳ，Ｇ
ＰＣＫ）を夫々出力する。また、コントローラ５は、反
転信号ＦＲＰ生成して、反転アンプ４及びアンプ６に夫
々出力すると共に、水平タイミング信号ＢＧＰを生成し
て、ＲＧＢデコーダ３及び反転アンプ４に夫々出力す
る。そして、コントローラ５は、映像信号の遅延量を可
変する情報入力である遅延制御信号ＴＣに基づいて、映
像信号の水平表示位置を調整すべく、上記スタートパル
スＳＲＴの出力タイミングを制御する。
するが、液晶表示装置１の各部の制御を司り、具体的に
は、ＲＧＢデコーダ３から供給される同期信号Ｈ，Ｖに
基づいて、液晶表示パネル（ＬＣＤ）９の信号ラインを
駆動する信号側ドライバ８に水平制御信号（ＳＴＲ，Ｏ
Ｅ，ＣＬＲ，ＤＣＫ）を、同走査ラインを駆動する走査
側ドライバ７に垂直制御信号（ＧＲＳＴ，ＧＲＥＳ，Ｇ
ＰＣＫ）を夫々出力する。また、コントローラ５は、反
転信号ＦＲＰ生成して、反転アンプ４及びアンプ６に夫
々出力すると共に、水平タイミング信号ＢＧＰを生成し
て、ＲＧＢデコーダ３及び反転アンプ４に夫々出力す
る。そして、コントローラ５は、映像信号の遅延量を可
変する情報入力である遅延制御信号ＴＣに基づいて、映
像信号の水平表示位置を調整すべく、上記スタートパル
スＳＲＴの出力タイミングを制御する。
【００２４】アンプ６は、コントローラ５から入力する
反転信号ＦＲＰによって走査ライン単位及びフィールド
単位で適宣極性を反転させたコモン（共通）電圧ＶCOM
を生成して液晶表示パネル（ＬＣＤ）９の共通電極に供
給する。
反転信号ＦＲＰによって走査ライン単位及びフィールド
単位で適宣極性を反転させたコモン（共通）電圧ＶCOM
を生成して液晶表示パネル（ＬＣＤ）９の共通電極に供
給する。
【００２５】走査ドライバ７は、シフトレジスタ及びゲ
ート回路等からなり、コントローラ５から供給される垂
直制御信号に基づいて、ゲート電圧（走査電圧）ＶGを
生成し、液晶表示パネル９内の所定の走査ラインＸｎ
（ｎ＝１〜２３４）に印加して選択駆動する。
ート回路等からなり、コントローラ５から供給される垂
直制御信号に基づいて、ゲート電圧（走査電圧）ＶGを
生成し、液晶表示パネル９内の所定の走査ラインＸｎ
（ｎ＝１〜２３４）に印加して選択駆動する。
【００２６】信号側ドライバ８は、シフトレジスタ、サ
ンプルホールド回路、レベルシフタ回路、及びゲート回
路等からなり、反転アンプ４から供給される反転信号
Ｒ，Ｇ，Ｂ及びコントローラ５から供給される水平制御
信号に基づいて、ドレイン電圧（信号電圧）ＶDを生成
して、液晶表示パネル９の信号ラインＹｍ（ｍ＝１〜２
８０）に順次印加する。
ンプルホールド回路、レベルシフタ回路、及びゲート回
路等からなり、反転アンプ４から供給される反転信号
Ｒ，Ｇ，Ｂ及びコントローラ５から供給される水平制御
信号に基づいて、ドレイン電圧（信号電圧）ＶDを生成
して、液晶表示パネル９の信号ラインＹｍ（ｍ＝１〜２
８０）に順次印加する。
【００２７】液晶表示パネル９は、アクティブマトリッ
クス型が採用されており、図示しない基板上に２３４本
の走査ライン（ゲートライン）Ｘｎと２８０本の信号ラ
イン（ドレインライン）Ｙｍがマトリックス状に配置さ
れて成り、そして、走査ラインＸｎと信号ラインＹｍの
各交点にはｎチャンネルＭＯＳ型のＴＦＴ（thin film
transistor）素子からなるスイッチング素子と、そのス
イッチング素子のソース側に画素電極が接続されて液晶
容量が構成された画素を有している。各ＴＦＴ素子（図
示せず）は、そのゲートがそれぞれ対応する走査ライン
（ゲートライン）Ｘｎに接続されており、そのドレイン
がそれぞれ対応する信号ライン（ドレインライン）Ｙｍ
に接続されている。また、各ＴＦＴ素子は、そのソース
に液晶容量がそれぞれ接続されており、液晶容量を構成
する他方の電極には、共通電圧（コモン電圧）ＶCOMの
供給されるコモンライン（図示せず）が接続されてい
る。
クス型が採用されており、図示しない基板上に２３４本
の走査ライン（ゲートライン）Ｘｎと２８０本の信号ラ
イン（ドレインライン）Ｙｍがマトリックス状に配置さ
れて成り、そして、走査ラインＸｎと信号ラインＹｍの
各交点にはｎチャンネルＭＯＳ型のＴＦＴ（thin film
transistor）素子からなるスイッチング素子と、そのス
イッチング素子のソース側に画素電極が接続されて液晶
容量が構成された画素を有している。各ＴＦＴ素子（図
示せず）は、そのゲートがそれぞれ対応する走査ライン
（ゲートライン）Ｘｎに接続されており、そのドレイン
がそれぞれ対応する信号ライン（ドレインライン）Ｙｍ
に接続されている。また、各ＴＦＴ素子は、そのソース
に液晶容量がそれぞれ接続されており、液晶容量を構成
する他方の電極には、共通電圧（コモン電圧）ＶCOMの
供給されるコモンライン（図示せず）が接続されてい
る。
【００２８】そして、液晶表示パネル９では、上述の走
査ドライバ７及び信号ドライバ８によって順次走査ライ
ンＸｎ及び信号ラインＹｍが選択駆動されて、順次選択
された各画素毎の液晶容量等に映像信号に対応するドレ
イン電圧（信号電圧）ＶDが印加され、電荷が保持され
ることにより、映像信号が表示される。
査ドライバ７及び信号ドライバ８によって順次走査ライ
ンＸｎ及び信号ラインＹｍが選択駆動されて、順次選択
された各画素毎の液晶容量等に映像信号に対応するドレ
イン電圧（信号電圧）ＶDが印加され、電荷が保持され
ることにより、映像信号が表示される。
【００２９】ところで、図２は上記コントローラ５の詳
細な回路構成を例示するもので、コントローラ５は、Ｐ
ＬＬ回路５１、ＶＣＯ（発振回路）回路５２、ＢＧＰデ
コーダ５３、水平カウンタ２回路５４、遅延制御回路５
５、水平デコーダ５６、水平カウンタ５７、ドットＣＫ
発生回路５８、同期制御回路５９、垂直デコーダ６０、
垂直カウンタ６１、及びＦＰＲ発生回路６２等から構成
されている。先ず、ＲＧＢデコーダ３からの水平同期信
号ＨはＰＬＬ回路５１に、垂直同期信号Ｖは同期制御回
路５７に夫々入力される。
細な回路構成を例示するもので、コントローラ５は、Ｐ
ＬＬ回路５１、ＶＣＯ（発振回路）回路５２、ＢＧＰデ
コーダ５３、水平カウンタ２回路５４、遅延制御回路５
５、水平デコーダ５６、水平カウンタ５７、ドットＣＫ
発生回路５８、同期制御回路５９、垂直デコーダ６０、
垂直カウンタ６１、及びＦＰＲ発生回路６２等から構成
されている。先ず、ＲＧＢデコーダ３からの水平同期信
号ＨはＰＬＬ回路５１に、垂直同期信号Ｖは同期制御回
路５７に夫々入力される。
【００３０】上記水平カウンタ５７は、ＶＣＯ回路５２
から出力される基本ＣＫをカウントして、入力される映
像信号の１水平走査期間内におけるドット位置をカウン
トする。
から出力される基本ＣＫをカウントして、入力される映
像信号の１水平走査期間内におけるドット位置をカウン
トする。
【００３１】上記水平デコーダ５６は、入力される映像
信号の１水平走査期間内におけるドット位置をカウント
する水平カウンタ５７のカウント値に基づいて、スター
トパルスＳＲＴ、出力イネーブル信号ＯＥ及びクリア信
号ＣＬＲを水平制御信号の一部として信号側ドライバ８
に出力し、また、ゲートリセット信号ＧＲＥＳ信号及び
ゲートパルスクロックＧＰＣＫを垂直制御信号の一部と
して走査側ドライバ７に出力する。また、水平デコーダ
５６は、走査線クロックとなる内部水平同期信号（内部
Ｈ）を垂直カウンタ６１及びＦＲＰ発生回路６２に出力
すると共に、当該内部水平同期信号をリセット信号Ｒと
して上記水平カウンタ５７へ夫々出力する。そして、水
平デコーダ５６は、水平カウンタ５７のカウント値に基
づいて、走査クロックＰＨを生成して遅延制御回路５５
に出力する。
信号の１水平走査期間内におけるドット位置をカウント
する水平カウンタ５７のカウント値に基づいて、スター
トパルスＳＲＴ、出力イネーブル信号ＯＥ及びクリア信
号ＣＬＲを水平制御信号の一部として信号側ドライバ８
に出力し、また、ゲートリセット信号ＧＲＥＳ信号及び
ゲートパルスクロックＧＰＣＫを垂直制御信号の一部と
して走査側ドライバ７に出力する。また、水平デコーダ
５６は、走査線クロックとなる内部水平同期信号（内部
Ｈ）を垂直カウンタ６１及びＦＲＰ発生回路６２に出力
すると共に、当該内部水平同期信号をリセット信号Ｒと
して上記水平カウンタ５７へ夫々出力する。そして、水
平デコーダ５６は、水平カウンタ５７のカウント値に基
づいて、走査クロックＰＨを生成して遅延制御回路５５
に出力する。
【００３２】遅延制御回路５５は、水平デコーダ５６か
ら出力される走査クロックＰＨを、入力する遅延量制御
信号ＴＣに応じて遅延させた遅延パルスＰＨ１を生成し
て、ＰＬＬ回路５１に出力すると共に、当該遅延パルス
ＰＨ１をリセット信号として水平カウンタ５７に出力す
る。
ら出力される走査クロックＰＨを、入力する遅延量制御
信号ＴＣに応じて遅延させた遅延パルスＰＨ１を生成し
て、ＰＬＬ回路５１に出力すると共に、当該遅延パルス
ＰＨ１をリセット信号として水平カウンタ５７に出力す
る。
【００３３】ＰＬＬ回路５１は、遅延制御回路５５から
供給される遅延パルスＰＨ１とＲＧＢデコーダ３から供
給される水平同期信号Ｈとの位相が一致するように、Ｖ
ＣＯ（電圧発振制御回路）５２の発振制御信号の電圧を
制御する。
供給される遅延パルスＰＨ１とＲＧＢデコーダ３から供
給される水平同期信号Ｈとの位相が一致するように、Ｖ
ＣＯ（電圧発振制御回路）５２の発振制御信号の電圧を
制御する。
【００３４】ＶＣＯ回路５２は、発振制御信号の電圧に
対応する周波数で発振して、基本クロックＣＫを出力す
る。
対応する周波数で発振して、基本クロックＣＫを出力す
る。
【００３５】水平カウンタ２回路５４は、入力される映
像信号の１水平走査期間内におけるドット位置（基本ク
ロックＣＫ）をカウントする。尚、このカウント値は遅
延パルスＰＨ１信号の立ち上がりエッジでリセットされ
る。
像信号の１水平走査期間内におけるドット位置（基本ク
ロックＣＫ）をカウントする。尚、このカウント値は遅
延パルスＰＨ１信号の立ち上がりエッジでリセットされ
る。
【００３６】ＢＧＰデコーダ５３は、水平カウンタ２回
路５４から出力されるカウント値に基づいて、バースト
ゲートパルスＢＧＰを生成して、ＲＧＢデコーダ３及び
反転アンプ４に出力する。
路５４から出力されるカウント値に基づいて、バースト
ゲートパルスＢＧＰを生成して、ＲＧＢデコーダ３及び
反転アンプ４に出力する。
【００３７】上記ドットクロック発生回路５８は、ＶＣ
Ｏ５２から出力される基本クロックＣＫを適宜分周して
ドットクロックＤＣＫを生成して、水平制御信号の一部
として信号側ドライバ８に出力する。
Ｏ５２から出力される基本クロックＣＫを適宜分周して
ドットクロックＤＣＫを生成して、水平制御信号の一部
として信号側ドライバ８に出力する。
【００３８】上記同期制御回路５９は、上記ＲＧＢデコ
ーダ３から供給される垂直同期信号Ｖと垂直デコーダ６
０からの検出信号により内部垂直同期信号（内部Ｖ）を
発生し、これをリセット信号として上記垂直カウンタ６
１、ＦＲＰ発生回路６２へ夫々出力する。
ーダ３から供給される垂直同期信号Ｖと垂直デコーダ６
０からの検出信号により内部垂直同期信号（内部Ｖ）を
発生し、これをリセット信号として上記垂直カウンタ６
１、ＦＲＰ発生回路６２へ夫々出力する。
【００３９】垂直デコーダ６０は、上記水平デコーダ５
６の出力する内部水平同期信号（内部Ｈ）により映像信
号中の１フィールド内における走査線位置をカウントす
る垂直カウンタ６１のカウント値に基づいて、ゲートス
タート信号ＧＳＲＴを上記垂直制御信号の一部として走
査側ドライバ７へ出力する一方、カウンタ値が２６２．
５の際に、上記同期制御回路５９へ検出信号を送出す
る。
６の出力する内部水平同期信号（内部Ｈ）により映像信
号中の１フィールド内における走査線位置をカウントす
る垂直カウンタ６１のカウント値に基づいて、ゲートス
タート信号ＧＳＲＴを上記垂直制御信号の一部として走
査側ドライバ７へ出力する一方、カウンタ値が２６２．
５の際に、上記同期制御回路５９へ検出信号を送出す
る。
【００４０】ＦＲＰ発生回路６２は、水平デコーダ５６
から出力される内部水平同期信号（内部Ｈ）及び同期制
御回路５９からの内部垂直同期信号（内部Ｖ）により、
液晶表示パネル９の走査ライン単位及びフィールド単位
で電極にかかる電圧の極性を反転させるための反転信号
ＦＲＰを発生し、反転アンプ４及びアンプ６に出力す
る。
から出力される内部水平同期信号（内部Ｈ）及び同期制
御回路５９からの内部垂直同期信号（内部Ｖ）により、
液晶表示パネル９の走査ライン単位及びフィールド単位
で電極にかかる電圧の極性を反転させるための反転信号
ＦＲＰを発生し、反転アンプ４及びアンプ６に出力す
る。
【００４１】続いて、上記構成の液晶表示装置１の動作
を図３のタイミングチャートを参照して説明する。先
ず、映像入力端子２から入力する図３（Ａ）の如きＮＴ
ＳＣ方式のコンポジット映像信号ＣsyはＲＧＢデコーダ
３へ送られる。
を図３のタイミングチャートを参照して説明する。先
ず、映像入力端子２から入力する図３（Ａ）の如きＮＴ
ＳＣ方式のコンポジット映像信号ＣsyはＲＧＢデコーダ
３へ送られる。
【００４２】ＲＧＢデコーダ３では、入力されたコンポ
ジット映像信号Ｃsyに対して同期分離検出や、ＢＧＰデ
コーダ５３から出力される図３（Ｅ）の如きバーストゲ
ートパルスＢＧＰに応じてバースト信号を抽出してクロ
マ処理等の処理を施すことによりＲ，Ｇ，Ｂの原色信号
と水平同期信号Ｈ及び垂直同期信号Ｖよりなる同期信号
とをデコード出力するもので、得られた図３（Ｂ）の如
き水平同期信号Ｈをコントローラ５内のＰＬＬ回路５１
に、垂直同期信号Ｖをコントローラ５内の同期制御回路
５９に、原色信号Ｒ，Ｇ，Ｂを反転アンプ４に夫々出力
する。
ジット映像信号Ｃsyに対して同期分離検出や、ＢＧＰデ
コーダ５３から出力される図３（Ｅ）の如きバーストゲ
ートパルスＢＧＰに応じてバースト信号を抽出してクロ
マ処理等の処理を施すことによりＲ，Ｇ，Ｂの原色信号
と水平同期信号Ｈ及び垂直同期信号Ｖよりなる同期信号
とをデコード出力するもので、得られた図３（Ｂ）の如
き水平同期信号Ｈをコントローラ５内のＰＬＬ回路５１
に、垂直同期信号Ｖをコントローラ５内の同期制御回路
５９に、原色信号Ｒ，Ｇ，Ｂを反転アンプ４に夫々出力
する。
【００４３】反転アンプ４は、ＲＧＢデコーダ３から供
給される原色信号Ｒ，Ｇ，ＢをＢＧＰデコーダ５３から
出力されるバーストゲートパルスＢＧＰに応じてペデス
タルクランプすると共に、水平デコーダ５６から出力さ
れる反転信号ＦＲＰに応じて、走査ライン単位及びフィ
ールド単位で適宣極性を反転させて得られる反転信号
Ｒ，Ｇ，Ｂを上記信号側ドライバ８へ供給する。
給される原色信号Ｒ，Ｇ，ＢをＢＧＰデコーダ５３から
出力されるバーストゲートパルスＢＧＰに応じてペデス
タルクランプすると共に、水平デコーダ５６から出力さ
れる反転信号ＦＲＰに応じて、走査ライン単位及びフィ
ールド単位で適宣極性を反転させて得られる反転信号
Ｒ，Ｇ，Ｂを上記信号側ドライバ８へ供給する。
【００４４】アンプ６は、コントローラ５内のＦＰＲ発
生回路６２からの反転信号ＦＲＰにより走査ライン単位
及びフィールド単位で適宣極性を反転させたコモン（共
通）電圧ＶCOMを生成して液晶表示パネル９の共通電極
へ供給する。
生回路６２からの反転信号ＦＲＰにより走査ライン単位
及びフィールド単位で適宣極性を反転させたコモン（共
通）電圧ＶCOMを生成して液晶表示パネル９の共通電極
へ供給する。
【００４５】コントローラ５では、映像信号を液晶表示
パネル９の中央位置に表示すべく、映像信号の水平表示
位置の制御を行う。即ち、遅延制御信号ＴＣに基づい
て、映像信号の水平位置を調整すべく、信号側ドライバ
８に信号ラインの駆動の開始を指示する上記スタートパ
ルスＳＲＴの出力タイミングを調整する。そして、コン
トローラ５は、専用に設けられたＢＧＰデコーダ５３及
び水平カウンタ５４により図３（Ｅ）の如きバーストゲ
ートパルスＢＧＰを生成して、ＲＧＢデコーダ３及び反
転アンプ４にそれぞれ出力する。
パネル９の中央位置に表示すべく、映像信号の水平表示
位置の制御を行う。即ち、遅延制御信号ＴＣに基づい
て、映像信号の水平位置を調整すべく、信号側ドライバ
８に信号ラインの駆動の開始を指示する上記スタートパ
ルスＳＲＴの出力タイミングを調整する。そして、コン
トローラ５は、専用に設けられたＢＧＰデコーダ５３及
び水平カウンタ５４により図３（Ｅ）の如きバーストゲ
ートパルスＢＧＰを生成して、ＲＧＢデコーダ３及び反
転アンプ４にそれぞれ出力する。
【００４６】以下、コントローラ内の動作を具体的に説
明する。水平デコーダ５６は、入力される映像信号の１
水平走査期間内におけるドット位置をカウントする水平
カウンタ５７のカウント値に基づいて、ゲートリセット
信号ＧＲＥＳ信号及びゲートパルスクロックＧＰＣＫを
垂直制御信号の一部として走査ドライバ７に出力し、ま
た、各水平走査期間が開始すると、図３（Ｇ）の如きス
タート信号ＳＴＲ及びクリア信号ＣＲＬを、また、所定
期間経過後出力イネーブル信号ＯＥを信号側ドライバ８
に出力する。また、水平デコーダ５６は、走査線クロッ
クとなる図３（Ｆ）の如き内部水平同期信号（内部Ｈ）
を垂直カウンタ６１及びＦＲＰ発生回路６２へ出力し、
また、当該内部水平同期信号（内部Ｈ）をリセット信号
Ｒとして上記水平カウンタ５７へ夫々出力する。また、
水平デコーダ５６は、水平カウンタ５７のカウンタ値に
基づいて、図３（Ｃ）の如き、１周期が１ＨのＤＵＴＹ
５０％の走査クロックＰＨを遅延制御回路５５に出力す
る。ここで、内部水平同期信号（内部Ｈ），走査クロッ
クＰＨ，及びスタートパルスＳＲＴは同一カウンタ（上
記水平カウンタ５７）により生成されるため、これら信
号の位相関係は不変である。
明する。水平デコーダ５６は、入力される映像信号の１
水平走査期間内におけるドット位置をカウントする水平
カウンタ５７のカウント値に基づいて、ゲートリセット
信号ＧＲＥＳ信号及びゲートパルスクロックＧＰＣＫを
垂直制御信号の一部として走査ドライバ７に出力し、ま
た、各水平走査期間が開始すると、図３（Ｇ）の如きス
タート信号ＳＴＲ及びクリア信号ＣＲＬを、また、所定
期間経過後出力イネーブル信号ＯＥを信号側ドライバ８
に出力する。また、水平デコーダ５６は、走査線クロッ
クとなる図３（Ｆ）の如き内部水平同期信号（内部Ｈ）
を垂直カウンタ６１及びＦＲＰ発生回路６２へ出力し、
また、当該内部水平同期信号（内部Ｈ）をリセット信号
Ｒとして上記水平カウンタ５７へ夫々出力する。また、
水平デコーダ５６は、水平カウンタ５７のカウンタ値に
基づいて、図３（Ｃ）の如き、１周期が１ＨのＤＵＴＹ
５０％の走査クロックＰＨを遅延制御回路５５に出力す
る。ここで、内部水平同期信号（内部Ｈ），走査クロッ
クＰＨ，及びスタートパルスＳＲＴは同一カウンタ（上
記水平カウンタ５７）により生成されるため、これら信
号の位相関係は不変である。
【００４７】遅延制御回路５５は、水平デコーダから出
力される走査クロックＰＨを遅延量制御信号ＴＣに応じ
て遅延させた遅延パルスＰＨ１をＰＬＬ回路５１に出力
すると共に、リセット信号として水平カウンタ２に出力
する。
力される走査クロックＰＨを遅延量制御信号ＴＣに応じ
て遅延させた遅延パルスＰＨ１をＰＬＬ回路５１に出力
すると共に、リセット信号として水平カウンタ２に出力
する。
【００４８】ＰＬＬ回路５１は、遅延制御回路５５から
供給される遅延パルスＰＨ１とＲＧＢデコーダ３から供
給される図３（Ｂ）の如き水平同期信号Ｈとの位相が一
致するように、ＶＣＯ（電圧発振制御回路）５２の発振
制御信号の電圧を制御する。即ち、ＰＬＬ回路５１によ
り、遅延パルスＰＨ１は、図３（Ｄ）に示す如く、水平
同期信号Ｈに位相同期（ロック）される。
供給される遅延パルスＰＨ１とＲＧＢデコーダ３から供
給される図３（Ｂ）の如き水平同期信号Ｈとの位相が一
致するように、ＶＣＯ（電圧発振制御回路）５２の発振
制御信号の電圧を制御する。即ち、ＰＬＬ回路５１によ
り、遅延パルスＰＨ１は、図３（Ｄ）に示す如く、水平
同期信号Ｈに位相同期（ロック）される。
【００４９】ＶＣＯ回路５２は、発振制御信号の電圧に
対応する周波数で発振して、基本クロックＣＫを生成し
て、水平カウンタ５７、水平カウンタ２回路５４及びド
ットクロック発生回路５８へ出力する。
対応する周波数で発振して、基本クロックＣＫを生成し
て、水平カウンタ５７、水平カウンタ２回路５４及びド
ットクロック発生回路５８へ出力する。
【００５０】また、水平カウンタ２回路５４は、入力さ
れる映像信号の１水平走査期間内におけるドット位置
（基本クロックＣＫ）をカウントし、図３（Ｄ）の如き
遅延パルスＰＨ１信号の立ち上がりエッジでリセットさ
れる。
れる映像信号の１水平走査期間内におけるドット位置
（基本クロックＣＫ）をカウントし、図３（Ｄ）の如き
遅延パルスＰＨ１信号の立ち上がりエッジでリセットさ
れる。
【００５１】ＢＧＰデコーダ５３は、水平カウンタ２回
路５４から出力されるカウント値に基づいて、図３
（Ｅ）の如きバーストゲートパルスを生成して、ＲＧＢ
デコーダ３及び反転アンプ４に出力する。
路５４から出力されるカウント値に基づいて、図３
（Ｅ）の如きバーストゲートパルスを生成して、ＲＧＢ
デコーダ３及び反転アンプ４に出力する。
【００５２】即ち、水平カウンタ２回路５４にリセット
信号として出力される遅延パルスＰＨ１は、水平同期信
号Ｈと位相同期（ロック）しているため、このカウンタ
のカウンタ値のデコードにより生成されるバーストゲー
トパルスＢＧＰは、映像信号との位相差が不変となる。
信号として出力される遅延パルスＰＨ１は、水平同期信
号Ｈと位相同期（ロック）しているため、このカウンタ
のカウンタ値のデコードにより生成されるバーストゲー
トパルスＢＧＰは、映像信号との位相差が不変となる。
【００５３】ドットクロック発生回路５８は、ＶＣＯ回
路５２から出力される基本クロックＣＫを適宜分周して
得られるドットクロックＤＣＫを水平制御信号の一部と
して信号側ドライバ８に出力する。
路５２から出力される基本クロックＣＫを適宜分周して
得られるドットクロックＤＣＫを水平制御信号の一部と
して信号側ドライバ８に出力する。
【００５４】垂直カウンタ６１は、水平デコーダ５６の
出力する図３（Ｆ）の如き内部水平同期信号Ｈ（ライン
ＣＫ）により映像信号中の１フィールド内における走査
線位置をカウントして、カウント値を垂直デコーダ６０
に出力する。
出力する図３（Ｆ）の如き内部水平同期信号Ｈ（ライン
ＣＫ）により映像信号中の１フィールド内における走査
線位置をカウントして、カウント値を垂直デコーダ６０
に出力する。
【００５５】垂直デコーダ６０は、垂直カウンタ５９の
カウント値に従って、例えば、ゲートスタート信号ＧＳ
ＲＴを走査側ドライバ７に出力する。また、ＦＲＰ発生
回路６０は、水平デコーダ５６から出力される内部水平
同期信号及び同期制御回路５９からの内部垂直同期信号
（内部Ｖ）に基づいて、反転信号ＦＲＰを反転アンプ４
及びアンプ６に出力する。
カウント値に従って、例えば、ゲートスタート信号ＧＳ
ＲＴを走査側ドライバ７に出力する。また、ＦＲＰ発生
回路６０は、水平デコーダ５６から出力される内部水平
同期信号及び同期制御回路５９からの内部垂直同期信号
（内部Ｖ）に基づいて、反転信号ＦＲＰを反転アンプ４
及びアンプ６に出力する。
【００５６】走査ドライバ７は、入力するゲートスター
ト信号ＧＳＲＴ、ゲートパルスクロックＧＰＣＫ及びゲ
ートリセット信号ＧＲＥＳに基づいて、走査ラインＸ１
〜Ｘ２３４に、水平走査期間毎に、ゲート電圧（走査電
圧）ＶDを印加する。そして、ゲート電圧ＶDが印加され
た走査ラインＸ１〜Ｘ２３４に接続されたＴＦＴはオン
し、導通状態となる。
ト信号ＧＳＲＴ、ゲートパルスクロックＧＰＣＫ及びゲ
ートリセット信号ＧＲＥＳに基づいて、走査ラインＸ１
〜Ｘ２３４に、水平走査期間毎に、ゲート電圧（走査電
圧）ＶDを印加する。そして、ゲート電圧ＶDが印加され
た走査ラインＸ１〜Ｘ２３４に接続されたＴＦＴはオン
し、導通状態となる。
【００５７】信号側ドライバ８は、反転アンプ４から供
給される反転信号Ｒ，Ｇ，Ｂ、並びに及びコントローラ
５から供給されるタイミング調整された図３（Ｇ）の如
きスタートパルスＳＲＴ、クリア信号ＣＲＬ、及び出力
イネーブル信号ＯＥに基づいて、ドレイン電圧（信号電
圧）ＶDを生成して、液晶表示パネル９の信号ラインＹ
ｍ（ｍ＝１〜２８０）に順次印加する。
給される反転信号Ｒ，Ｇ，Ｂ、並びに及びコントローラ
５から供給されるタイミング調整された図３（Ｇ）の如
きスタートパルスＳＲＴ、クリア信号ＣＲＬ、及び出力
イネーブル信号ＯＥに基づいて、ドレイン電圧（信号電
圧）ＶDを生成して、液晶表示パネル９の信号ラインＹ
ｍ（ｍ＝１〜２８０）に順次印加する。
【００５８】その結果、液晶表示パネル９には、水平位
置調整された映像信号が、図３（Ｈ）に示す如く、表示
されることになる。尚、１垂直走査期間が経過すると、
垂直カウンタ６１のカウント値が２６２．５となり、こ
れに応じて、垂直デコーダ６０は検出信号を同期制御回
路５９に出力する。この信号は、同期制御回路５７によ
り垂直同期信号Ｖに同期化され、ＦＲＰ回路６２及び垂
直カウンタ６１のリセット端子Ｒに供給される。この結
果、垂直カウンタ６１は新たにカウント動作を開始し、
ＦＲＰ発生回路６２は前のフィールドとは逆相のＦＰＲ
信号を出力する。
置調整された映像信号が、図３（Ｈ）に示す如く、表示
されることになる。尚、１垂直走査期間が経過すると、
垂直カウンタ６１のカウント値が２６２．５となり、こ
れに応じて、垂直デコーダ６０は検出信号を同期制御回
路５９に出力する。この信号は、同期制御回路５７によ
り垂直同期信号Ｖに同期化され、ＦＲＰ回路６２及び垂
直カウンタ６１のリセット端子Ｒに供給される。この結
果、垂直カウンタ６１は新たにカウント動作を開始し、
ＦＲＰ発生回路６２は前のフィールドとは逆相のＦＰＲ
信号を出力する。
【００５９】以上説明したように、本実施の形態におい
ては、専用に設けらたＢＧＰデコーダ５３及び水平カウ
ンタ２回路５４によりバーストゲートパルスＢＧＰを出
力し、また、水平カウンタ２回路は、水平同期信号Ｈと
位相同期した遅延パルスＰＨ１の立ち上がりエッジにて
リセットされ、ＢＧＰデコーダ５３は、水平カウンタ２
回路のカウント値のデコードにより当該バーストゲート
パルスＢＧＰを発生させる構成である故、バーストゲー
トパルスＢＧＰと映像信号との位相差が不変となり、Ｒ
ＧＢデコーダ３及び反転アンプ４は、安定した映像信号
のバースト抽出及びペデスタルクランプ動作が可能とな
る。
ては、専用に設けらたＢＧＰデコーダ５３及び水平カウ
ンタ２回路５４によりバーストゲートパルスＢＧＰを出
力し、また、水平カウンタ２回路は、水平同期信号Ｈと
位相同期した遅延パルスＰＨ１の立ち上がりエッジにて
リセットされ、ＢＧＰデコーダ５３は、水平カウンタ２
回路のカウント値のデコードにより当該バーストゲート
パルスＢＧＰを発生させる構成である故、バーストゲー
トパルスＢＧＰと映像信号との位相差が不変となり、Ｒ
ＧＢデコーダ３及び反転アンプ４は、安定した映像信号
のバースト抽出及びペデスタルクランプ動作が可能とな
る。
【００６０】上記した実施の形態において示したタイミ
ングチャートは一例にすぎず、液晶表示パネルに対する
映像信号の水平表示位置を移動しても、映像信号とバー
ストゲートパルスＢＧＰとの位相差を常に略一定とする
構成であれば、如何なる手法を用いても良い。
ングチャートは一例にすぎず、液晶表示パネルに対する
映像信号の水平表示位置を移動しても、映像信号とバー
ストゲートパルスＢＧＰとの位相差を常に略一定とする
構成であれば、如何なる手法を用いても良い。
【００６１】また、上記した実施の形態においては、Ｔ
ＦＴアクティブマトリックス駆動方式を用いているが、
これに限定されるものではなく、例えばＭＩＭ（Metal
Insulator Metal）ダイオードを用いたアクティブマト
リックス駆動方式や単純マトリックス駆動方式を用いて
も良い。
ＦＴアクティブマトリックス駆動方式を用いているが、
これに限定されるものではなく、例えばＭＩＭ（Metal
Insulator Metal）ダイオードを用いたアクティブマト
リックス駆動方式や単純マトリックス駆動方式を用いて
も良い。
【００６２】
【発明の効果】以上に述べた如く、請求項１記載の発明
によれば、液晶表示パネルに対する映像信号の水平表示
位置を移動しても、適正に映像信号のバースト信号の抽
出やペデスタルクランプをおこなうことが可能となる。
によれば、液晶表示パネルに対する映像信号の水平表示
位置を移動しても、適正に映像信号のバースト信号の抽
出やペデスタルクランプをおこなうことが可能となる。
【００６３】また、請求項２記載の発明によれば、バー
ストゲートパルスを専用の水平カウンタ及び水平デコー
ダによって発生する構成である故、液晶表示パネルに対
する映像信号の水平表示位置を移動しても、適正に映像
信号のバースト信号の抽出やペデスタルクランプをおこ
なうことが可能となる。
ストゲートパルスを専用の水平カウンタ及び水平デコー
ダによって発生する構成である故、液晶表示パネルに対
する映像信号の水平表示位置を移動しても、適正に映像
信号のバースト信号の抽出やペデスタルクランプをおこ
なうことが可能となる。
【００６４】また、請求項３記載の発明によれば、液晶
表示パネルに対する映像信号の水平表示位置を移動した
場合でも、適正に映像信号のバースト信号の抽出やペデ
スタルクランプを簡単な回路構成によりおこなうことが
可能となる。
表示パネルに対する映像信号の水平表示位置を移動した
場合でも、適正に映像信号のバースト信号の抽出やペデ
スタルクランプを簡単な回路構成によりおこなうことが
可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る回路構成を示
すブロック図。
すブロック図。
【図２】図１のコントローラ内の詳細な回路構成を示す
ブロック図。
ブロック図。
【図３】同実施の形態に係る動作を説明するためのタイ
ミングチャート。
ミングチャート。
【図４】従来技術を説明するための図。
１ 液晶表示装置 ２ 映像入力端子 ３ ＲＧＢデコーダ ４ 反転アンプ ５ コントローラ ６ アンプ ７ 走査ドライバ ８ 信号ドライバ ９ 液晶表示パネル（ＬＣＤ） ５１ ＰＬＬ回路５１ ５２ ＶＣＯ（発振回路）回路 ５３ ＢＧＰデコーダ ５４ 水平カウンタ２回路 ５５ 遅延制御回路 ５６ 水平デコーダ ５７ 水平カウンタ ５８ ドットＣＫ発生回路 ５９ 同期制御回路 ６０ 垂直デコーダ ６１ 垂直カウンタ ６２ ＦＰＲ発生回路
Claims (4)
- 【請求項１】複数の走査ラインと複数の信号ラインの各
交点に表示素子がマトリックス状に配置されて成る液晶
表示パネルを、走査側駆動手段及び信号側駆動手段によ
り駆動して、映像信号を表示する液晶表示装置におい
て、 前記液晶表示パネルにおける映像信号の水平表示位置を
調整する表示位置制御手段と、 前記映像信号との位相差が略一定のバーストゲートパル
スを出力するバーストゲートパルス発生手段と、 前記バーストゲートパルスに基づいて前記映像信号のバ
ースト信号の抽出若しくは前記映像信号のペデスタルク
ランプを行う信号処理手段と、 を備えたことを特徴とする液晶表示装置。 - 【請求項２】前記バーストゲートパルス発生手段は、前
記信号側駆動手段に前記液晶表示パネルにおける映像信
号の表示開始を指示するスタートパルスを出力する水平
カウンタ及び水平デコーダとは別に設けられた専用の水
平カウント及び水平デコーダからなることを特徴とする
請求項１記載の液晶表示装置。 - 【請求項３】複数の走査ラインと複数の信号ラインの各
交点に表示素子がマトリックス状に配置されて成る液晶
表示パネルを、走査側駆動手段及び信号側駆動手段によ
り駆動して、映像信号を表示する液晶表示装置におい
て、 発振制御信号に応じて基本クロックを出力するＶＣＯ回
路と、 前記基本クロックをカウントする第１カウンタ手段と、 前記第１カウンタ手段のカウンタ値に基づいて、前記液
晶表示パネルにおける映像信号の表示開始を指示するス
タートパルスを前記信号側駆動手段に出力し、かつ、走
査クロックを出力する第１デコード手段と、 前記映像信号の遅延情報に基づいて、前記走査クロック
を遅延させて得られる遅延信号を出力する遅延手段と、 前記遅延信号を水平同期信号と位相同期させるべく前記
発振制御信号を制御するＰＬＬ回路と、 前記基本クロックをカウントし、かつ、前記遅延信号に
よってカウンタ値がリセットされる第２カウンタ手段
と、 前記第２カウンタ手段のカウンタ値に基づいて、バース
トゲートパルスを出力するバーストゲートパルス発生手
段と、 前記バーストゲートパルスに基づいて、前記映像信号の
バースト信号の抽出若しくは前記映像信号のペデスタル
クランプを行う信号処理手段と、 を備えたことを特徴とする液晶表示装置。 - 【請求項４】前記液晶表示パネルは、アクテイブマトリ
ックス型であることを特徴とする請求項１〜３のいずれ
かに記載の液晶表示装置。 【０００１】
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16175596A JP3557480B2 (ja) | 1996-06-21 | 1996-06-21 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16175596A JP3557480B2 (ja) | 1996-06-21 | 1996-06-21 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1011027A true JPH1011027A (ja) | 1998-01-16 |
| JP3557480B2 JP3557480B2 (ja) | 2004-08-25 |
Family
ID=15741280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16175596A Expired - Fee Related JP3557480B2 (ja) | 1996-06-21 | 1996-06-21 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3557480B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006208492A (ja) * | 2005-01-25 | 2006-08-10 | Sharp Corp | 映像処理装置 |
| US7209103B2 (en) | 2002-02-19 | 2007-04-24 | Hitachi, Ltd. | Liquid crystal projector |
| JP2008276250A (ja) * | 2003-06-21 | 2008-11-13 | Lg Display Co Ltd | 液晶表示装置の駆動装置 |
-
1996
- 1996-06-21 JP JP16175596A patent/JP3557480B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7209103B2 (en) | 2002-02-19 | 2007-04-24 | Hitachi, Ltd. | Liquid crystal projector |
| CN100361186C (zh) * | 2002-02-19 | 2008-01-09 | 株式会社日立制作所 | 液晶投影仪 |
| JP2008276250A (ja) * | 2003-06-21 | 2008-11-13 | Lg Display Co Ltd | 液晶表示装置の駆動装置 |
| CN100466049C (zh) * | 2003-06-21 | 2009-03-04 | 乐金显示有限公司 | 液晶显示器的驱动装置 |
| US7609329B2 (en) | 2003-06-21 | 2009-10-27 | Lg Display Co., Ltd. | Driving apparatus for liquid crystal display |
| JP2006208492A (ja) * | 2005-01-25 | 2006-08-10 | Sharp Corp | 映像処理装置 |
| JP4584725B2 (ja) * | 2005-01-25 | 2010-11-24 | シャープ株式会社 | 映像処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3557480B2 (ja) | 2004-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6249399A (ja) | 表示装置 | |
| JP2997356B2 (ja) | 液晶表示装置の駆動方法 | |
| JP5336117B2 (ja) | 液晶表示装置 | |
| TW200947405A (en) | Gate driving waveform control | |
| JP4160539B2 (ja) | 液晶表示装置の駆動装置および駆動方法 | |
| JPH1010489A (ja) | 液晶表示装置 | |
| US8717270B2 (en) | Liquid crystal display device, display control device, and liquid crystal display method | |
| JP2002041003A (ja) | 液晶表示装置、及び液晶駆動方法 | |
| US20060132422A1 (en) | Method of driving liquid crystal display and liquid crystal display | |
| JP3557480B2 (ja) | 液晶表示装置 | |
| JPS6156327A (ja) | 表示パネルの駆動法 | |
| US5703608A (en) | Signal processing circuit | |
| JPH06295164A (ja) | 液晶表示装置 | |
| JP2674484B2 (ja) | アクティブマトリクス液晶表示装置 | |
| JP2000147453A (ja) | 液晶表示駆動装置 | |
| JP3263415B2 (ja) | 液晶表示装置 | |
| JPH0638149A (ja) | Ｌｃｄパネルの駆動回路 | |
| JP3567568B2 (ja) | 液晶駆動方法 | |
| JP2000029437A (ja) | 表示駆動回路 | |
| JPH08248929A (ja) | 液晶表示装置 | |
| JPH0955917A (ja) | 表示装置 | |
| JP3422248B2 (ja) | 液晶表示装置の駆動回路 | |
| JPH0981092A (ja) | 液晶表示装置 | |
| JPH03235918A (ja) | 液晶表示装置 | |
| JP2001075071A (ja) | 液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040413 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040426 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |