JPH10107848A - デジタル・データ・パケットを処理するシステムの同期化のためのクロック信号発生器 - Google Patents

Abstract

(57)【要約】 【課題】 ＭＰＥＧデータにも適用し得る簡易な構造
での復号。 【解決手段】 デジタルデータパケット（１０）を処理
するシステムの同期化のための本発明のクロック信号発
生器は、クロック基準値（ＰＣＲ）を蓄積し電圧制御発
振器（７８）の制御の下でインクリメントされる演算手
段（６８−ａ，７４）、及び演算手段（６８−ａ，７
４）の内容を蓄積する手段（６８−ｂ，７６）を有し、
ヘッダー信号（１２）を復号するハードウェア手段（６
４）を有し、演算手段（６８−ａ，７４）の内容を蓄積
手段（６８−ｂ，７６）及び処理ユニット（６６）に転
送して、前記クロック値（ＰＣＲ）を復号するためパケ
ットのユースフル信号（１４）を復号し、前記特性（２
８）の位置と前記基準クロック値（ＰＣＲ）の位置の間
の発振器の遷移の数の関数として、蓄積手段（６８−
ｂ，７６）にホールドされた値を修正し、更に前記電圧
を計算し、前記クロック信号を発生させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタルデータパケット
を処理するシステムの同期化のためのクロック信号発生
器に関連し、特に転送装置とのデジタルテレビ信号受信
装置の同期化に適している。

【０００２】

【従来の技術及びその課題】一般的に、デジタルテレビ
信号は、入力信号から音声データパケット及び映像デー
タパケットを選択し、それぞれ音声ストリーム及び映像
ストリームを形成するようにこれらのパケットを復号す
ることによって、受信装置の復号器で復号される。音声
データストリームは、アナログ音響信号を形成するた
め、音声復号器を用いて復号される。同様に、映像デー
タストリームは、クロミナンス信号及びルミネセンス信
号の画像を形成するために用いられる。デジタルテレビ
信号は、現在は、転送装置の周波数を２７ＭＨｚに固定
する、ＭＰＥＧといわれる標準のフォーマットを用いて
転送される。映像と音声の間の正確な同期化を得るた
め、受信装置を転送装置と同期させる必要がある。

【０００３】ＭＰＥＧ標準に従い、特にＭＰＥＧ２フォ
ーマットに基き、テレビ信号のデータパケットは、非常
に精密で非常に信頼性の高いクロック基準値を転送する
ために用いられ、受信装置は音声及び映像信号の同期化
処理のためのクロック信号を発生することが可能であ
る。従来の、プログラム・クロック基準値をデータパケ
ットから抽出でき、この値からこのような同期化クロッ
ク信号を合成することのできる受信装置は、すべてのパ
ケットを復号するため、結果として比較的複雑な復号手
段と高容量蓄積手段とを必要とする。更に、この機能を
満たすクロック信号発生器は、ハードウェアの形で実行
されており、それ故１つのフォーマットに特有であっ
た。

【０００４】

【課題を達成するための手段及び作用】本発明の目的は
これらの欠点を克服することである。従って、本発明の
主題は、それぞれユースフル信号及びユースフル信号の
内容に関連する情報を有するヘッダー信号を含むデジタ
ルデータパケットを処理するシステムの、前記パケット
の１つによってそれぞれ転送されるプログラム・クロッ
ク基準値（ＰＣＲ）に基き、転送装置において、同期化
のためのクロック信号発生器であって、プログラム・ク
ロック基準値（ＰＣＲ）を蓄積するのに適し電圧制御発
振器の制御の下でインクリメントされる演算手段、及び
演算手段の内容を蓄積する手段とを有するクロック信号
発生器において、各パケットのヘッダー信号を復号する
ハードウェア手段を有し、対応するパケットのユースフ
ル信号内において、プログラム・クロック基準値（ＰＣ
Ｒ）の符号化のビットを有する適応フィールドのプレゼ
ンスを示す特性をこのヘッダー信号から抽出するのに適
しており、演算手段の内容を蓄積手段及び中央処理ユニ
ットに転送させて、前記プログラム・クロック基準値
（ＰＣＲ）を復号するために各パケットのユースフル信
号を復号し、適応フィールドのプレゼンスを示す前記特
性の位置とユースフル信号の前記プログラム・クロック
基準値（ＰＣＲ）の位置の間の電圧制御発振器の遷移の
数の関数として、蓄積手段にホールドされた値を修正
し、更に、前記中央処理ユニットは、前記電圧制御発振
器を駆動する前記制御電圧を計算し、前記同期化クロッ
ク信号を発生させることを特徴とする。

【０００５】この発生器は更に、各パケットのユースフ
ル信号を復号するソフトウェア手段を有し、そこからこ
のユースフル信号内のクロック基準値のプレゼンスを示
すフィールド及び初期化制御フィールドを抽出し、前記
中央処理ユニットは、前記フィールドに応答して前記演
算手段のプログラム・クロック基準値の蓄積をさせ、前
記復号ソフトウェア手段は前記中央処理ユニットに含ま
れる。特定の実施例に従い、演算手段は、プログラム・
クロック基準値を符号化するための及び相補容量（comp
lementary capacity）のエクスパンションのためのいく
つかのビットを蓄積するのに適する演算回路を有し、前
記カウンタによって生成される割込み信号に応答して中
央処理ユニットによって作動されるメモリを有する。

【０００６】前記クロック基準値は４２ビット以上に符
号化され、カウンタは１６ビットを有するカウンタであ
り、エクスパンションは相補容量のスタティック・ラン
ダム・アクセス・メモリであることが好ましい。他の実
施例に従い、演算手段の内容を蓄積する手段は、スタテ
ィック・ランダム・アクセス・メモリの一領域から成
る、メモリ及び相補容量のエクスパンションを有するレ
ジスタを有し、演算手段の内容を蓄積する。前記プログ
ラム・クロック基準値は４２ビット以上に符号化され、
ラッチは１６ビットの容量を有し、エクスパンションは
３２ビットのスタティック・ランダム・アクセス・メモ
リの一領域であることが望ましい。

【０００７】このように、これらの後者の実施例に従
い、中央処理ユニットのオペレーションは容易になり簡
略化される。本発明は、例示のため、添付の図面を参照
して示した、以下の記述を参照することによってより明
確に理解できる。

【０００８】

【実施例】本発明の一実施例を図面を参照して説明す
る。図１は、ＭＰＥＧ２フォーマットのデジタルテレビ
信号の構成を示す。この図は、上から下に拡大されてお
り、データパケットの種々の構成要素を示している。Ｍ
ＰＥＧ２フォーマットに従い、一連のデジタルデータパ
ケットから成る信号、例えば１０は、それぞれ１８８バ
イトを有し、直列で秒速６０Ｍｂｉｔに近い速度、並列
で秒速７．５Ｍｂｉｔに近い速度で、転送装置によって
転送される。各パケット１０は、4 バイトを有するヘッ
ダー信号１２、及び１８４バイトを有するユースフル・
デジタル信号１４を含む。

【０００９】図１は、ヘッダー信号１２は、対応するパ
ケットを識別し復号する種々のユースフル・フィールド
を有することを更に示す。これらのフィールドは以下の
通りである。８ビット以上に符号化された同期化表示１
６、１ビット以上に符号化されたトランスポート・エラ
ー表示１８、１ビット以上に符号化されたユースフル信
号又はプレイロード信号表示のスタート２０、１ビット
以上に符号化された転送又はトランスポート優先順位表
示２２、１３ビット以上に符号化されたパケット識別２
４、２ビット以上に符号化された転送スクランブル制御
表示２６、２ビット以上に符号化された適応フィールド
制御表示２８、及び４ビット以上に符号化された連続性
（continuity）カウンタ３０。

【００１０】各ヘッダー信号１２は、ユースフル・デジ
タルデータ信号１４の内容に関連する情報を提供する。
パケット識別２４はそれが属するパケットのアドレスを
識別し、クロック基準値を有するパケットは独自のパケ
ット識別２４によって識別される。

【００１１】更に、適応フィールド制御表示は、以下の
符号化の機能として、ユースフル信号１４の内容を表示
する。値“００”は、対応するパケットが除去されるべ
きであることを示し、値“０１”は、ユースフル信号表
示のスタート２０が“１”に等しい場合、新しい映像シ
ーケンス又は音声シーケンスが転送されていることを示
すか、あるいはユースフル信号が映像又は音声シーケン
スを有することを示す、データストリームのヘッダー信
号ＰＥＳでユースフル信号がスタートすることを示し、
値“１Ｘ”は、クロック基準値の存在（existence ）を
表示せず、ユースフル信号が受信装置に対する適応フィ
ールド３２を有することを示す。

【００１２】適応フィールド制御表示が“１Ｘ”に等し
い場合の構成に従い、受信装置のための適応フィールド
３２は、特に、４２ビット以上に符号化された同期化ク
ロック基準値３６（今後はＰＣＲという）の符号化のた
めのオプショナルフィールド３４、１ビット以上に符号
化され、この値のＰＣＲ値が発生器を初期化するために
用いられるべきであることを示す非連続性表示３８、及
び、１ビット以上に符号化され、ＰＣＲ値のパケットの
プレゼンスを示し、今後ＰＣＲフラッグと呼ぶフラッグ
４０を含む。本発明で用いられていないユースフル信号
１４の他のビットは、×で表し、今後説明しない。

【００１３】図２は、上述の構成のデータパケットから
クロック基準値ＰＣＲを抽出でき、この値から転送装置
との受信装置の同期化のためのクロック信号を発生させ
ることができる、一般的なタイプの同期化クロック信号
発生器の構成を示す。クロック信号発生器４２は、その
うちの１つのみをこの図に示すデジタルデータパケット
１０を入力として受取る。今後、このデータパケット１
０はＰＣＲ値３６がそこで符号化されている適合フィー
ルド１４を有すると仮定する。発生器４２は、パケット
復号手段４６、４２ビットの容量を有する新しいＰＣＲ
を蓄積する手段４８、４２ビットＰＣＲカウンタ５０、
４２ビットの容量を有するカレント（current ）ＰＣＲ
を蓄積する手段５２、中央処理ユニット５４、及び電圧
制御発振器５６を有する。更に、デジタル・フィルタ５
７、アナログＰＣＲ値を有するよう意図されているレジ
スタ５８、シグマ- デルタ型のデジタル- アナログ変換
器６０、及びローパス・フィルタ６２を有する。

【００１４】この発生器は、以下のように作動する。復
号器４６は、矢印Ｆで示すようにパケット１０を受取
り、ヘッダー信号１２及びデータ信号１４を復号する。
この復号の間、適合フィールド制御表示２８（図１）の
特定の値を決定する。ユースフル信号１４が適合フィー
ルド３２を有するとき、復号器４６は、図示されてはい
ないが非連続性表示３８及びＰＣＲフラッグ４０の値を
ランダム・アクセス・メモリに蓄積する。その後、中央
処理ユニット５４は、これらのフィールドの値をテスト
する。非連続性表示３８が“１”に等しい場合、ＰＣＲ
のこの後の値は発生器を初期化するために用いられるべ
きであることを示し、この後のＰＣＲ値３６は新しいＰ
ＣＲを蓄積する手段４８からＰＣＲカウンタ５０へ転送
される。

【００１５】更に、ＰＣＲフラッグが“１”に等しく、
パケットが新しいＰＣＲを有することを示す場合、復号
器４６は蓄積手段４８及び５２を意図する制御信号を発
生させ、受信された新しいＰＣＲ値３６は新しいＰＣＲ
を蓄積する手段４８に蓄積され得、ＰＣＲカウンタ５０
の内容はカレントＰＣＲを蓄積する手段５２に転送され
る。中央処理ユニット５４は、新しいＰＣＲを蓄積する
手段４８と、カレントＰＣＲを蓄積する手段５２に含ま
れる値を読み、これらの値の平均値（mean value）を計
算する。この平均値はレジスタ５８に蓄積され、デジタ
ル値に変換され、フィルタされた後電圧制御発振器５６
の入力へ運ばれ、その後、ＰＣＲカウンタ５０を駆動す
る同期化クロック信号を発生する。

【００１６】上述した様に、この種の同期化クロック信
号発生器は、パケットを完全に復号するため、結果とし
て高容量蓄積手段及び複雑な復号手段を必要とする。更
に、ハードウェアの形式で実行される手段でＰＣＲの値
が抽出されるため、この種の発生器は１つの用途のみに
特有であり、そのためＭＰＥＧファミリの他のフォーマ
ットのデータパケットのプレゼンスを処理することがで
きない。図３は、これらの欠点を克服することのでき
る、本発明に従う同期化クロック発生器のブロック図を
示す。この同期化クロック信号発生器は、入力パケット
１０のヘッダー信号１２を復号する回路６４を有し、ス
タティック型ランダム・アクセス・メモリ（ＳＲＡＭ）
６８及び読み出し専用メモリ（ＲＯＭ）７０に関連する
中央処理ユニット６６、割込み論理回路７２、及び、蓄
積回路７６と割込み論理回路７２と中央処理ユニット６
６に接続される演算回路７４に接続される。

【００１７】演算回路７４は、パケット１０によって転
送されるＰＣＲ値３６を蓄積するのに適している。これ
は１６ビットの容量を有し、ＳＲＡＭメモリ６８に配置
される３２ビットのエクスパンション６８−ａを含む。
更に、それが接続される電圧制御発振器７８の各遷移パ
ルスでインクリメントされる。蓄積回路７６は、以下に
説明するように、演算回路７４の内容を蓄積するのに適
している。１６ビットの容量を有するメモリを有するレ
ジスタから成り、ＳＲＡＭメモリ６８のエクスパンショ
ン６８−ｂを同様に含む。クロック信号発生器は、中央
処理ユニット６６に組込まれ、シグマ- デルタ型のレジ
スタ８０及びシグマ- デルタ型のデジタル- アナログ変
換器８２に接続されるデジタルフィルタ７９を更に有す
る。この変換器８２は、ローパスフィルタ８４を介して
制御電圧を電圧制御発振器７８へ送る。

【００１８】本発明に従った同期化クロック信号発生器
のオペレーションを、図４及び図５と共にこの図３を参
照して説明する。図４は、図５に示すＰＣＲ値を取得し
処理するサイクルとは独立して行われる、演算回路７４
のインクリメント・サイクルを示す。インクリメント・
サイクルは、演算回路７４が電圧制御発振器からのクロ
ックパルスを待つ期間のステップ８６でスタートする。
このパルスがこのカウンタ７４の入力に現れるとすぐ、
カウンタ７４はステップ８８の間、“１”でインクリメ
ントされる。この１６ビット演算回路７４が最大容量に
達すると、制御信号を割込み論理回路７２へ送る（ステ
ップ８８）。ステップ９０の間、この割込み論理回路７
２がこの制御信号のプレゼンスを決定していたとき、中
央処理ユニット６６に向けられる割込み信号ＩＴを送る
（ステップ９２）。

【００１９】前述のステップ８６からステップ９２は、
演算回路７４及び割込み論理回路７２を有するハードウ
ェア手段によって行われ、この後のステップは中央処理
ユニットによって行われることに注意されたい。中央処
理ユニット６６が割込み回路７２から割込み信号ＩＴを
受けとると、ステップ９６で、ＳＲＡＭ６８に配置され
る演算回路７４のエクスパンション６８−ａをインクリ
メントすることを意図した所定のインクリメント・サブ
ルーティンを、ステップ９４の間実行する。更に、クロ
ック信号発生器は、図５に参照のため記述するＰＣＲ値
取得サイクルを独立して実行する。

【００２０】まず最初に、第１ステップ９８の間、矢印
Ｆで示すように、復号回路６４は各パケット１０を入力
として受取り、各入力パケット１０のヘッダー信号１２
を復号する。今後の記述において、１つのパケット１０
がクロック信号発生器によって受け取られると仮定する
が、実際は入力信号は、直列で秒速６０Ｍｂｉｔの速度
又は並列で秒速７．５Ｍｂｉｔの速度で転送される一連
のパケットから成る。復号の間、回路６４は適応フィー
ルド制御表示２８の２ビットの値を特にテストして、ス
テップ１００の間、ユースフル信号１４が適応フィール
ド３２を有するかどうかを決定する（図１）。適合フィ
ールドを有する場合、復号回路６４は蓄積回路７６用に
意図された制御信号“ＴＰ ＡＦ”を１に設定し（ステ
ップ１０２）、演算回路７４の内容をこの蓄積回路７６
に転送し、その後この制御信号“ＴＰ ＡＦ”をゼロに
設定する（ステップ１０４）。

【００２１】この後の２ステップ１０６及び１０８の
間、パケット１０の全てのデータはＳＲＡＭメモリ６８
に蓄積され、この復号回路６４はその後、パケット信号
の終了ＥＯＰを割込み論理回路７２に送り、その後、別
の割込み論理信号ＩＴを中央処理ユニット６６へ送る
（ステップ１１０）。ここまでのステップ９８から１１
０は全て、復号回路６４、演算回路７４、蓄積回路７
６、及び割込み論理回路７２を有するハードウェア手段
によって行われ、以下のステップは中央処理ユニット６
６のソフトウェアによって行われることに注意された
い。割込み信号ＩＴに応答して、中央処理ユニット６６
は適応フィールド３２を復号する所定のサブルーティン
を実行する( ステップ１１２) 。

【００２２】この後のステップ１１４の間、非連続性表
示３８の値をテストし、上述のようにそれが１に等しい
場合は、この後のＰＣＲ値は発生器を初期化するために
用いられるべきであることを示す。非連続性表示３８の
値が“１”に等しい場合、中央処理ユニット６６は、こ
の後のＰＣＲ値３６はそこに直接蓄積される必要がある
ことを示すため、演算回路７４のために及びＳＲＡＭ６
８のエクスパンションのために意図された初期化フラグ
を設定する。このように、受信装置はＰＣＲ値に対応す
るクロック周波数で同期化される。この後のステップ１
１８において、中央処理ユニット６６は、ＰＣＲフラグ
の値が“１”に等しいかどうか、上述のように、ユース
フル信号１４のＰＣＲ３６のプレゼンスが示されている
かどうかテストする。

【００２３】このフラグが１である場合、ステップ１２
０の間、中央処理ユニット６６はＰＣＲ３６を復号し、
次のステップ１２２の間、受信装置を転送装置と同期化
させるために用いられるカレントＰＣＲ値を計算する。
この計算を実行するため、中央処理ユニット６６は、ヘ
ッダー信号１２の復号の間転送されたＰＣＲ演算回路７
４の値が蓄積されている蓄積回路７６の内容を回復し、
その後、適応フィールド制御ビット２８の位置と新しい
ＰＣＲ値の最後のバイトの位置の間の電圧制御発振器７
８の遷移の数に対応する修正を計算する。この修正は演
算回路７４の内容とＳＲＡＭメモリ６８のエクスパンシ
ョンに加えられる。この計算ステップ１２２の間、ＰＣ
Ｒ演算回路７４がＰＣＲ値インクリメント・サイクルに
よってインクリメントされている場合、別の修正がなさ
れる。この修正は、演算回路７４の内容を蓄積回路７６
の内容と比較することによって成される。

【００２４】次のステップ１２６の間、計算されたカレ
ントＰＣＲ値は、デジタルフィルタへの入力として表さ
れ、ＭＰＥＧ標準に従ってＰＣＲ値変動を容易にし又は
減少させ、秒速７５ＫＨｚに等しい基準クロックに対し
最大変動レートを設定する。フィルタされた値はその
後、レジスタ８０に蓄積され、デジタル／アナログ変換
器８２の入力として表され、電圧制御発振器７８を駆動
するため、ローパス・フィルタ８４によってフィルタさ
れる（ステップ１２８）。このカレントＰＣＲ値に応じ
て、電圧制御発振器７８は受信装置のための同期化クロ
ック信号を発生させ、その周波数は２６ ９９９ ４６
０Ｈｚと２７ ０００ ５４０Ｈｚの間である。

【００２５】ここに記述した同期化クロック発生器によ
り、以下の２つのモードに従って受信装置を転送装置と
同期化させることができることが分かるであろう。第１
のモードは、その周波数が、受信装置の制御クロックの
比較的早い変動に対応するＰＣＲ値に対応する基準クロ
ックで実質的に周期的に同期化することによって、発生
器を初期化することから構成される。第２のモードは、
入力信号によって転送されるＰＣＲの値を収束させるよ
う、受信装置によって用いられるカレントＰＣＲ値を計
算することから構成される。この第２のモードに従い、
同期化クロック信号の変動は、比較的ゆっくり起こり、
そのためデータ損失を起すリスクがない。更に、この発
生器は部分的にソフトウェア手段の形式で実行されるた
め、ＭＰＥＧ標準の他のフォーマットに従って用いるこ
とも可能であることも明白であろう。

【００２６】以上の説明に関して更に次の項を開示す
る。 （１） それぞれユースフル信号１４及びユースフル信
号１４の内容に関連する情報を有するヘッダー信号１２
を含むデジタルデータパケット１０を処理するシステム
の、前記パケットの１つによってそれぞれ転送されるプ
ログラム・クロック基準値（ＰＣＲ）に基き、転送装置
において、同期化のためのクロック信号発生器であっ
て、プログラム・クロック基準値（ＰＣＲ）を蓄積する
のに適し電圧制御発振器７８の制御の下でインクリメン
トされる演算手段６８−ａ，７４、及び演算手段６８−
ａ，７４の内容を蓄積する手段６８−ｂ，７６とを有す
るクロック信号発生器において、各パケット１０のヘッ
ダー信号１２を復号するハードウェア手段６４を有し、
対応するパケット１０のユースフル信号１４内におい
て、プログラム・クロック基準値（ＰＣＲ）の符号化の
ビットを有する適応フィールド３２のプレゼンスを示す
特性２８をこのヘッダー信号１２から抽出するのに適し
ており、演算手段６８−ａ，７４の内容を蓄積手段６８
−ｂ，７６及び中央処理ユニット６６に転送させて、前
記プログラム・クロック基準値（ＰＣＲ）を復号するた
めに各パケット１０のユースフル信号１４を復号し、適
応フィールド３２のプレゼンスを示す前記特性２８の位
置とユースフル信号１４の前記プログラム・クロック基
準値（ＰＣＲ）の位置の間の電圧制御発振器７８の遷移
の数の関数として、蓄積手段６８−ｂ，７６にホールド
された値を修正し、更に、前記中央処理ユニット６６
は、前記電圧制御発振器７８を駆動する前記制御電圧を
計算し、前記同期化クロック信号を発生させることを特
徴とするクロック信号発生器。

【００２７】（２） 第１項に従ったクロック信号発生
器であって、更に、各パケット１０のユースフル信号１
４を復号するソフトウェア手段を有し、そこからこのユ
ースフル信号のプログラム・クロック基準値（ＰＣＲ）
のプレゼンスを示すフィールド４０及び初期化制御フィ
ールド３８を抽出し、前記中央処理ユニット６６は前記
フィールド３８，４０に応答して前記演算手段６８−
ａ，７４にプログラム・クロック基準値（ＰＣＲ）を蓄
積させ、前記復号ソフトウェア手段は前記中央処理ユニ
ット６６に含まれることを特徴とするクロック信号発生
器。 （３） 第１項又は第２項に従ったクロック信号発生器
であって、演算手段７４はプログラム・クロック基準値
（ＰＣＲ）を符号化するための、及び、前記カウンタ７
４によって生成される割込み信号（ＩＴ）に応じて中央
処理ユニット６６によって作動されるメモリ６８から成
る相補容量のエクスパンションのためのいくつかのビッ
トを蓄積するのに適する演算回路７４を有することを特
徴とするクロック信号発生器。

【００２８】（４） 第３項に従ったクロック信号発生
器であって、前記プログラム・クロック基準値（ＰＣ
Ｒ）は４２ビット以上に符号化され、カウンタ７４は１
６ビットを有するカウンタであり、エクスパンションは
相補容量のスタティック・ランダム・アクセス・メモリ
６８の一領域であることを特徴とするクロック信号発生
器。 （５） 第１項から第４項のいずれか１つに従ったクロ
ック信号発生器であり、演算手段の内容を蓄積する手段
は、メモリ７６を有するレジスタと、スタティック・ラ
ンダム・アクセス・メモリ６８の一領域から成る相補容
量のエクスパンションを有し、演算手段６８−ａ，７４
の内容を蓄積することを特徴とするクロック信号発生
器。

【００２９】（６） 第５項に従ったクロック信号発生
器であって、前記プログラム・クロック基準値（ＰＣ
Ｒ）は４２ビット以上に符号化され、ラッチ７６は１６
ビットの容量を有し、エクスパンションは３２ビットの
相補容量のスタティック・ランダム・アクセス・メモリ
６８の一領域であることを特徴とするクロック信号発生
器。 （７） 第１項から第６項のいずれか１つに従ったクロ
ック信号発生器であり、中央処理ユニット６６に組込ま
れた、同期化クロック信号の変動を容易にするデジタル
・フィルタ７９を更に有することを特徴とするクロック
信号発生器。 （８） 第１項から第７項のいずれか１つに従ったクロ
ック信号発生器であり、デジタルデータパケットは、実
質的に秒速６０Ｍｂｉｔに等しい速度で直列に転送され
るテレビ信号のデジタルデータパケットであり、前記同
期化クロック信号は、実質的に２７ＭＨｚに等しい名目
（nominal ）周波数を有することを特徴とするクロック
信号発生器。

【００３０】（９） 第１項から第７項のいずれか１つ
に従ったクロック信号発生器であり、デジタルデータパ
ケットは、実質的に秒速７．５Ｍｂｉｔに等しい速度で
並列に転送されるテレビ信号のデジタルデータパケット
であり、前記同期化クロック信号は、実質的に２７ＭＨ
ｚに等しい名目周波数を有することを特徴とするクロッ
ク信号発生器。 （１０） デジタルデータパケット１０を処理するシス
テムの同期化のための本発明のクロック信号発生器は、
パケットによって転送されるプログラム・クロック基準
値（ＰＣＲ）に基き、クロック基準値（ＰＣＲ）を蓄積
し電圧制御発振器７８の制御の下でインクリメントされ
る演算手段６８−ａ，７４、及び演算手段６８−ａ，７
４の内容を蓄積する手段６８−ｂ，７６を有し、ヘッダ
ー信号１２を復号するハードウェア手段６４を有し、演
算手段６８−ａ，７４の内容を蓄積手段６８−ｂ，７６
及び処理ユニット６６に転送して、前記クロック値（Ｐ
ＣＲ）を復号するためパケットのユースフル信号１４を
復号し、前記特性２８の位置と前記基準クロック値（Ｐ
ＣＲ）の位置の間の発振器の遷移の数の関数として、蓄
積手段６８−ｂ，７６にホールドされた値を修正し、更
に前記電圧を計算し、前記クロック信号を発生させるク
ロック信号発生器。

【図面の簡単な説明】

【図１】従来のデジタルテレビ信号の構成を示す図。

【図２】図１の信号によって転送されるクロック基準値
のクロックに基いて同期化する受信装置のための、従来
のクロック信号発生器のブロック図。

【図３】本発明に従う同期化クロック信号発生器の構成
を示すブロック図。

【図４】図３の発生器の同期化クロック基準カウンタの
インクリメンテーション・サイクルを示す図。

【図５】基準クロック基準値の取得及び処理のサイクル
を示すブロック図。

【符号の説明】

１０ デジタルデータパケット １２ ヘッダー信号 １４ ユースフル信号 ２８ 特性 ７８ 電圧制御発振器 ６４ ハードウェア手段 ６６ 中央処理ユニット ６８−ａ，７４ 演算手段 ６８−ｂ，７６ 蓄積手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】 それぞれユースフル信号及びユースフル
   信号の内容に関連する情報を有するヘッダー信号を含む
   デジタルデータパケットを処理するシステムの、前記パ
   ケットの１つによってそれぞれ転送されるプログラム・
   クロック基準値（ＰＣＲ）に基き、転送装置において、
   同期化のためのクロック信号発生器であって、プログラ
   ム・クロック基準値（ＰＣＲ）を蓄積するのに適し電圧
   制御発振器の制御の下でインクリメントされる演算手
   段、及び演算手段の内容を蓄積する手段とを有するクロ
   ック信号発生器において、各パケットのヘッダー信号を
   復号するハードウェア手段を有し、対応するパケットの
   ユースフル信号内において、プログラム・クロック基準
   値（ＰＣＲ）の符号化のビットを有する適応フィールド
   のプレゼンスを示す特性をこのヘッダー信号から抽出す
   るのに適しており、演算手段の内容を蓄積手段及び中央
   処理ユニットに転送させて、前記プログラム・クロック
   基準値（ＰＣＲ）を復号するために各パケットのユース
   フル信号を復号し、適応フィールドのプレゼンスを示す
   前記特性の位置とユースフル信号の前記プログラム・ク
   ロック基準値（ＰＣＲ）の位置の間の電圧制御発振器の
   遷移の数の関数として、蓄積手段にホールドされた値を
   修正し、更に、前記中央処理ユニットは、前記電圧制御
   発振器を駆動する前記制御電圧を計算し、前記同期化ク
   ロック信号を発生させることを特徴とするクロック信号
   発生器。