KR19990015370A - 디지털 데이터 패킷을 처리하는 시스템의 동기화를 위한클록 신호 발생기. - Google Patents

Abstract

패킷에 의해 전송된 프로그램 클록 기준치(PCR)에 기초하여, 디지털 데이터 패킷(10)을 처리하는 시스템의 동기화를 위한 클록 신호의 발생기는 클록 기준치(PCR)을 저장하며, 전압 제어 발진기(78)의 제어하에서 증가되는 카운팅 수단(68-a, 74)을 포함하며, 카운팅 수단(68-a, 74)의 내용을 저장하기 위한 수단(68-b, 76)은 카운팅 수단(68-a, 74)의 내용을 저장 수단(68-b, 76) 및 상기 클록 값(PCR)을 디코드하도록 패킷의 유효 신호(14)를 디코딩하는 처리 장치(66)로 전달하도록 헤더 신호(12)를 디코딩하고, 상기 특징부(28)의 포지션 및 상기 기준 클록 값(PCR)의 포지션 간의 발진기의 전이수의 함수로서 저장 수단(68-b, 76)에 보유된 값에 대해 보정하며, 상기 클록 신호를 발생시키도록 상기 전압을 더 계산하기 위한 하드웨어 수단(64)을 포함한다.

Description

디지털 데이터 패킷을 처리하는 시스템의 동기화를 위한 클록 신호 발생기.

본 발명은 디지털 데이터 패킷을 처리하는 시스템의 동기화를 위한, 특히, 송신기 세트를 가진 디지털 텔레비젼 신호 수신기를 동기화하기에 적합한 클록 신호 발생기에 관한 것이다.

일반적으로, 디지털 텔레비젼 신호들은 입사(incident) 신호들로부터 오디오 및 비디오 데이터 패킷들을 선택함과 동시에 오디오 및 비디오 데이터 스트림을 각각 형성하도록 이들 패킷을 디코딩함으로써, 수신 장치의 디코더에서 디코드된다.

오디오 데이터 스트림은 아날로그 음향 신호를 형성하기 위해 오디오 디코더의 사용으로 디코드된다.

유사하게, 비디오 데이터 스트림은 색조 및 휘도 신호의 두 신호의 영상을 형성하는데 사용된다.

현재, 디지털 텔레비젼 신호는 송신기 장치의 주파수를 27㎒로 고정시키는 MPEG로서 언급되는 표준 포맷을 사용하여 전송되고 있다.

영상 및 사운드 간의 올바른 동기화를 얻기 위하여, 송신기 장치를 갖는 수신 장치를 동기화하는 것이 필요하다.

MPEG 표준에 따르면, 특히 MPEG2 포맷 하에서, 텔레비젼 신호의 데이터 패킷은 고 정확도 및 고 신뢰성의 클럭 기준치를 전송하는데 사용되며, 이는 수신 장치가 오디오 및 비디오 신호의 동기화된 처리에 있어서 클록 신호를 발생시킬 수 있게 한다.

최근, 데이터 패킷으로부터 프로그램 클록 기준치를 추출할 수 있을 뿐만 아니라 이러한 동기화 클록 신호를 그 값으로부터 동기화할 수 있는 수신 장치는 모든 패킷을 전부 디코드하고, 결과적으로, 실질적으로 복잡한 디코딩 수단 및 대용량 저장 수단을 요구하게 된다.

아울러, 이러한 기능을 수행하는 클록 신호 발생기는 하드웨어 형식으로 실행되어 한 가지 포맷으로 특정화된다.

본 발명의 목적은 이들 단점을 극복하는 것이다.

따라서, 본 발명의 주제는 디지털 데이터 패킷을 처리하기 위한 시스템의 동기화를 위한 클록 신호 발생기이고, 이들 신호는 유효(useful) 신호와, 이 유효 신호의 내용에 관한 정보를 포함하는 헤더 신호를 포함하며, 송신기 장치에서, 상기 패킷 중 하나에 의해 각각 전송된 프로그램 클록 기준치에 기초하여, 프로그램 클록 기준치를 저장하는데 적합하고 전압 제어된 발진기의 제어 하에서 증분되는 카운팅 수단 및 이 카운팅 수단의 내용을 저장하기 위한 수단을 포함하는 클록 신호 발생기에 있어서, 상기 프로그램 클록 기준치를 디코드하도록 각 패킷의 유효 신호의 디코딩을 제공함과 동시에, 적응 필드의 존재를 나타내는 상기 특징부의 포지션 및 유효 신호의 상기 프로그램 클록 기준치의 포지션 간의 전압 제어된 발진기의 전이 수의 함수로서 저장 수단에 보유된 값에 대해 보정하는 중앙 처리 장치 및 저장 수단으로 카운팅 수단의 내용을 전달하도록 하기 위해, 각 패킷의 헤더 신호를 디코딩하기 위한 수단으로서, 대응 패킷의 유효 신호에서, 프로그램 클록 기준치의 부호화를 위한 비트를 포함한 적응 필드의 존재를 나타내는 특징부를 위의 헤더 신호로부터 추출하는데 적합한 하드웨어 수단을 포함하며, 상기 중앙 처리 장치는 상기 동기화 신호를 생성하기 위해 상기 전압 제어된 발진기를 구동하는 상기 제어 전압의 계산을 더 제공하는 것을 특징으로 한다.

발생기는 유효 신호에서의 클록 기준 신호의 존재를 나타내는 필드 및 초기화 제어 필드를 추출하도록 각 패킷의 유효 신호를 디코딩하기 위한 소프트웨어 수단을 더 포함하며, 상기 중앙 처리 장치는 상기 중앙 처리 장치를 구성하는 상기 필드 및 상기 디코딩 소프트웨어 수단에 응답하여 상기 카운팅 수단에서 프로그램 클록 기준치를 저장하도록 한다.

특정 실시예에 따르면, 카운팅 수단은 상기 카운터에 의해 발생되는 인터럽트 신호에 응답하여 중앙 처리 장치에 의해 동작되는 메모리로 구성되는, 프로그램 클록 기준치를 부호화하기 위한 비트의 일부를 저장하는데 적절한 카운팅 회로 및 상보성 용량(complementary capacity)의 확장부를 포함한다.

바람직하기로는, 상기 클록 기준치가 42개의 비트에 걸쳐서 부호화되고, 카운터는 16 비트를 가진 카운터이고, 확장부는 상보성 용량의 스태틱 랜덤 액세스 메모리의 영역이다.

다른 실시예에 따르면, 카운팅 수단의 내용을 저장하기 위한 수단은 카운팅 수단의 내용을 저장하기 위한,스태틱 랜덤 액세스 메모리의 영역으로 구성되는, 상보성 용량의 확장부 및 메모리를 가진 레지스터를 포함한다.

유리하게는, 상기 프로그램 클록 기준치는 42개의 비트에 걸쳐서 부호화되고, 래치는 16 비트의 용량을 가지며, 확장부는 32 비트의 스태틱 랜덤 액세스 메모리의 영역이다.

따라서, 이들 후자의 실시예들에 따라, 중앙 처리 장치의 동작이 용이해지고 단순화된다.

본 발명은 단지 예로서 제공되며 수반되는 도면을 참조하여 이루어진 이하의 설명에 의해 더욱 명백하게 이해될 것이다.

도 1은 종래의 디지털 텔레비젼 신호의 구성을 예시한 도면.

도 2는 도 1의 신호에 의해 전송된 클록 기준치의 클록에 기초하여 수신 장치를 동기화하기 위한 종래의 클록 신호 발생기의 블록도.

도 3은 본 발명에 따른 동기화 클록 신호 발생기의 구조를 도시한 블록도.

도 4는 도 3의 발생기의 동기화 클록 기준 카운터의 증분 사이클을 도시한 도면.

도 5는 기준 클록 기준치의 획득 및 처리에 대한 사이클을 예시한 블록도.

도면의 주요 부분에 대한 부호의 설명

10 : 디지털 데이터 패킷

12 : 헤더 신호

14 : 유효 신호

64 : 디코딩 회로

66 : 중앙 처리 장치

74 : 카운팅 회로

78 : 전압 제어 발진기

도 1은 MPEG2 포맷에서의 디지털 텔레비젼 신호의 구조를 나타낸다.

이 도면은 데이터 패킷의 여러 가지 구성적 요소의 상단에서 하단까지 확장된 것을 나타낸다.

MPEG2 포맷에 따르면, 신호는 디지털 데이터 패킷(예를 들어, 10) 세트로 구성되어 있으며, 각각은 188 바이트를 포함하고, 직렬에서 초당 60 Mbits에 가까운 비율로, 및 병렬에서 초당 7.5 Mbits에 가까운 비율로 송신기 장치에 의해 전송된다.

각 패킷(10)은 4 바이트를 포함하는 헤더 신호(12) 및 184 바이트를 포함하는 유효 디지털 데이터 신호(14)로 구성되어 있다.

도 1은 헤더 신호(12)가 또한 대응 패킷을 식별함과 동시에 디코딩하기 위한 여러 가지 유효 필드를 포함하고 있는 것을 도시한다. 이들 필드는 다음과 같이 구성되어 있다:

- 8개의 비트에 걸쳐서 부호화되는 동기화 표시자(synchronization indicator : 16),

- 1개의 비트에 걸쳐서 부호화되는 이송 에러 표시자(transport error indicator: 18),

- 1개의 비트에 걸쳐서 부호화되는 유효 시작 또는 플레이로드(playload) 신호 표시자(20),

- 1개의 비트에 걸쳐서 부호화되는 전송이나 이송 우선 순위 표시자(22),

- 13개의 비트에 걸쳐서 부호화되는 패킷 식별자(24),

- 2개의 비트에 걸쳐서 부호화되는 전송 스크램블링 제어 표시자(26),

- 2개의 비트에 걸쳐서 부호화되는 적응 필드 제어 표시자(28), 및

- 4개의 비트에 걸쳐서 부호화되는 연속 카운터(30).

각 헤더 신호(12)는 유효 디지털 데이터 신호(14)의 내용에 관한 정보를 제공한다. 따라서, 패킷 식별자(24)는 속해 있는 패킷의 어드레스를 식별하고, 클록 기준치를 포함한 패킷은 단일 패킷 식별자(24)에 의해 식별된다.

따라서, 부가적으로, 적응 필드 제어 표시자는 다음과 같은 부호화에 따라 유효 신호(14)의 내용을 표시한다:

- 0 값은 대응 패킷이 제거되어야 하는 것을 나타낸다.

- 1 값은 유효 신호 표시자(20)의 시작이 1과 같을 경우, 유효 신호는 새로운 영상 시퀀스 또는 오디오 시퀀스가 전송되는 것을 나타내는 데이터 스트림(PES)의 헤더 신호로 시작하며, 그렇지 않을 경우, 유효 신호는 비디오 또는 오디오 시퀀스를 포함한다.

- 1X 값은 클록 기준치의 존재를 나타내지 않고, 유효 신호가 수신 장치에 대한 적응 필드(32)를 포함하는 것을 나타낸다.

적응 필드 제어 표시자(32)가 1X와 같은 후자의 구성에 따르면, 수신 장치에 대한 적응 필드는 특히, 다음의 PCR 값이 발생기를 초기화하는데 사용되어야 하는 것을 나타내는, 1개의 비트에 걸쳐서 부호화되는 비연속 표시자(38)의, 42개의 비트에 걸쳐서 부호화되는, 이하 PCR이라 하는 동기화 클록 기준치(36)의 부호화를 위한 선택 필드(34), 및 패킷에 이하 PCR이라 하는 PCR 값의 존재를 나타내는, 1개의 비트에 걸쳐서 부호화되는 플래그(40)를 포함한다.

본 발명의 문맥에 이용되지 않는 유효 신호(14)에서 다른 비트들은 교차에 의해 표현되며 이하에서 설명하고 있지는 않다.

도 2는 한편으로는 그 구조에 대하여 기술된 데이터 패킷으로부터 클록 기준치 PCR를 추출하고, 다른 한편으로는 송신기 장치를 가진 수신 장치의 동기화를 위한 클록 신호를 위 값으로부터 발생시키는 것을 가능케 하는 공지된 형태의 동기화 클록 신호 발생기의 구조를 나타낸다.

클록 신호 발생기(42)는 디지털 데이터 패킷(10)을 입력으로서 수신하며, 이들 패킷 중 하나만이 동 도면에 도시되어 있다. 이하, 이 데이터 패킷(10)은 PCR 값(36)이 부호화되어 있는 적응 필드(14)를 포함하는 것을 가정해 볼 수 있다.

발생기(42)는 패킷 디코딩 수단(46); 42 비트 용량으로, 새로운 PCR을 저장하기 위한 수단(48); 42 비트 PCR 카운터(50); 42 비트 용량으로, 현재 PCR을 저장하기 위한 수단(52); 중앙 처리 장치(54); 및 전압 제어된 발진기(56)를 포함한다. 이는 또한 디지털 필터(57); 아날로그 PCR 값을 포함하기 위한 레지스터(58); 시그마-델타 형의 디지털-아날로그 변환기(60); 및 저역 통과 필터(62)를 더 포함한다.

이러한 발생기는 다음과 같이 동작한다.

디코더(46)는 화살표(F)로 표시된 바와 같이 패킷(10)을 수신하며, 헤더 신호(12) 및 데이터 신호(14)를 디코드한다. 이러한 디코딩시에, 적응 필드 제어 표시자(28)의 값을 특히 결정한다(도 1). 유효 신호(14)가 적응 필드(32)를 포함할 경우, 디코더(46)는 도시 생략된 랜덤 액세스 메모리에 비연속 표시자(38) 및 PCR 플래그(40)의 값을 저장한다.

그리고 나서, 중앙 처리 장치(54)는 이들 필드의 값을 테스트한다.

비연속 표시자(38)는 1과 같으므로, PCR의 다음 값이 발생기를 초기화시키는데 사용되어야 함을 나타내게 되며, 그 다음 PCR 값(36)은 PCR 카운터(50)에 새로운 PCR을 저장하기 위한 수단(48)으로부터 전달된다.

아울러, PCR 플래그가 1과 같을 경우, 디코더(46)는 저장 수단(48 및 52)을 위한 제어 신호를 발생시켜, 수신된 새로운 PCR 값(36)은 새로운 PCR을 저장하기 위한 수단(48)에 저장될 수 있으며, 현재 PCR을 저장하기 위한 수단(52)에 전달되도록 PCR 카운터(50)의 내용으로 저장될 수 있다.

중앙 처리 장치(54)는 새로운 PCR을 저장하기 위한 수단(48)에 포함되고 현재 PCR을 저장하기 위한 수단(52)에 포함되는 값들을 판독하고, 이들 값의 평균치를 계산한다. 이러한 평균치는 레지스터(58)에 저장되고, 디지털 값으로 변환되며, PCR 카운터(50)를 구동시키는 동기화 클록 신호를 전달시키는 전압 제어 발진기(56)의 입력에서 필터링되어 전달된다.

상술한 바와 같이, 이러한 형태의 동기화 클록 신호 발생기는 패킷을 전부 디코드하고 계속해서 고 용량 저장 수단 및 복잡한 디코딩 수단을 요구한다.

아울러, 하드웨어 방식으로 실행되는 수단에 의해 PCR 값이 추출되므로, 이러한 형태의 발생기는 단 한가지 응용에 한정되며, 이에 따라, MPEG 패밀리의 다른 포맷으로 존재하는 데이터 패킷을 처리할 수 없다.

도 3은 이들 단점을 극복할 수 있는 본 발명에 따른 동기화 클록 발생기의 블록도를 나타낸다.

이러한 동기화 클록 신호 발생기는 스태틱형(SRAM: 68)의 랜덤 액세스 메모리와 리드 온리 메모리(ROM: 70)과 관련되는 중앙 처리 장치(66); 인터럽트 논리 회로(72); 및 저장 회로(76), 인터럽트 논리 회로(72), 및 중앙 처리 장치(66)에 접속되는 카운팅 회로(74)에 접속되어 있는 회로로서, 입사 패킷(10)의 헤더 신호(12)를 디코딩하기 위한 회로(64)를 포함한다.

카운팅 회로(74)는 패킷(10)에 의해 전송된 PCR 값(36)을 저장하는데 적합하다. 이는 16 비트 용량을 가지며, SRAM 메모리(68)에 배치된 32 비트 확장부(68-a)를 포함한다.

아울러, 접속되어 있는 전압 제어 발진기(78)의 각 전이 펄스에 대해 증가된다.

저장 회로(76)는 후술하는 바와 같이, 카운팅 회로(74)의 내용을 저장하는데 적합하다. 이는 16 비트 용량의 메모리를 갖는 레지스터로 구성되어 있으며, SRAM 메모리(68)에 확장부(68-b)를 포함한다.

클록 신호 발생기는 중앙 처리 장치(66)에 통합된 디지털 필터(79)에 의해 실행되며, 시그마-델타형의 레지스터(80) 및 역시 시그마-델타형의 디지털-아날로그 변환기(82)에 접속된다. 이 변환기(82)는 저역 통과 필터(84)를 통해서 전압 제어 발진기(78)에 대한 제어 전압을 전달한다.

본 발명에 따른 동기화 클록 신호 발생기의 동작은 도 4 및 5 뿐만 아니라 도 3을 참조하여 설명하고자 한다.

도 4는 도 5에 도시된 PCR 값을 획득 및 처리하기 위한 사이클과 독립적으로 행해지는 카운팅 회로(74)의 증분 사이클을 나타낸다.

카운팅 회로(74)가 전압 제어 발진기(78)로부터 클록 펄스를 기다리는 동안 증분 사이클은 단계(86)을 시작한다.

이러한 펄스가 카운터(74)의 입력에 존재하는 순간, 카운터는 단계(88)동안 1 만큼 증가한다.

이러한 16 비트 카운팅 회로(74)의 최대 용량에 도달할 경우, 인터럽트 논리 회로(72)에 제어 신호를 전달한다(단계 88). 단계(90)에서, 이 인터럽트 회로(72)가 이러한 제어 신호의 존재를 결정했을 때, 중앙 처리 장치(66)를 위한 인터럽트 신호(IT)를 전달한다(단계 92).

이전 단계들(86 내지 92)은 카운팅 회로(74) 및 인터럽트 논리 회로(72)로 구성되는 하드웨어 수단에 의해 실행되며, 다음 단계들은 중앙 처리 장치(66)에 의해 행해짐을 주목해야 한다.

중앙 처리 장치(66)가 인터럽트 회로(72)로부터 인터럽트 신호(IT)를 수신할 경우, 단계(94)시, SRAM(68)에 위치한 카운팅 회로(74)의 확장부(68-a)를 증가시키기 위한 공지된 증가 서브루틴을 실행한다.

또한, 별개로, 클록 신호 발생기는 도 5를 참조하여 설명하게 될 PCR 값 획득 사이클을 실행한다.

우선, 제1 단계(98)시, 디코딩 회로(64)는 화살표(F)로 표시된 바와 같이, 입력으로서 각 패킷(10)을 수신하고, 각 입사 패킷(10)의 헤더 신호를 디코드한다. 나머지 설명에 있어서, 실제적으로 입력 신호가 초당 60 Mbits의 주파수에서 직렬로 또는 초당 7.5 Mbits의 주파수에서 병렬로 송신되는 한 세트의 패킷으로 구성되어 있더라도, 클록 신호 발생기에 의해 단일 패킷(10)이 수신되는 것을 가정해 볼 수 있다.

디코딩시, 회로(64)는 단계(100)에서, 유효 신호(14)가 적응 필드(32)를 포함하는지의 여부를 결정하기 위해 특정하게 적응 필드 제어 표시자(28)의 2 비트값을 테스트한다(도 1).

만약 포함한다면, 디코딩 회로(64)는 카운팅 회로(74)의 내용을 이러한 저장 회로(76)에 전달하기 위해 저장 회로(76)를 위한 제어 신호 TP_AF를 1로 설정하고 나서, 이러한 제어 신호 TP_AF를 0으로 설정한다(단계 104).

다음 두 단계(106 및 108)시, 패킷(10)의 데이터 전부는 SRAM 메모리(68)에 저장되며, 이 디코딩 회로(64)는 인터럽트 논리 회로(72)에 패킷 신호(EOP)의 단부를 전달하고, 다른 인터럽트 신호(IT)를 중앙 처리 장치(66)에 전달한다(단계 110).

이전 단계들(98 내지 110) 전부는 디코딩 회로(64), 카운팅 회로(74), 저장 회로(76), 및 인터럽트 논리 회로(72)로 구성되는 하드웨어 수단에 의해 행해지며, 다음 단계들은 중앙 처리 장치(66)에서 소프트웨어에 의해 행해지는 실행되는 것을 주목해야 한다.

인터럽트 신호(IT)에 응답하여, 중앙 처리 장치(66)는 적응 필드(32)를 디코딩하기 위한 공지된 서브루틴을 실행시킨다(단계 112).

다음 단계(114)에서는, 값이 1이면, 상술한 바와 같이, 다음 PCR 값이 발생기를 초기화하는데 사용되는 것을 나타내는 비연속 표시자(38)의 값을 테스트한다.

비연속 표시자(38)의 값이 1과 같을 경우, 중앙 처리 장치(66)는 다음 PCR 값(36)이 자체에 바로 저장되어야 하는 것을 나타내기 위하여, 카운팅 회로(74) 및 SRAM(68) 내의 확장부를 위한 초기화 플래그를 설정한다.

따라서, 수신 세트는 PCR 값에 대응하는 클록 주파수와 동기화될 것이다.

다음 단계(118)에서는, 중앙 처리 장치(66)는 PCR 플래그의 값이 1인지의 여부를 테스트하고, 상술한 바와 같이, 유효 신호(14)에 PCR(36)의 존재를 신호화한다.

이 플래그가 1에 있을 경우, 단계(120)동안, 중앙 처리 장치(66)는 PCR(36)을 디코드하여 계산하고, 다음 단계(122)에서, 현재 PCR 값은 송신 장치를 가진 수신 장치를 동기화하는데 사용된다.

이러한 계산을 행하기 위하여, 중앙 처리 장치(66)는 헤더 신호(12)의 디코딩시 전달되는 회로(74)의 값이 저장되어 있는 저장 회로(76)의 내용을 복구하고, 적응 필드 제어 비트(28)의 포지션 및 새로운 PCR 값의 최종 바이트의 포지션 간의 전압 제어 발진기(78)의 전이 수에 대응하는 보정을 계산한다. 이러한 보정은 카운팅 회로(74)의 내용 및 SRAM 메모리(68)의 확장부에 부가된다.

이러한 계산 단계(122)에서, PCR 카운팅 회로(76)가 PCR 값 증분 사이클(74)에 의해 증가될 경우에 다른 보정을 행한다. 이러한 보정은 카운팅 회로(74)의 내용과 저장 회로(76)의 내용을 비교함으로써 행해진다.

다음 단계(126)에서는, 기준 클록에 대한 최대 변화율(variation rate)이 초당 75㎑가 되도록 설정하는 MPEG 표준에 따라 PCR 값 변이를 평활화하여 감쇠시키는 디지털 필터에, 계산된 현재 PCR 값이 입력으로서 존재한다.

디지털/아날로그 변환기(82)의 입력으로서 표현되는 필터링된 값은 레지스터(80)에 저장되고, 전압 제어 발진기(78)를 구동시키기 위해 저역 통과 필터(84)에 의해 필터링된다(단계 128).

이러한 현재 PCR 값에 응답하여, 전압 제어 발진기(78)는 수신기 장치에 대한 동기화 클록 신호를 발생시키며, 그 주파수는 26 999 460 ㎐ 및 27 000 540 ㎐ 사이에 있다.

단지 기술된 동기화 클록 발생기는 다음의 두 모드에 따라 송신기 장치를 가진 수신 장치를 동기화할 수 있게 하는 것을 알 수 있다:

- 제1 모드는 수신 장치의 제어 클록의 비교적 고속 변이에 대응하는 클록의 주파수가 PCR에 대응하는 기준 클록과 주기적으로 동기화함으로써 발생기를 초기화하는 것으로 되어 있으며,

- 제2 모드는 입사 신호에 의해 전송된 PCR의 값으로 집중시키도록 수신 장치에 의해 사용되는 현재 PCR 값을 계산하는 것으로 되어 있다. 이러한 제2 모드에 따라, 동기화 클록 신호의 변이가 비교적 천천히 발생됨에 따라, 데이터 손실을 유발할 위험이 없게 된다.

이러한 발생기가 소프트웨어 수단의 형태로 부분 실행되므로, MPEG 표준의 상이한 포맷에 따라 사용가능함도 알 수 있다.

Claims (9)

1. 송신기 장치에서, 디지털 데이터 패킷들 중의 하나에 의해 각각 전송된 프로그램 클록 기준치들(PCR)에 기초하여, 각각이 유효 신호(14)와 상기 유효 신호(14)의 내용에 관한 정보를 갖는 헤더 신호(12)를 포함하는 디지털 데이터 패킷들(10)을 처리하는 시스템의 동기화를 위한 클록 신호 발생기로서, 프로그램 클록 기준치(PCR)를 저장하는데 적합하고 전압 제어 발진기(78)의 제어하에서 증가되는 카운팅 수단(68-a, 74), 및 카운팅 수단(68-a, 74)의 내용을 저장하기 위한 수단(68-b, 76)을 포함하는 클록 신호 발생기에 있어서,

   각 패킷의 헤더 신호(12)를 디코딩하고, 대응 패킷(10)의 유효 신호(14)에서, 카운팅 수단(68-a, 74)의 내용을 저장 수단(68-b, 76)으로 전달시키기 위해 프로그램 클록 기준치(PCR)의 부호화용 비트를 포함한 적응 필드(32)의 존재를 나타내는 특징부(28)를 상기 헤더 신호(12)로부터 추출하는데 적합한 하드웨어 수단(64); 및 상기 프로그램 클록 기준치(PCR)를 디코드하기 위해 각 패킷(10)의 유효 신호(14)의 디코딩을 제공하고, 적응 필드(32)의 존재를 나타내는 상기 특징부(28)의 포지션 및 상기 유효 신호(14)의 상기 프로그램 클록 기준치(PCR)의 포지션 간의 전압 제어 발진기(78)의 전이 수의 함수로서 상기 저장 수단(68-b, 76)에 보유된 값에 대한 보정을 행하며, 상기 동기화 클록 신호를 생성하도록 상기 전압 제어 발진기(78)를 구동시키는 상기 제어 전압의 계산을 더 제공하는 중앙 처리 장치(66)를 포함하는 것을 특징으로 하는 클록 신호 발생기.
2. 제1항에 있어서, 상기 유효 신호 내의 프로그램 클록 기준치(PCR)의 존재를 나타내는 필드(40) 및 초기화 제어 필드(38)를 패킷으로부터 추출하도록 각 패킷(10)의 유효 신호(14)를 디코딩하기 위한 소프트웨어 수단을 더 포함하며, 상기 중앙 처리 장치(66)는 상기 필드(38, 40)에 응답하여 상기 카운팅 수단(68-a, 74)에 프로그램 클록 기준치(PCR)를 저장하게 하고, 상기 디코딩 소프트웨어 수단은 상기 중앙 처리 장치(66)로 구성되는 것을 특징으로 하는 클록 신호 발생기.
3. 제1항 또는 제2항에 있어서, 상기 카운팅 수단(74)은 프로그램 클록 기준치(PCR)를 부호화하기 위한 비트의 일부를 저장하는데 적합한 카운팅 회로(74), 및 상기 카운터(74)에 의해 발생되는 인터럽트 신호(IT)에 응답하여 상기 중앙 처리 장치(66)에 의해 동작하는 메모리(68)로 구성되는 상보성 용량(complementary capacity)의 확장부를 포함하는 것을 특징으로 하는 클록 신호 발생기.
4. 제3항에 있어서, 상기 프로그램 클록 기준치(PCR)은 42개의 비트에 걸쳐서 부호화되고, 상기 카운터(74)는 16 비트를 가진 카운터이며, 상기 확장부는 상보성 용량의 스태틱 랜덤 액세스 메모리(68)의 영역인 것을 특징으로 하는 클록 신호 발생기.
5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 카운팅 수단의 내용을 저장하기 위한 수단은 메모리(76)를 가진 레지스터; 및 스태틱 랜덤 액세스 메모리(68)의 영역으로 구성되고, 상기 카운팅 수단(68-a, 74)의 내용을 저장하기 위한 상보성 용량의 확장부를 포함하는 것을 특징으로 하는 클록 신호 발생기.
6. 제5항에 있어서, 상기 프로그램 클록 기준치(PCR)는 42개의 비트에 걸쳐서 부호화되고, 래치(76)는 16 비트의 용량을 가지고, 상기 확장부는 32 비트의 스태틱 랜덤 액세스 메모리(68)의 영역인 것을 특징으로 하는 클록 신호 발생기.
7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 중앙 처리 장치(66)에 통합되어 있고 상기 동기화 클록 신호의 변화를 완만하게 하기 위한 디지털 필터(79)를 더 포함하는 것을 특징으로 하는 클록 신호 발생기.
8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 디지털 데이터 패킷은 실질적으로 초당 60 Mbits의 속도로 직렬 전송되는 텔레비젼 신호의 디지털 패킷이며, 상기 동기화 클록 신호는 실질적으로 27 ㎒의 공칭 주파수를 갖는 것을 특징으로 하는 클록 신호 발생기.
9. 제1항 내지 제7항 중 어느 한 항에 있어서, 디지털 데이터 패킷은 실질적으로 초당 7.5 Mbits의 속도로 병렬 전송되는 텔레비젼 신호의 디지털 패킷이며, 상기 동기화 클록 신호는 실질적으로 27 ㎒의 공칭 주파수를 갖는 것을 특징으로 하는 클록 신호 발생기.