JPH10106962A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10106962A JPH10106962A JP8259669A JP25966996A JPH10106962A JP H10106962 A JPH10106962 A JP H10106962A JP 8259669 A JP8259669 A JP 8259669A JP 25966996 A JP25966996 A JP 25966996A JP H10106962 A JPH10106962 A JP H10106962A
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Abstract
(57)【要約】
【課題】 イオン注入欠陥による増速拡散を用いるため
に低温で接合を形成できる半導体装置の製造方法を提供
することを課題とする。 【解決手段】 半導体基板に半導体素子形成領域と半導
体素子分離領域とを備えてなる半導体装置の製造方法に
おいて、前記素子形成領域にゲート電極を形成する工程
と、該ゲート電極の両側にイオン注入によって欠陥層を
形成する工程と、前記基板全面に拡散源層を形成する工
程と、熱処理により前記欠陥層に前記拡散源層の不純物
を拡散し、前記欠陥層領域にソース領域及びドレイン領
域とを形成する工程とを備えた半導体装置の製造方法で
ある。
に低温で接合を形成できる半導体装置の製造方法を提供
することを課題とする。 【解決手段】 半導体基板に半導体素子形成領域と半導
体素子分離領域とを備えてなる半導体装置の製造方法に
おいて、前記素子形成領域にゲート電極を形成する工程
と、該ゲート電極の両側にイオン注入によって欠陥層を
形成する工程と、前記基板全面に拡散源層を形成する工
程と、熱処理により前記欠陥層に前記拡散源層の不純物
を拡散し、前記欠陥層領域にソース領域及びドレイン領
域とを形成する工程とを備えた半導体装置の製造方法で
ある。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】従来のＬＳＩの製造工程における不純物
の導入には、その制御性の高さとフォトリソプロセスに
対応できることからイオン注入法が用いられてきた。と
ころで、ＭＯＳＦＥＴの微細化に伴う短チャネル効果に
よる閾値電圧の変動を抑制するためには、ソース、ドレ
インのｐｎ接合を浅くする必要がある。
の導入には、その制御性の高さとフォトリソプロセスに
対応できることからイオン注入法が用いられてきた。と
ころで、ＭＯＳＦＥＴの微細化に伴う短チャネル効果に
よる閾値電圧の変動を抑制するためには、ソース、ドレ
インのｐｎ接合を浅くする必要がある。
【０００３】前述のイオン注入による不純物の導入で
は、注入深さが注入イオンの質量にほぼ反比例して深く
なるため、ボロン（Ｂ）やＢＦ2などの質量の小さいイ
オンを用いて形成するｐ型ではその接合を浅くすること
が困難である。また、接合を浅くするためにイオン注入
のエネルギーを調整して注入エネルギーを下げることが
考えられるが、そうするとイオンビームの収束性が下が
り、大きなイオンビーム電流が得られなくなることから
量産性が低下するという問題があった。
は、注入深さが注入イオンの質量にほぼ反比例して深く
なるため、ボロン（Ｂ）やＢＦ2などの質量の小さいイ
オンを用いて形成するｐ型ではその接合を浅くすること
が困難である。また、接合を浅くするためにイオン注入
のエネルギーを調整して注入エネルギーを下げることが
考えられるが、そうするとイオンビームの収束性が下が
り、大きなイオンビーム電流が得られなくなることから
量産性が低下するという問題があった。
【０００４】また、デバイスの微細化が進むに従い、イ
オン注入とは異なる浅いｐ型不純物導入法として、イオ
ン注入では実現できないような浅い領域へのボロン等の
ｐ型不純物導入方法としてＢＳＧ（Ｂｏｒｏｓｉｌｉｃ
ａｔｅ Ｇｌａｓｓ）からの固相拡散が報告されている
（Ｍａｓａｎｏｂｕ Ｓａｔｏ，ｅｔａｌ ”Ｐ−ＭＯ
ＳＦＥＴ’ｓ ｗｉｔｈ Ｕｌｔｒａ−Ｓｈａｌｌｏｗ
Ｓｏｌｉｄ−Ｐｈａｓｅ−Ｄｉｆｆｕｓｅｄ Ｄｒａ
ｉｎ Ｓｔｒｕｃｔｕｒｅ Ｐｒｏｄｕｃｅｄｂｙ Ｄ
ｉｆｆｕｓｉｏｎ ｆｒｏｍ ＢＳＧ Ｇａｔｅ−Ｓｉ
ｄｅｗａｌｌ” ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ
ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．
４０，ＮＯ．１２，ＤＥＣＥＭＢＥＲ １９９３）。
オン注入とは異なる浅いｐ型不純物導入法として、イオ
ン注入では実現できないような浅い領域へのボロン等の
ｐ型不純物導入方法としてＢＳＧ（Ｂｏｒｏｓｉｌｉｃ
ａｔｅ Ｇｌａｓｓ）からの固相拡散が報告されている
（Ｍａｓａｎｏｂｕ Ｓａｔｏ，ｅｔａｌ ”Ｐ−ＭＯ
ＳＦＥＴ’ｓ ｗｉｔｈ Ｕｌｔｒａ−Ｓｈａｌｌｏｗ
Ｓｏｌｉｄ−Ｐｈａｓｅ−Ｄｉｆｆｕｓｅｄ Ｄｒａ
ｉｎ Ｓｔｒｕｃｔｕｒｅ Ｐｒｏｄｕｃｅｄｂｙ Ｄ
ｉｆｆｕｓｉｏｎ ｆｒｏｍ ＢＳＧ Ｇａｔｅ−Ｓｉ
ｄｅｗａｌｌ” ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ
ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．
４０，ＮＯ．１２，ＤＥＣＥＭＢＥＲ １９９３）。
【０００５】しかしながら、このような従来のｐ型不純
物導入方法としてのＢＳＧからの固相拡散法では９００
℃以上の高温処理が必要で、フォトリソプロセスが採用
しにくいことから微細ＣＭＯＳデバイスへの適応が困難
であり、また得られるＣＭＯＳのシート抵抗が高いなど
の問題があった。
物導入方法としてのＢＳＧからの固相拡散法では９００
℃以上の高温処理が必要で、フォトリソプロセスが採用
しにくいことから微細ＣＭＯＳデバイスへの適応が困難
であり、また得られるＣＭＯＳのシート抵抗が高いなど
の問題があった。
【０００６】
【発明が解決しようとする課題】本発明は、上述の従来
の欠点に鑑みて為されたものであり、熱処理温度が低く
でき特性向上が図れる半導体装置の製造方法を提供する
ことを目的とする。
の欠点に鑑みて為されたものであり、熱処理温度が低く
でき特性向上が図れる半導体装置の製造方法を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】請求項１の発明は、素子
形成領域のうち拡散層形成領域にあらかじめ欠陥層を形
成する工程と、該欠陥層領域に選択的に不純物を導入す
る工程とを備えたものである。請求項２の発明は、半導
体基板に半導体素子形成領域と半導体素子分離領域とを
備えてなる半導体装置の製造方法において、前記素子形
成領域のうち所望の拡散層形成領域にイオン注入によっ
てあらかじめ欠陥層を形成する工程と、少なくとも前記
拡散層形成領域に拡散源層を形成する工程と、熱処理に
より前記欠陥層に前記拡散源層の不純物を拡散し、前記
欠陥層領域に拡散層を形成する工程とを備えたものであ
る。
形成領域のうち拡散層形成領域にあらかじめ欠陥層を形
成する工程と、該欠陥層領域に選択的に不純物を導入す
る工程とを備えたものである。請求項２の発明は、半導
体基板に半導体素子形成領域と半導体素子分離領域とを
備えてなる半導体装置の製造方法において、前記素子形
成領域のうち所望の拡散層形成領域にイオン注入によっ
てあらかじめ欠陥層を形成する工程と、少なくとも前記
拡散層形成領域に拡散源層を形成する工程と、熱処理に
より前記欠陥層に前記拡散源層の不純物を拡散し、前記
欠陥層領域に拡散層を形成する工程とを備えたものであ
る。
【０００８】請求項３の発明は、半導体基板に半導体素
子形成領域と半導体素子分離領域とを備えてなる半導体
装置の製造方法において、前記素子形成領域にゲート電
極を形成する工程と、該ゲート電極の両側にイオン注入
によって欠陥層を形成する工程と、前記基板全面に拡散
源層を形成する工程と、熱処理により前記欠陥層に前記
拡散源層の不純物を拡散し、前記欠陥層領域にソース領
域及びドレイン領域とを形成する工程とを備えたもので
ある。
子形成領域と半導体素子分離領域とを備えてなる半導体
装置の製造方法において、前記素子形成領域にゲート電
極を形成する工程と、該ゲート電極の両側にイオン注入
によって欠陥層を形成する工程と、前記基板全面に拡散
源層を形成する工程と、熱処理により前記欠陥層に前記
拡散源層の不純物を拡散し、前記欠陥層領域にソース領
域及びドレイン領域とを形成する工程とを備えたもので
ある。
【０００９】請求項４の発明は、請求項２または３に記
載の半導体装置の製造方法において、前記拡散源層の不
純物がボロンであるものである。請求項５の発明は、請
求項２乃至４のいずれか１項に記載の半導体装置の製造
方法において、前記欠陥層に注入するイオンはフッ素イ
オンであるものである。請求項６の発明は、半導体基板
にｐ型トランジスタを備えてなるＣＭＯＳトランジスタ
の製造方法において、前記ｐ型トランジスタ形成領域に
ゲート電極を形成する工程と、該ゲート電極の両側にイ
オン注入によって欠陥層を形成する工程と、前記基板全
面に拡散源層を形成する工程と、熱処理により前記欠陥
層に前記拡散源層の不純物を拡散し、前記欠陥層領域に
ソース領域及びドレイン領域を形成する工程とを備えた
ものである。
載の半導体装置の製造方法において、前記拡散源層の不
純物がボロンであるものである。請求項５の発明は、請
求項２乃至４のいずれか１項に記載の半導体装置の製造
方法において、前記欠陥層に注入するイオンはフッ素イ
オンであるものである。請求項６の発明は、半導体基板
にｐ型トランジスタを備えてなるＣＭＯＳトランジスタ
の製造方法において、前記ｐ型トランジスタ形成領域に
ゲート電極を形成する工程と、該ゲート電極の両側にイ
オン注入によって欠陥層を形成する工程と、前記基板全
面に拡散源層を形成する工程と、熱処理により前記欠陥
層に前記拡散源層の不純物を拡散し、前記欠陥層領域に
ソース領域及びドレイン領域を形成する工程とを備えた
ものである。
【００１０】請求項７の発明は、請求項６に記載のＣＭ
ＯＳトランジスタの製造方法において、前記欠陥層の厚
みが１００Å乃至５００Åであるものである。請求項８
の発明は、請求項６または７に記載のＣＭＯＳトランジ
スタの製造方法において、前記拡散源層の不純物はボロ
ンであるものである。請求項９の発明は、請求項６乃至
８のいずれか１項に記載のＣＭＯＳトランジスタの製造
方法において、前記欠陥層に注入するイオンはフッ素イ
オンであるものである。
ＯＳトランジスタの製造方法において、前記欠陥層の厚
みが１００Å乃至５００Åであるものである。請求項８
の発明は、請求項６または７に記載のＣＭＯＳトランジ
スタの製造方法において、前記拡散源層の不純物はボロ
ンであるものである。請求項９の発明は、請求項６乃至
８のいずれか１項に記載のＣＭＯＳトランジスタの製造
方法において、前記欠陥層に注入するイオンはフッ素イ
オンであるものである。
【００１１】即ち、請求項１の発明は、素子形成領域の
うち拡散層形成領域にあらかじめ欠陥層を形成する工程
と、該欠陥層領域に選択的に不純物を導入する工程とを
備えたものであるので、バイポーラトランジスタ、ダイ
オード、サイリスタなどの半導体装置の特性が向上でき
る。なお、あらかじめ欠陥層を設けるには、Ｘ線などの
光を照射することによっても可能であり、また欠陥層領
域に選択的に不純物を導入するには、瞬間気相ドーピン
グによっても可能である。
うち拡散層形成領域にあらかじめ欠陥層を形成する工程
と、該欠陥層領域に選択的に不純物を導入する工程とを
備えたものであるので、バイポーラトランジスタ、ダイ
オード、サイリスタなどの半導体装置の特性が向上でき
る。なお、あらかじめ欠陥層を設けるには、Ｘ線などの
光を照射することによっても可能であり、また欠陥層領
域に選択的に不純物を導入するには、瞬間気相ドーピン
グによっても可能である。
【００１２】請求項２の発明によれば、半導体基板に半
導体素子形成領域と半導体素子分離領域とを備えてなる
半導体装置の製造方法において、前記素子形成領域のう
ち所望の拡散層形成領域にイオン注入によってあらかじ
め欠陥層を形成する工程と、少なくとも前記拡散層形成
領域に拡散源層を形成する工程と、熱処理により前記欠
陥層に前記拡散源層の不純物を拡散し、前記欠陥層領域
に拡散層を形成する工程とを備えたものであるので、所
望の位置のみに選択的に不純物を注入してその領域のみ
に拡散層を容易に形成することができる。
導体素子形成領域と半導体素子分離領域とを備えてなる
半導体装置の製造方法において、前記素子形成領域のう
ち所望の拡散層形成領域にイオン注入によってあらかじ
め欠陥層を形成する工程と、少なくとも前記拡散層形成
領域に拡散源層を形成する工程と、熱処理により前記欠
陥層に前記拡散源層の不純物を拡散し、前記欠陥層領域
に拡散層を形成する工程とを備えたものであるので、所
望の位置のみに選択的に不純物を注入してその領域のみ
に拡散層を容易に形成することができる。
【００１３】請求項３の発明によれば、半導体基板に半
導体素子形成領域と半導体素子分離領域とを備えてなる
半導体装置の製造方法において、前記素子形成領域にゲ
ート電極を形成する工程と、該ゲート電極の両側にイオ
ン注入によって欠陥層を形成する工程と、前記基板全面
に拡散源層を形成する工程と、熱処理により前記欠陥層
に前記拡散源層の不純物を拡散し、前記欠陥層領域にソ
ース領域及びドレイン領域とを形成する工程とを備えた
ものであるので、イオン注入等の方法によってあらかじ
め所定の領域に空孔等の結晶欠陥層をごく浅く設けるこ
とにより、ＢＳＧ膜やボロンドープドポリシリコン膜等
の不純物の拡散源となる拡散源層から比較的低い温度
で、基板中に不純物をごく浅く均一に導入することがで
き、低抵抗で均一性のよい拡散層または拡散層のエクス
テンションを得ることができる。
導体素子形成領域と半導体素子分離領域とを備えてなる
半導体装置の製造方法において、前記素子形成領域にゲ
ート電極を形成する工程と、該ゲート電極の両側にイオ
ン注入によって欠陥層を形成する工程と、前記基板全面
に拡散源層を形成する工程と、熱処理により前記欠陥層
に前記拡散源層の不純物を拡散し、前記欠陥層領域にソ
ース領域及びドレイン領域とを形成する工程とを備えた
ものであるので、イオン注入等の方法によってあらかじ
め所定の領域に空孔等の結晶欠陥層をごく浅く設けるこ
とにより、ＢＳＧ膜やボロンドープドポリシリコン膜等
の不純物の拡散源となる拡散源層から比較的低い温度
で、基板中に不純物をごく浅く均一に導入することがで
き、低抵抗で均一性のよい拡散層または拡散層のエクス
テンションを得ることができる。
【００１４】請求項４の発明は、請求項２または３に記
載の半導体装置の製造方法において、前記拡散源層の不
純物がボロンであるので、質量の小さいボロンをイオン
注入によって導入することなく、容易に接合部にボロン
を拡散することができる。請求項５の発明は、請求項２
乃至４のいずれか１項に記載の半導体装置の製造方法に
おいて、前記欠陥層に注入するイオンはフッ素イオンで
あるので、ｐ+層の抵抗値とそのばらつきを小さくする
ことができる。
載の半導体装置の製造方法において、前記拡散源層の不
純物がボロンであるので、質量の小さいボロンをイオン
注入によって導入することなく、容易に接合部にボロン
を拡散することができる。請求項５の発明は、請求項２
乃至４のいずれか１項に記載の半導体装置の製造方法に
おいて、前記欠陥層に注入するイオンはフッ素イオンで
あるので、ｐ+層の抵抗値とそのばらつきを小さくする
ことができる。
【００１５】請求項６の発明は、半導体基板にｐ型トラ
ンジスタを備えてなるＣＭＯＳトランジスタの製造方法
において、前記ｐ型トランジスタ形成領域にゲート電極
を形成する工程と、該ゲート電極の両側にイオン注入に
よって欠陥層を形成する工程と、前記基板全面に拡散源
層を形成する工程と、熱処理により前記欠陥層に前記拡
散源層の不純物を拡散し、前記欠陥層領域にソース領域
及びドレイン領域を形成する工程とを備えたものである
ので、ＭＯＳＦＥＴの微細化に伴う閾値電圧の変動を抑
制することのできるきわめて浅い接合形成が可能であ
る。
ンジスタを備えてなるＣＭＯＳトランジスタの製造方法
において、前記ｐ型トランジスタ形成領域にゲート電極
を形成する工程と、該ゲート電極の両側にイオン注入に
よって欠陥層を形成する工程と、前記基板全面に拡散源
層を形成する工程と、熱処理により前記欠陥層に前記拡
散源層の不純物を拡散し、前記欠陥層領域にソース領域
及びドレイン領域を形成する工程とを備えたものである
ので、ＭＯＳＦＥＴの微細化に伴う閾値電圧の変動を抑
制することのできるきわめて浅い接合形成が可能であ
る。
【００１６】請求項７の発明は、請求項６に記載のＣＭ
ＯＳトランジスタの製造方法において、前記欠陥層の厚
みが１００Å乃至５００Åであるので、きわめて浅い接
合が得られ閾値電圧の変動を抑制することができる。請
求項８の発明は、請求項６または７に記載のＣＭＯＳト
ランジスタの製造方法において、前記拡散源層の不純物
はボロンであるので、質量の小さいボロンをイオン注入
によって導入することなく、容易に接合部にボロンを拡
散することができる。
ＯＳトランジスタの製造方法において、前記欠陥層の厚
みが１００Å乃至５００Åであるので、きわめて浅い接
合が得られ閾値電圧の変動を抑制することができる。請
求項８の発明は、請求項６または７に記載のＣＭＯＳト
ランジスタの製造方法において、前記拡散源層の不純物
はボロンであるので、質量の小さいボロンをイオン注入
によって導入することなく、容易に接合部にボロンを拡
散することができる。
【００１７】請求項９の発明は、請求項６乃至８のいず
れか１項に記載のＣＭＯＳトランジスタの製造方法にお
いて、前記欠陥層に注入するイオンはフッ素イオンであ
るので、ｐ+層の抵抗値とそのばらつきを小さくするこ
とができる。
れか１項に記載のＣＭＯＳトランジスタの製造方法にお
いて、前記欠陥層に注入するイオンはフッ素イオンであ
るので、ｐ+層の抵抗値とそのばらつきを小さくするこ
とができる。
【００１８】
＜第１の実施形態＞本発明の半導体装置の製造方法につ
いて、図に基づいて説明する。図１は本発明の半導体装
置の製造工程を示す断面図である。なお、本実施形態に
おいては、本発明をＣＭＯＳ ＬＳＩ用トランジスタに
採用した場合について説明する。
いて、図に基づいて説明する。図１は本発明の半導体装
置の製造工程を示す断面図である。なお、本実施形態に
おいては、本発明をＣＭＯＳ ＬＳＩ用トランジスタに
採用した場合について説明する。
【００１９】工程１（図１（ａ））：半導体基板上にｎ
チャネルＭＯＳトランジスタ素子及びｐチャネルＭＯＳ
トランジスタ素子が形成される領域のＰ及びＮウェル領
域１と、そのウェル領域１を一般的なＬＯＣＯＳ法等に
よって形成する素子分離領域２と、を形成した後、チャ
ネルストップや閾値調整のためのイオン注入を行い、ゲ
ート酸化膜３及びゲート電極４を形成する。この後、ゲ
ート電極４にボロンが拡散することを抑制するためにＳ
ｉＮスペーサを形成してゲート電極４を保護する。な
お、ＳｉＮスペーサの形成に代えて再酸化工程によって
ゲート電極４の保護をしてもよい。ここまでの製造工程
は従来と同様である。
チャネルＭＯＳトランジスタ素子及びｐチャネルＭＯＳ
トランジスタ素子が形成される領域のＰ及びＮウェル領
域１と、そのウェル領域１を一般的なＬＯＣＯＳ法等に
よって形成する素子分離領域２と、を形成した後、チャ
ネルストップや閾値調整のためのイオン注入を行い、ゲ
ート酸化膜３及びゲート電極４を形成する。この後、ゲ
ート電極４にボロンが拡散することを抑制するためにＳ
ｉＮスペーサを形成してゲート電極４を保護する。な
お、ＳｉＮスペーサの形成に代えて再酸化工程によって
ゲート電極４の保護をしてもよい。ここまでの製造工程
は従来と同様である。
【００２０】その後、ｎチャネルＭＯＳトランジスタを
形成する領域にフォトレジスト６を形成しｎチャネルＭ
ＯＳトランジスタ形成領域を覆い、ｐチャネルトランジ
スタ領域にＡｒ、Ｆ、Ｎ等をイオン注入により導入し、
Ｎウェル領域の結晶に欠陥が生じた欠陥層８をごく浅く
形成する。この時の注入条件は、例えばＦイオンであれ
ば２０ｋｅＶのエネルギーで５Ｅ１５ｃｍ-2程度であ
る。また、欠陥層８の厚みは、約４００Å程度である。
なお、Ａｒイオンの場合の注入条件は、５０ｋｅＶで１
Ｅ１４ｃｍ-2程度であり、欠陥層８の厚みは、約５００
Å程度である。またＮイオンの場合には、２０ｋｅＶで
２Ｅ１５ｃｍ-2程度であり、欠陥層８の厚みは、約５０
０Å程度である。好ましくは、１００Å乃至５００Åで
ある。
形成する領域にフォトレジスト６を形成しｎチャネルＭ
ＯＳトランジスタ形成領域を覆い、ｐチャネルトランジ
スタ領域にＡｒ、Ｆ、Ｎ等をイオン注入により導入し、
Ｎウェル領域の結晶に欠陥が生じた欠陥層８をごく浅く
形成する。この時の注入条件は、例えばＦイオンであれ
ば２０ｋｅＶのエネルギーで５Ｅ１５ｃｍ-2程度であ
る。また、欠陥層８の厚みは、約４００Å程度である。
なお、Ａｒイオンの場合の注入条件は、５０ｋｅＶで１
Ｅ１４ｃｍ-2程度であり、欠陥層８の厚みは、約５００
Å程度である。またＮイオンの場合には、２０ｋｅＶで
２Ｅ１５ｃｍ-2程度であり、欠陥層８の厚みは、約５０
０Å程度である。好ましくは、１００Å乃至５００Åで
ある。
【００２１】また、これらの注入イオンのうち、好まし
くはＦイオンを用いるほうがよい特性が得られる。 工程２（１図（ｂ）） 前記フォトレジスト６を除去し、基板全面にｐ型不純物
の拡散源となるＢＳＧ等の拡散源層９をＣＶＤ法などの
方法により堆積する。その後窒素中のアニール等の熱処
理工程によって先程の欠陥層８にＢＳＧ膜からボロンを
拡散させ浅い接合領域１０を形成する。
くはＦイオンを用いるほうがよい特性が得られる。 工程２（１図（ｂ）） 前記フォトレジスト６を除去し、基板全面にｐ型不純物
の拡散源となるＢＳＧ等の拡散源層９をＣＶＤ法などの
方法により堆積する。その後窒素中のアニール等の熱処
理工程によって先程の欠陥層８にＢＳＧ膜からボロンを
拡散させ浅い接合領域１０を形成する。
【００２２】このときの熱処理は、処理温度８００℃、
処理時間１時間行う。この程度の熱処理量であればｎチ
ャネルトランジスタ領域へのボロンの拡散はごく少な
い。接合領域１０を形成後、ＢＳＧ膜は、ＨＦ蒸気エッ
チング等を用いて、前述の半導体素子分離領域のフィー
ルド酸化膜などの熱酸化膜に対して選択的に除去する。
もしくは、通常の希ＨＦを用いて適度な時間エッチング
して除去する。
処理時間１時間行う。この程度の熱処理量であればｎチ
ャネルトランジスタ領域へのボロンの拡散はごく少な
い。接合領域１０を形成後、ＢＳＧ膜は、ＨＦ蒸気エッ
チング等を用いて、前述の半導体素子分離領域のフィー
ルド酸化膜などの熱酸化膜に対して選択的に除去する。
もしくは、通常の希ＨＦを用いて適度な時間エッチング
して除去する。
【００２３】工程３（図１（ｃ）） ｐチャネルＭＯＳトランジスタを形成する領域にフォト
リソプロセスによりフォトレジスト６を形成し、ｐチャ
ネルＭＯＳトランジスタ形成領域を覆い、ｎチャネルト
ランジスタ領域にＡｓ（ヒ素）等のｎ型不純物のイオン
注入を行い、それによってＬＤＤ構造のためのｎ−層１
１を形成する。そして、ＴＥＯＳを用いたＣＶＤ法によ
って酸化膜を堆積した後、ＲＩＥ（Ｒｅａｃｔｉｖｅ
ＩｏｎＥｃｈｉｎｇ）によってこの酸化膜をエッチバッ
クし、ゲート電極４の側面のみにサイドウォール１２を
形成する。
リソプロセスによりフォトレジスト６を形成し、ｐチャ
ネルＭＯＳトランジスタ形成領域を覆い、ｎチャネルト
ランジスタ領域にＡｓ（ヒ素）等のｎ型不純物のイオン
注入を行い、それによってＬＤＤ構造のためのｎ−層１
１を形成する。そして、ＴＥＯＳを用いたＣＶＤ法によ
って酸化膜を堆積した後、ＲＩＥ（Ｒｅａｃｔｉｖｅ
ＩｏｎＥｃｈｉｎｇ）によってこの酸化膜をエッチバッ
クし、ゲート電極４の側面のみにサイドウォール１２を
形成する。
【００２４】工程４（図１（ｄ）） その後、通常のフォトリソプロセスとイオン注入プロセ
スによって、それぞれの領域にｎ型１３及びｐ型１４の
不純物を高濃度に注入し、ソース領域及びドレイン領域
を形成する。さらにＴＥＯＳ等を用いたＣＶＤ法によっ
て層間絶縁膜１５を堆積した後、ＲＩＥによってこの層
間絶縁膜１５にコンタクトホール１６をソース領域及び
ドレイン領域に対応して形成する。そしてスパッタ法等
によってＡｌ等を堆積することでコンタクトホール１６
を充填し、このＡｌをパターンニング、シンタしてメタ
ル配線１７を形成する。最後にプラズマＣＶＤ法等によ
って、ＰＳＧ 、ＳｉＮ等のパッシベーション膜１８を
形成しトランジスタが完成する。 ＜第２の実施形態＞以下に、本発明の半導体装置の製造
方法の他の実施形態を説明する。
スによって、それぞれの領域にｎ型１３及びｐ型１４の
不純物を高濃度に注入し、ソース領域及びドレイン領域
を形成する。さらにＴＥＯＳ等を用いたＣＶＤ法によっ
て層間絶縁膜１５を堆積した後、ＲＩＥによってこの層
間絶縁膜１５にコンタクトホール１６をソース領域及び
ドレイン領域に対応して形成する。そしてスパッタ法等
によってＡｌ等を堆積することでコンタクトホール１６
を充填し、このＡｌをパターンニング、シンタしてメタ
ル配線１７を形成する。最後にプラズマＣＶＤ法等によ
って、ＰＳＧ 、ＳｉＮ等のパッシベーション膜１８を
形成しトランジスタが完成する。 ＜第２の実施形態＞以下に、本発明の半導体装置の製造
方法の他の実施形態を説明する。
【００２５】図２に、本発明の半導体装置の製造工程断
面図を示す。 工程１（図２（ａ）） 通常のＬＯＣＯＳ法等による素子分離領域１及びウェル
２を形成した後、ゲート酸化膜３及びゲート電極４を形
成する。その後、ゲート電極にボロンが拡散することを
抑制するためにＳｉＮスペーサ５を形成することにより
ゲート電極を保護する。なお、このとき再酸化工程によ
りゲート電極を保護することも可能である。
面図を示す。 工程１（図２（ａ）） 通常のＬＯＣＯＳ法等による素子分離領域１及びウェル
２を形成した後、ゲート酸化膜３及びゲート電極４を形
成する。その後、ゲート電極にボロンが拡散することを
抑制するためにＳｉＮスペーサ５を形成することにより
ゲート電極を保護する。なお、このとき再酸化工程によ
りゲート電極を保護することも可能である。
【００２６】その後、フォトリソプロセスによってｎチ
ャネルトランジスタ領域にＬＤＤ用のｎ型不純物をイオ
ン注入により注入し、熱処理により活性化しｎ層を形成
しておく。引き続き、ｐチャネルトランジスタ領域に図
２に示すようにＡｒ、Ｆ、Ｎ等のイオン注入７によって
欠陥層８を導入する。このときのイオンの注入条件は、
例えばＦイオンであれば２０ｋｅＶのエネルギーで５Ｅ
１５ｃｍ-2程度である。また、欠陥層８の厚みは、約４
００Å程度である。なお、Ａｒイオンの場合の注入条件
は、５０ｋｅＶで１Ｅ１４ｃｍ-2程度であり、欠陥層８
の厚みは、約５００Å程度である。またＮイオンの場合
には、２０ｋｅＶで２Ｅ１５ｃｍ-2程度であり、欠陥層
８の厚みは、約５００Å程度である。これらの注入イオ
ンのうち、好ましくはＦイオンを用いるほうがよい特性
が得られる。
ャネルトランジスタ領域にＬＤＤ用のｎ型不純物をイオ
ン注入により注入し、熱処理により活性化しｎ層を形成
しておく。引き続き、ｐチャネルトランジスタ領域に図
２に示すようにＡｒ、Ｆ、Ｎ等のイオン注入７によって
欠陥層８を導入する。このときのイオンの注入条件は、
例えばＦイオンであれば２０ｋｅＶのエネルギーで５Ｅ
１５ｃｍ-2程度である。また、欠陥層８の厚みは、約４
００Å程度である。なお、Ａｒイオンの場合の注入条件
は、５０ｋｅＶで１Ｅ１４ｃｍ-2程度であり、欠陥層８
の厚みは、約５００Å程度である。またＮイオンの場合
には、２０ｋｅＶで２Ｅ１５ｃｍ-2程度であり、欠陥層
８の厚みは、約５００Å程度である。これらの注入イオ
ンのうち、好ましくはＦイオンを用いるほうがよい特性
が得られる。
【００２７】工程２（図２（ｂ）） ｐ型不純物の拡散源となるＢＳＧ等の拡散源層９をＣＶ
Ｄ法等の方法により欠陥層８を含む半導体基板全面に堆
積する。 工程３（図２（ｃ）） ＲＩＥによってこの拡散源層９をエッチバックし、ゲー
ト電極４の側面のみにサイドウォールの形でこの拡散源
層９を残す。
Ｄ法等の方法により欠陥層８を含む半導体基板全面に堆
積する。 工程３（図２（ｃ）） ＲＩＥによってこの拡散源層９をエッチバックし、ゲー
ト電極４の側面のみにサイドウォールの形でこの拡散源
層９を残す。
【００２８】その後、通常のフォトリソプロセスとイオ
ン注入プロセスとによってそれぞれの領域にｎ型及びｐ
型の不純物を高濃度に注入し、図２（ｄ）に示すよう
に、熱処理によって拡散層１３及び１４を形成する。こ
のときに、図１に示したイオン注入による欠陥層の領域
には、ＢＳＧ膜からボロンが拡散し、浅い接合１０が形
成され、ソース領域及びドレイン領域の引き出し層を形
成する。
ン注入プロセスとによってそれぞれの領域にｎ型及びｐ
型の不純物を高濃度に注入し、図２（ｄ）に示すよう
に、熱処理によって拡散層１３及び１４を形成する。こ
のときに、図１に示したイオン注入による欠陥層の領域
には、ＢＳＧ膜からボロンが拡散し、浅い接合１０が形
成され、ソース領域及びドレイン領域の引き出し層を形
成する。
【００２９】続いて、ＴＥＯＳを用いたＣＶＤ法によっ
て層間絶縁膜１５を堆積した後、ＲＩＥによってこの膜
にコンタクトホール１６を開口する。スパッタ法等によ
ってＰＳＧ、ＳｉＮ等のパッシベーション膜１８を形成
しトランジスタが完成する。図３にＢＳＧ膜からのボロ
ンの固相拡散によって形成したｐ+不純物拡散層のシー
ト抵抗の増速拡散のためのＦイオンの注入条件依存性を
示す。
て層間絶縁膜１５を堆積した後、ＲＩＥによってこの膜
にコンタクトホール１６を開口する。スパッタ法等によ
ってＰＳＧ、ＳｉＮ等のパッシベーション膜１８を形成
しトランジスタが完成する。図３にＢＳＧ膜からのボロ
ンの固相拡散によって形成したｐ+不純物拡散層のシー
ト抵抗の増速拡散のためのＦイオンの注入条件依存性を
示す。
【００３０】Ｎ型シリコン基板にＦイオンを３０ｋｅＶ
でイオン注入してあらかじめ欠陥層を形成し、固相拡散
源のＢＳＧ膜を堆積した。その後８００℃、窒素雰囲気
中で６０分熱処理し、基板中にボロンを拡散してｐ+層
を形成した。同図は、横軸のＦイオン注入量に対する、
ｐ+層のシート抵抗を左縦軸に示し、抵抗値のばらつき
を右縦軸に示している。
でイオン注入してあらかじめ欠陥層を形成し、固相拡散
源のＢＳＧ膜を堆積した。その後８００℃、窒素雰囲気
中で６０分熱処理し、基板中にボロンを拡散してｐ+層
を形成した。同図は、横軸のＦイオン注入量に対する、
ｐ+層のシート抵抗を左縦軸に示し、抵抗値のばらつき
を右縦軸に示している。
【００３１】Ｆイオンの注入量を増加させるに従い、ｐ
+層の抵抗値とそのばらつきが小さくなることがわか
る。Ｆイオンの注入量を５Ｅ１５ｃｍ-2にすることでｐ
+層の抵抗値を注入なしの場合の１／４以下、ばらつき
を１／２以下にすることができる。本発明の実施形態に
おいては、ｐチャネルＭＯＳトランジスタの場合につい
て説明したが、ｎチャネルＭＯＳトランジスタの場合に
も同様に適用できることは言うまでもない。
+層の抵抗値とそのばらつきが小さくなることがわか
る。Ｆイオンの注入量を５Ｅ１５ｃｍ-2にすることでｐ
+層の抵抗値を注入なしの場合の１／４以下、ばらつき
を１／２以下にすることができる。本発明の実施形態に
おいては、ｐチャネルＭＯＳトランジスタの場合につい
て説明したが、ｎチャネルＭＯＳトランジスタの場合に
も同様に適用できることは言うまでもない。
【００３２】また、本発明は、バイポーラトランジス
タ、ダイオード、サイリスタなどの半導体装置にも適用
でき、それらの半導体装置の特性を向上することができ
る。
タ、ダイオード、サイリスタなどの半導体装置にも適用
でき、それらの半導体装置の特性を向上することができ
る。
【００３３】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、イオン注入欠陥による欠陥層及び拡散源層を形成す
るので、低温の熱処理で欠陥層へ拡散源から不純物を拡
散して接合を形成できるとともに、所望の位置のみに選
択的に不純物を注入してその領域のみに拡散層を容易に
形成することができる。
ば、イオン注入欠陥による欠陥層及び拡散源層を形成す
るので、低温の熱処理で欠陥層へ拡散源から不純物を拡
散して接合を形成できるとともに、所望の位置のみに選
択的に不純物を注入してその領域のみに拡散層を容易に
形成することができる。
【図１】本発明の実施形態を示す半導体装置の製造工程
断面図である。
断面図である。
【図２】本発明の他の実施形態を示す半導体装置の製造
工程断面図である。
工程断面図である。
【図３】本発明の半導体装置の製造方法による半導体装
置の特性図である。
置の特性図である。
１ ＬＯＣＯＳ領域 ２ ウェル ３ ゲート酸化膜 ４ ゲート電極 ５ ＳｉＮスペーサ ６ フォトレジスト ７ イオン注入 ８ 欠陥層 ９ ＢＳＧ膜 １０ ｐ型の浅い接合 １１ ｎ−層 １２ ＬＤＤサイドウォール １３ ｎ+層 １４ ｐ+層 １５ 層間絶縁膜 １６ コンタクトホール １７ メタル配線 １８ パッシベーション膜
Claims (9)
- 【請求項１】 素子形成領域のうち拡散層形成領域にあ
らかじめ欠陥層を形成する工程と、該欠陥層領域に選択
的に不純物を導入する工程とを備えたことを特徴とする
半導体装置の製造方法。 - 【請求項２】 半導体基板に半導体素子形成領域と半導
体素子分離領域とを備えてなる半導体装置の製造方法に
おいて、 前記素子形成領域のうち拡散層形成領域にイオン注入に
よってあらかじめ欠陥層を形成する工程と、前記拡散層
形成領域に拡散源層を形成する工程と、熱処理により前
記欠陥層に前記拡散源層の不純物を拡散し、前記欠陥層
領域に拡散層を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項３】 半導体基板に半導体素子形成領域と半導
体素子分離領域とを備えてなる半導体装置の製造方法に
おいて、 前記素子形成領域にゲート電極を形成する工程と、該ゲ
ート電極の両側にイオン注入によって欠陥層を形成する
工程と、前記基板全面に拡散源層を形成する工程と、熱
処理により前記欠陥層に前記拡散源層の不純物を拡散
し、前記欠陥層領域にソース領域及びドレイン領域を形
成する工程とを備えたことを特徴とする半導体装置の製
造方法。 - 【請求項４】 前記拡散源層の不純物はボロンであるこ
とを特徴とする請求項２または３に記載の半導体装置の
製造方法。 - 【請求項５】 前記欠陥層に注入するイオンはフッ素イ
オンであることを特徴とする請求項２乃至４のいずれか
１項に記載の半導体装置の製造方法。 - 【請求項６】 半導体基板にｐ型トランジスタを備えて
なるＣＭＯＳトランジスタの製造方法において、 前記ｐ型トランジスタ形成領域にゲート電極を形成する
工程と、該ゲート電極の両側にイオン注入によって欠陥
層を形成する工程と、前記基板全面に拡散源層を形成す
る工程と、熱処理により前記欠陥層に前記拡散源層の不
純物を拡散し、前記欠陥層領域にソース領域及びドレイ
ン領域を形成する工程とを備えたことを特徴とするＣＭ
ＯＳトランジスタの製造方法。 - 【請求項７】 前記欠陥層の厚みは、１００Å乃至５０
０Åであることを特徴とする請求項６に記載のＣＭＯＳ
トランジスタの製造方法。 - 【請求項８】 前記拡散源層の不純物はボロンであるこ
とを特徴とする請求項６または７に記載のＣＭＯＳトラ
ンジスタの製造方法。 - 【請求項９】 前記欠陥層に注入するイオンはフッ素イ
オンであることを特徴とする請求項６乃至８のいずれか
１項に記載のＣＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8259669A JPH10106962A (ja) | 1996-09-30 | 1996-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8259669A JPH10106962A (ja) | 1996-09-30 | 1996-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10106962A true JPH10106962A (ja) | 1998-04-24 |
Family
ID=17337262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8259669A Pending JPH10106962A (ja) | 1996-09-30 | 1996-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10106962A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206045A (ja) * | 1992-01-27 | 1993-08-13 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0766146A (ja) * | 1993-08-24 | 1995-03-10 | Toshiba Corp | 半導体装置の製造方法 |
-
1996
- 1996-09-30 JP JP8259669A patent/JPH10106962A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206045A (ja) * | 1992-01-27 | 1993-08-13 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0766146A (ja) * | 1993-08-24 | 1995-03-10 | Toshiba Corp | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060314 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060704 |