JPH10105465A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH10105465A JPH10105465A JP8255634A JP25563496A JPH10105465A JP H10105465 A JPH10105465 A JP H10105465A JP 8255634 A JP8255634 A JP 8255634A JP 25563496 A JP25563496 A JP 25563496A JP H10105465 A JPH10105465 A JP H10105465A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- cache
- primary cache
- decoder
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 本発明は、同じウエハー上に１次キャッシュ
メモリが設けられたマイクロプロセッサに関する。従来
は、キャッシュメモリのように高速でランダムなアクセ
スに対しＳ−ＲＡＭに比べて効率が低下するため、Ｄ−
ＲＡＭをキャッシュメモリに用いるマイクロプロセッサ
は無かった。 【解決手段】 本発明では、Ｄ−ＲＡＭのセンスアンプ
部分に着目しセンスアンプ部分から、直接マイクロプロ
セッサの命令デコーダにＤ−ＲＡＭのデータを渡すこと
により、従来どうしても低速になりがちだったＤ−ＲＡ
Ｍのアクセスを高速化するものである。
メモリが設けられたマイクロプロセッサに関する。従来
は、キャッシュメモリのように高速でランダムなアクセ
スに対しＳ−ＲＡＭに比べて効率が低下するため、Ｄ−
ＲＡＭをキャッシュメモリに用いるマイクロプロセッサ
は無かった。 【解決手段】 本発明では、Ｄ−ＲＡＭのセンスアンプ
部分に着目しセンスアンプ部分から、直接マイクロプロ
セッサの命令デコーダにＤ−ＲＡＭのデータを渡すこと
により、従来どうしても低速になりがちだったＤ−ＲＡ
Ｍのアクセスを高速化するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、同じウエハー上に
１次キャッシュメモリが設けられたマイクロプロセッサ
に関する。
１次キャッシュメモリが設けられたマイクロプロセッサ
に関する。
【０００２】
【従来の技術】従来、図２に示すように、命令の取り込
みや実行に伴い、メモリをアクセスする必要が生じた場
合、キャッシュコントローラ５２が、そのメモリの内容
が既に１次キャッシュ８１に含まれているかどうかを判
断し、含まれている場合は内部の１次キャッシュ８１へ
アクセスを行い、含まれていない場合はバスコントロー
ラ５２により外部メモリ（図示せず）へアクセスを行っ
ていた。
みや実行に伴い、メモリをアクセスする必要が生じた場
合、キャッシュコントローラ５２が、そのメモリの内容
が既に１次キャッシュ８１に含まれているかどうかを判
断し、含まれている場合は内部の１次キャッシュ８１へ
アクセスを行い、含まれていない場合はバスコントロー
ラ５２により外部メモリ（図示せず）へアクセスを行っ
ていた。
【０００３】この際、従来はマイクロプロセッサと同一
のＬＳＩ上に形成する１次キャッシュ８１にはスタティ
ック・ランダム・アクセス・メモリ（以下、Ｓ−ＲＡＭ
と略記する。）を用いることが一般的であり、同一面積
に倍以上の容量を設けられるダイナミック・ランダム・
アクセス・メモリ（以下、Ｄ−ＲＡＭと略記する。）は
用いられていなかった。
のＬＳＩ上に形成する１次キャッシュ８１にはスタティ
ック・ランダム・アクセス・メモリ（以下、Ｓ−ＲＡＭ
と略記する。）を用いることが一般的であり、同一面積
に倍以上の容量を設けられるダイナミック・ランダム・
アクセス・メモリ（以下、Ｄ−ＲＡＭと略記する。）は
用いられていなかった。
【０００４】
【発明が解決しようとする課題】従来はＤ−ＲＡＭをア
クセスするために、ＣＡＳ，ＲＡＳと呼ばれる行と列を
選択するアドレスを２回に分けて発行するため、どうし
てもアクセススピードが遅く、且つリフレッシュやプリ
チャージと呼ばれる内部情報確保のための信号処理の時
間も必要なため、Ｓ−ＲＡＭのように時間的に自由にア
クセスする事が不可能な構造であった。
クセスするために、ＣＡＳ，ＲＡＳと呼ばれる行と列を
選択するアドレスを２回に分けて発行するため、どうし
てもアクセススピードが遅く、且つリフレッシュやプリ
チャージと呼ばれる内部情報確保のための信号処理の時
間も必要なため、Ｓ−ＲＡＭのように時間的に自由にア
クセスする事が不可能な構造であった。
【０００５】このため、キャッシュメモリのように高速
でランダムなアクセスが必要な場合、Ｓ−ＲＡＭに比べ
て効率が低下するため、Ｄ−ＲＡＭをキャッシュメモリ
に用いるマイクロプロセッサは存在しなかった。
でランダムなアクセスが必要な場合、Ｓ−ＲＡＭに比べ
て効率が低下するため、Ｄ−ＲＡＭをキャッシュメモリ
に用いるマイクロプロセッサは存在しなかった。
【０００６】
【課題を解決するための手段】Ｄ−ＲＡＭのセンスアン
プ部分から、命令を解釈する命令デコーダに受け渡すた
めに一時的にＤ−ＲＡＭの情報を保持するデコーダバッ
ファにデータを保持する。この際、Ｄ−ＲＡＭは従来で
あればロウアドレス、カラムアドレスという２回のアド
レス入力により目的のデータを取得していたが、本発明
ではデコーダバッファの幅をＤ−ＲＡＭのカラムビット
幅のデータを取得し、その後マイクロプロセッサの命令
デコーダに必要なビット幅に切り分けてデータを渡すこ
とにより、従来どうしても低速であったＤ−ＲＡＭのア
クセスを高速化しキャッシュとして利用出来るようにし
た。
プ部分から、命令を解釈する命令デコーダに受け渡すた
めに一時的にＤ−ＲＡＭの情報を保持するデコーダバッ
ファにデータを保持する。この際、Ｄ−ＲＡＭは従来で
あればロウアドレス、カラムアドレスという２回のアド
レス入力により目的のデータを取得していたが、本発明
ではデコーダバッファの幅をＤ−ＲＡＭのカラムビット
幅のデータを取得し、その後マイクロプロセッサの命令
デコーダに必要なビット幅に切り分けてデータを渡すこ
とにより、従来どうしても低速であったＤ−ＲＡＭのア
クセスを高速化しキャッシュとして利用出来るようにし
た。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態を図１
に基づいて説明する。なお、図１において上記図３の従
来例と同一部分には同一の符号を付し、その説明は省略
する。
に基づいて説明する。なお、図１において上記図３の従
来例と同一部分には同一の符号を付し、その説明は省略
する。
【０００８】マイクロプロセッサ上にＤ−ＲＡＭで形成
された１次キャッシュ１１を構築する。この１次キャッ
シュ１１を仮に、１０２４ビット＊２５６ビットの構成
とする。この１次キャッシュ１１はＤ−ＲＡＭに必要な
リフレッシュ処理がＤ−ＲＡＭの性能に応じて一定間隔
でリフレッシュコントローラ６により繰り返されてい
る。
された１次キャッシュ１１を構築する。この１次キャッ
シュ１１を仮に、１０２４ビット＊２５６ビットの構成
とする。この１次キャッシュ１１はＤ−ＲＡＭに必要な
リフレッシュ処理がＤ−ＲＡＭの性能に応じて一定間隔
でリフレッシュコントローラ６により繰り返されてい
る。
【０００９】まず、実行ユニット４からメモリへのアク
セスが発生し、そのアクセス先がキャッシュ内にある場
合、キャッシュコントローラ５が１次キャッシュ１１に
対し読み出しを行う。この際、１次キャッシュ１１のＤ
−ＲＡＭに対しリフレッシュ処理が行われていたり、リ
フレッシュを必ず行わなければならないタイミングの場
合、実行ユニット４からの読み出しは暫く待機させられ
る。逆にリフレッシュを行うための時間に余裕がある場
合は、リフレッシュの処理を遅延させ、実行ユニット４
からの読み出しを優先させる。
セスが発生し、そのアクセス先がキャッシュ内にある場
合、キャッシュコントローラ５が１次キャッシュ１１に
対し読み出しを行う。この際、１次キャッシュ１１のＤ
−ＲＡＭに対しリフレッシュ処理が行われていたり、リ
フレッシュを必ず行わなければならないタイミングの場
合、実行ユニット４からの読み出しは暫く待機させられ
る。逆にリフレッシュを行うための時間に余裕がある場
合は、リフレッシュの処理を遅延させ、実行ユニット４
からの読み出しを優先させる。
【００１０】この結果、実行ユニット４からの読み出し
が可能になると１次キャッシュ１１のＤ−ＲＡＭに対し
ロウアドレスをキャッシュコントローラ５は発生する。
そして目的のロウアドレスに有るカラムデータがセンス
アンプ１２に入力され１０２４ビット分の情報がデコー
ダバッファ２に格納される。
が可能になると１次キャッシュ１１のＤ−ＲＡＭに対し
ロウアドレスをキャッシュコントローラ５は発生する。
そして目的のロウアドレスに有るカラムデータがセンス
アンプ１２に入力され１０２４ビット分の情報がデコー
ダバッファ２に格納される。
【００１１】このため、従来であれば、ロウ、カラムと
いった２回のアドレス発生がロウのみの１回で済むと共
に、３２ビットの実行ユニット４が１次キャッシュ８１
のＳ−ＲＡＭのキャッシュから３２ビット幅のデータを
毎回取り出していた方法と比べると、アクセスの対象と
なるデコーダバッファのメモリサイズが縮小されている
事により高速化が図られる。
いった２回のアドレス発生がロウのみの１回で済むと共
に、３２ビットの実行ユニット４が１次キャッシュ８１
のＳ−ＲＡＭのキャッシュから３２ビット幅のデータを
毎回取り出していた方法と比べると、アクセスの対象と
なるデコーダバッファのメモリサイズが縮小されている
事により高速化が図られる。
【００１２】この結果、従来であれば低速であったＤ−
ＲＡＭへのアクセスが高速化される。デコーダバッファ
２と命令デコーダ３の間は従来のＳ−ＲＡＭと命令デコ
ーダと同様に捕らえることが出来る。
ＲＡＭへのアクセスが高速化される。デコーダバッファ
２と命令デコーダ３の間は従来のＳ−ＲＡＭと命令デコ
ーダと同様に捕らえることが出来る。
【００１３】このデコーダバッファ２はラッチにより構
成されており、このデコーダバッファ２内から命令デコ
ーダ３で必要とする情報が取り出され命令が解析され
る。解析された命令は実行ユニット４で演算やメモリ転
送、命令の流れの分岐等の実際の処理が行われる。
成されており、このデコーダバッファ２内から命令デコ
ーダ３で必要とする情報が取り出され命令が解析され
る。解析された命令は実行ユニット４で演算やメモリ転
送、命令の流れの分岐等の実際の処理が行われる。
【００１４】この間、Ｄ−ＲＡＭで構成された１次キャ
ッシュ１１は暫くアクセスされる事が無いのでリフレッ
シュ等の時間を必要とする処理を行う。
ッシュ１１は暫くアクセスされる事が無いのでリフレッ
シュ等の時間を必要とする処理を行う。
【００１５】また、図２に示すように、命令デコーダ３
の直前にデコーダバッファ２１を複数個設け、現在処理
しているバッファの内容と継続する前後のアドレスの内
容をバッファ内に確保することで、バッファの内容を継
続的にアクセスできるようにすることでＤ−ＲＡＭへの
アクセスを減らす事で高速化を図ることもできる。
の直前にデコーダバッファ２１を複数個設け、現在処理
しているバッファの内容と継続する前後のアドレスの内
容をバッファ内に確保することで、バッファの内容を継
続的にアクセスできるようにすることでＤ−ＲＡＭへの
アクセスを減らす事で高速化を図ることもできる。
【００１６】また、リフレッシュの間隔は最低限必要と
される時間より短い間隔で繰り返される事によって、１
次キャッシュ１１へのアクセスが行われる事をリフレッ
シュ処理よりも優先させたい場合、ある程度のリフレッ
シュ処理の遅延を可能とし、１次キャッシュ１１のＤ−
ＲＡＭへのキャッシュとしてのアクセスとリフレッシュ
処理の時間的重複を減らしキャッシュアクセスの際にリ
フレッシュによる遅延の発生を回避させる事も可能であ
る。
される時間より短い間隔で繰り返される事によって、１
次キャッシュ１１へのアクセスが行われる事をリフレッ
シュ処理よりも優先させたい場合、ある程度のリフレッ
シュ処理の遅延を可能とし、１次キャッシュ１１のＤ−
ＲＡＭへのキャッシュとしてのアクセスとリフレッシュ
処理の時間的重複を減らしキャッシュアクセスの際にリ
フレッシュによる遅延の発生を回避させる事も可能であ
る。
【００１７】また、命令長固定のプロセッサなどはビッ
ト比較器を用いてデコーダバッファ上でプログラムカウ
ンタを変更する分岐命令等とのビットパターンの一致を
検出できる。また、可変長命令でも複雑ではあるがプロ
グラムカウンタを変更する分岐命令等の検出は可能であ
るため、分岐命令等が実際に命令デコーダで実行される
前に分岐を予測できる。分岐によるプログラムカウンタ
の変更は実行する処理の流れの変更でもあるため、命令
デコーダバッファに再度データを充填する必要が考えら
れる。
ト比較器を用いてデコーダバッファ上でプログラムカウ
ンタを変更する分岐命令等とのビットパターンの一致を
検出できる。また、可変長命令でも複雑ではあるがプロ
グラムカウンタを変更する分岐命令等の検出は可能であ
るため、分岐命令等が実際に命令デコーダで実行される
前に分岐を予測できる。分岐によるプログラムカウンタ
の変更は実行する処理の流れの変更でもあるため、命令
デコーダバッファに再度データを充填する必要が考えら
れる。
【００１８】このような場合、プログラムカウンタ変更
命令の終了までリフレッシュを可能な限り遅延させるこ
とで、命令デコーダバッファの再充填の際にリフレッシ
ュタイミングとの時間の重複を回避し、再充填を迅速に
行える機能を持たせることで処理速度の向上を図る。
命令の終了までリフレッシュを可能な限り遅延させるこ
とで、命令デコーダバッファの再充填の際にリフレッシ
ュタイミングとの時間の重複を回避し、再充填を迅速に
行える機能を持たせることで処理速度の向上を図る。
【００１９】
【発明の効果】従来、低速であるがゆえにキャッシュの
対象とならなかったＤ−ＲＡＭを用いたマイクロプロセ
ッサシステムの構築が可能となるため、同一面積内によ
り多くの容量を持つキャッシュが可能となり、結果的に
プロセッサ性能の向上が図れる。
対象とならなかったＤ−ＲＡＭを用いたマイクロプロセ
ッサシステムの構築が可能となるため、同一面積内によ
り多くの容量を持つキャッシュが可能となり、結果的に
プロセッサ性能の向上が図れる。
【図１】本発明のブロック回路図である。
【図２】本発明の他の実施の形態のブロック回路図であ
る。
る。
【図３】従来例のブロック回路図である。
１ キャッシュメモリ部 ２ デコーダバッファ ３ 命令デコーダ ４ 実行ユニット ５ キャッシュコントローラ ６ リフレッシュコントローラ ７ バスコントローラ １１ １次キャッシュ １２ センスアンプ
Claims (6)
- 【請求項１】 ダイナミック・ランダム・アクセス・メ
モリからなる１次キャッシュと、前記１次キャッシュに
接続されたセンスアンプとを備えたマイクロプロセッサ
において、 前記センスアンプにデコーダバッファを介して命令デコ
ーダが接続されており、１回のロウアドレスアクセスで
カラムアドレスビット幅のデータを前記デコーダバッフ
ァに取り込むようにしたことを特徴とするマイクロプロ
セッサ。 - 【請求項２】 前記請求項１記載のマイクロプロセッサ
において、前記命令デコーダの処理がプログラムカウン
タ変更命令の実行中は前記１次キャッシュのリフレッシ
ュを可能な範囲で遅延させることを特徴とするマイクロ
プロセッサ。 - 【請求項３】 前記請求項２記載のマイクロプロセッサ
において、前記命令デコーダのデコードバッファ終端に
近づいたら前記１次キャッシュのリフレッシュタイミン
グを可能な限り遅延させることを特徴とするマイクロプ
ロセッサ。 - 【請求項４】 前記請求項１記載のマイクロプロセッサ
において、前記デコーダバッファを複数個備えたことを
特徴とするマイクロプロセッサ。 - 【請求項５】 前記請求項１記載のマイクロプロセッサ
において、現在デコード中のデコードバッファの処理が
終端に近づいたら、他のデコードバッファ充填を自動的
に行うことを特徴とするマイクロプロセッサ。 - 【請求項６】 前記請求項１記載のマイクロプロセッサ
において、過去に処理されたデコードバッファ内の情報
を残しておくことを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8255634A JPH10105465A (ja) | 1996-09-27 | 1996-09-27 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8255634A JPH10105465A (ja) | 1996-09-27 | 1996-09-27 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10105465A true JPH10105465A (ja) | 1998-04-24 |
Family
ID=17281480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8255634A Pending JPH10105465A (ja) | 1996-09-27 | 1996-09-27 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10105465A (ja) |
-
1996
- 1996-09-27 JP JP8255634A patent/JPH10105465A/ja active Pending
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