JPH0991200A - コンピュータシステム - Google Patents
コンピュータシステムInfo
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- JPH0991200A JPH0991200A JP7246082A JP24608295A JPH0991200A JP H0991200 A JPH0991200 A JP H0991200A JP 7246082 A JP7246082 A JP 7246082A JP 24608295 A JP24608295 A JP 24608295A JP H0991200 A JPH0991200 A JP H0991200A
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- cache memory
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- cache
- computer system
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 短時間でテスト可能なキャッシュメモリを有
するコンピュータシステムを提供する。 【解決手段】 メモリ装置３の記憶内容の一部のコピー
を保持するキャッシュメモリ２１をプロセッサ２２から
直接参照可能とする手段２３、２４と、メモリ装置３の
記憶内容の変更要求信号に基づいてキャッシュメモリ２
１の保持内容を無効化する回路２８と、ＣＰＵ１からの
テストモード信号に基づいて無効化制御回路２８に変更
要求信号の入力を可能とするゲート回路２５とを設け
た。
するコンピュータシステムを提供する。 【解決手段】 メモリ装置３の記憶内容の一部のコピー
を保持するキャッシュメモリ２１をプロセッサ２２から
直接参照可能とする手段２３、２４と、メモリ装置３の
記憶内容の変更要求信号に基づいてキャッシュメモリ２
１の保持内容を無効化する回路２８と、ＣＰＵ１からの
テストモード信号に基づいて無効化制御回路２８に変更
要求信号の入力を可能とするゲート回路２５とを設け
た。
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュメモリを含
むコンピュータシステムに関するものである。
むコンピュータシステムに関するものである。
【０００２】
【従来の技術】図２はキャッシュメモリを含むコンピュ
ータシステムの従来例を示す構成図である。以下、図面
を用いて説明する。
ータシステムの従来例を示す構成図である。以下、図面
を用いて説明する。
【０００３】１は入力された信号に基づく演算処理を実
行する中央処理装置（以下ＣＰＵ装置という）である。
２はコンピュータシステムと外部との間の各種インター
フェース処理を実行するための入出力制御装置（以下Ｉ
／Ｏ装置という）である。３は実行プログラムやデータ
などを記憶しておくための主記憶装置（以下メモリ装置
という）である。４は、ＣＰＵ装置１、Ｉ／Ｏ装置２及
びメモリ装置３を接続し、それら装置に対してデータ転
送を実行するためのデータ転送バスである。ＣＰＵ装置
１は、プロセッサ１１、キャッシュメモリ１２、バスア
クセス制御部１３、バス４に対して送信／受信を行なう
ドライバ／レシーバ１４及びバスサイクルモニタ15を有
している。プロセッサ１１はＣＰＵ装置１の中核となる
処理要素であり、実際の演算処理などを行なう部分であ
る。キャッシュメモリ１２は、メモリ装置３内のデータ
の一部のコピーを保持し、プロセッサ１１からのメモリ
装置３へのアクセス要求が発生したときに、キャッシュ
メモリ１２内にそのデータが存在していればメモリ装置
３までそのデータをアクセスすることなく、キャッシュ
メモリ１２からプロセッサ１１にデータを返送すること
により、プロセッサ１１からの平均メモリアクセス時間
を短縮し、プロセッサ１１の処理性能向上を図ることを
目的とした高速メモリである。また普通、キャッシュメ
モリ１２の保持内容は、保持しているメモリ情報の主記
憶装置におけるアドレスを格納するためのタグ部と、保
持しているメモリ情報そのものであるデータ部から構成
されている。バスアクセス制御部１３は、キャッシュメ
モリ１２内に所望のデータが保持されていない場合、キ
ャッシュメモリ１２から出力されるメモリアクセス要求
を検出したときに、バス４を使ってメモリ装置３をアク
セスするための各種バス制御を行なうための回路であ
る。
行する中央処理装置（以下ＣＰＵ装置という）である。
２はコンピュータシステムと外部との間の各種インター
フェース処理を実行するための入出力制御装置（以下Ｉ
／Ｏ装置という）である。３は実行プログラムやデータ
などを記憶しておくための主記憶装置（以下メモリ装置
という）である。４は、ＣＰＵ装置１、Ｉ／Ｏ装置２及
びメモリ装置３を接続し、それら装置に対してデータ転
送を実行するためのデータ転送バスである。ＣＰＵ装置
１は、プロセッサ１１、キャッシュメモリ１２、バスア
クセス制御部１３、バス４に対して送信／受信を行なう
ドライバ／レシーバ１４及びバスサイクルモニタ15を有
している。プロセッサ１１はＣＰＵ装置１の中核となる
処理要素であり、実際の演算処理などを行なう部分であ
る。キャッシュメモリ１２は、メモリ装置３内のデータ
の一部のコピーを保持し、プロセッサ１１からのメモリ
装置３へのアクセス要求が発生したときに、キャッシュ
メモリ１２内にそのデータが存在していればメモリ装置
３までそのデータをアクセスすることなく、キャッシュ
メモリ１２からプロセッサ１１にデータを返送すること
により、プロセッサ１１からの平均メモリアクセス時間
を短縮し、プロセッサ１１の処理性能向上を図ることを
目的とした高速メモリである。また普通、キャッシュメ
モリ１２の保持内容は、保持しているメモリ情報の主記
憶装置におけるアドレスを格納するためのタグ部と、保
持しているメモリ情報そのものであるデータ部から構成
されている。バスアクセス制御部１３は、キャッシュメ
モリ１２内に所望のデータが保持されていない場合、キ
ャッシュメモリ１２から出力されるメモリアクセス要求
を検出したときに、バス４を使ってメモリ装置３をアク
セスするための各種バス制御を行なうための回路であ
る。
【０００４】次に、従来のコンピュータシステムの本発
明に係る動作について説明する。
明に係る動作について説明する。
【０００５】キャッシュメモリ１２は、メモリ装置３内
の一部のデータのコピーを保持している小容量のメモリ
であり、プロセッサ１１が正しく処理を行なうために
は、保持しているデータはメモリ装置３内データと一致
させておく必要がある。そこで、例えばＩ／Ｏ装置２が
メモリにライトアクセスを行なってメモリ装置３の記憶
内容を変更した場合には、キャッシュメモリ１２内の記
憶データを無効化する必要がある。これを実現するため
キャッシュ無効化制御回路５が設けられている。キャッ
シュ無効化制御回路５は、バスサイクルモニタ１５、ゲ
ート回路１６及び反転回路１７を有している。バスサイ
クルモニタ１５はメモリ装置３の記憶内容の変更が行な
われていないかを、変更要求信号としてのバスサイクル
を監視、即ち、ライトアクセスの場合特定の信号が発生
しこれを監視することによってモニタし、バス上にメモ
リライトアクセスが発生した場合には、無効化するアド
レスをキャッシュメモリ１２に通知するための回路であ
る。
の一部のデータのコピーを保持している小容量のメモリ
であり、プロセッサ１１が正しく処理を行なうために
は、保持しているデータはメモリ装置３内データと一致
させておく必要がある。そこで、例えばＩ／Ｏ装置２が
メモリにライトアクセスを行なってメモリ装置３の記憶
内容を変更した場合には、キャッシュメモリ１２内の記
憶データを無効化する必要がある。これを実現するため
キャッシュ無効化制御回路５が設けられている。キャッ
シュ無効化制御回路５は、バスサイクルモニタ１５、ゲ
ート回路１６及び反転回路１７を有している。バスサイ
クルモニタ１５はメモリ装置３の記憶内容の変更が行な
われていないかを、変更要求信号としてのバスサイクル
を監視、即ち、ライトアクセスの場合特定の信号が発生
しこれを監視することによってモニタし、バス上にメモ
リライトアクセスが発生した場合には、無効化するアド
レスをキャッシュメモリ１２に通知するための回路であ
る。
【０００６】ここで、ＣＰＵ装置１側からバス４をアク
セスしてメモリ装置３の記憶内容を変更する場合には、
その変更内容は既にプロセッサ１１からキャッシュメモ
リ１２に通知されておりメモリ装置３の記憶内容とキャ
ッシュメモリ１２の記憶内容との不一致は発生しないの
で、その際、バス４のアクセスによって対応するキャッ
シュメモリ１２の記憶内容を無効化することは無意味で
あるばかりかキャッシュのヒット率を落とすことにつな
がりプロセッサ１１の性能を低下させることになる。従
って、プロセッサ１１からのメモリライトアクセス時に
は、そのバスサイクルをモニタの対象としない制御が必
要である。そのためバス信号線の受信回路としてゲート
回路１６と反転回路１７とを設けている。ゲート回路１
６は、オン／オフ（断接）を行なう制御端子を持ち、そ
の制御端子がオンの時にはバス信号線の状態をそのまま
バスサイクルモニタ１５に通知し、逆にオフの時にはバ
ス信号線状態はバスサイクルモニタ１５に通知しない。
ＣＰＵ装置１自らがバスアクセスを実行中である場合、
バスアクセス制御回路１３はアクセス実行中であること
を示す信号を反転回路１７を介してゲート回路１６の制
御端子に出力する。従って、ＣＰＵ装置１自らがバスア
クセスを実行中である場合、ゲート回路１６はオフとな
りバス信号の状態はバスサイクルモニタ１５へは通知さ
れない。
セスしてメモリ装置３の記憶内容を変更する場合には、
その変更内容は既にプロセッサ１１からキャッシュメモ
リ１２に通知されておりメモリ装置３の記憶内容とキャ
ッシュメモリ１２の記憶内容との不一致は発生しないの
で、その際、バス４のアクセスによって対応するキャッ
シュメモリ１２の記憶内容を無効化することは無意味で
あるばかりかキャッシュのヒット率を落とすことにつな
がりプロセッサ１１の性能を低下させることになる。従
って、プロセッサ１１からのメモリライトアクセス時に
は、そのバスサイクルをモニタの対象としない制御が必
要である。そのためバス信号線の受信回路としてゲート
回路１６と反転回路１７とを設けている。ゲート回路１
６は、オン／オフ（断接）を行なう制御端子を持ち、そ
の制御端子がオンの時にはバス信号線の状態をそのまま
バスサイクルモニタ１５に通知し、逆にオフの時にはバ
ス信号線状態はバスサイクルモニタ１５に通知しない。
ＣＰＵ装置１自らがバスアクセスを実行中である場合、
バスアクセス制御回路１３はアクセス実行中であること
を示す信号を反転回路１７を介してゲート回路１６の制
御端子に出力する。従って、ＣＰＵ装置１自らがバスア
クセスを実行中である場合、ゲート回路１６はオフとな
りバス信号の状態はバスサイクルモニタ１５へは通知さ
れない。
【０００７】以上のように、一般にＣＰＵ装置以外の装
置がバスアクセスを行なってメモリ装置の記憶内容を変
更する場合には、変更された記憶内容に対応するアドレ
スをキャッシュメモリに通知し、該当するデータをキャ
ッシュメモリ内に保持している場合にはそのデータを無
効化することにより、キャッシュメモリ内に存在するデ
ータ内容とメモリ装置内に存在するデータ内容の不一致
が発生しないように制御を行なっていた。
置がバスアクセスを行なってメモリ装置の記憶内容を変
更する場合には、変更された記憶内容に対応するアドレ
スをキャッシュメモリに通知し、該当するデータをキャ
ッシュメモリ内に保持している場合にはそのデータを無
効化することにより、キャッシュメモリ内に存在するデ
ータ内容とメモリ装置内に存在するデータ内容の不一致
が発生しないように制御を行なっていた。
【０００８】
【発明が解決しようとする課題】しかし、このような従
来のコンピュータシステムでは、ＣＰＵ装置製造後にキ
ャッシュ無効化制御回路のテストを行なうためには、Ｉ
／Ｏ装置によるメモリライトアクセスを発生させなけれ
ばならず、以下のような欠点を有していた。
来のコンピュータシステムでは、ＣＰＵ装置製造後にキ
ャッシュ無効化制御回路のテストを行なうためには、Ｉ
／Ｏ装置によるメモリライトアクセスを発生させなけれ
ばならず、以下のような欠点を有していた。
【０００９】・ＣＰＵ装置をテストするために必ずＩ／
Ｏ装置を必要としていた。
Ｏ装置を必要としていた。
【００１０】・Ｉ／Ｏ装置を起動してＩ／Ｏ装置にメモ
リライトアクセスをさせるので、ＣＰＵ装置から直接メ
モリライトアクセスをする場合に比べて長い時間を必要
とし、結果的にＣＰＵ装置のテストにより多くの時間を
必要としていた。
リライトアクセスをさせるので、ＣＰＵ装置から直接メ
モリライトアクセスをする場合に比べて長い時間を必要
とし、結果的にＣＰＵ装置のテストにより多くの時間を
必要としていた。
【００１１】本発明は、以上述べた欠点を解決し、短時
間で、Ｉ／Ｏ装置を使わずにＣＰＵ装置のキャッシュ無
効化制御回路をテストすることを可能とするコンピュー
タシステムを提供することを目的とする。
間で、Ｉ／Ｏ装置を使わずにＣＰＵ装置のキャッシュ無
効化制御回路をテストすることを可能とするコンピュー
タシステムを提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、前記課題を解
決するために、キャッシュメモリ内のタグ部とデータ部
とを直接プロセッサから参照可能とする手段と、プロセ
ッサからオン／オフ制御が可能なキャッシュ無効化制御
回路のテストモードを表示する手段を設け、テストモー
ドがオンの時にはＣＰＵ装置自らのメモリライトのため
のバスサイクルも、キャッシュメモリの無効化のための
モニタの対象とするものである。
決するために、キャッシュメモリ内のタグ部とデータ部
とを直接プロセッサから参照可能とする手段と、プロセ
ッサからオン／オフ制御が可能なキャッシュ無効化制御
回路のテストモードを表示する手段を設け、テストモー
ドがオンの時にはＣＰＵ装置自らのメモリライトのため
のバスサイクルも、キャッシュメモリの無効化のための
モニタの対象とするものである。
【００１３】
【作用】以上のように本発明のコンピュータシステムに
よれば、メモリ装置の記憶内容の一部のコピーを保持す
るキャッシュメモリを有するコンピュータシステムにお
いて、ＣＰＵ装置からのテストモード信号に基づいてキ
ャッシュ無効化制御回路に変更要求信号の入力を可能と
するゲート回路を設けているのでＣＰＵ装置自らのアク
セスをバスサイクルモニタの対象とすることが可能とな
り、この変更要求信号に基づいてキャッシュメモリの保
持内容を無効化することができる。
よれば、メモリ装置の記憶内容の一部のコピーを保持す
るキャッシュメモリを有するコンピュータシステムにお
いて、ＣＰＵ装置からのテストモード信号に基づいてキ
ャッシュ無効化制御回路に変更要求信号の入力を可能と
するゲート回路を設けているのでＣＰＵ装置自らのアク
セスをバスサイクルモニタの対象とすることが可能とな
り、この変更要求信号に基づいてキャッシュメモリの保
持内容を無効化することができる。
【００１４】
【実施例】図１は本発明の実施例を説明するための、コ
ンピュータシステムの構成図であり、以下図面を用いて
説明する。
ンピュータシステムの構成図であり、以下図面を用いて
説明する。
【００１５】キャッシュメモリ２１には、プロセッサ２
２からタグ部とデータ部とに格納されている情報そのも
のを直接アクセスできる手段が 設けられている。
２からタグ部とデータ部とに格納されている情報そのも
のを直接アクセスできる手段が 設けられている。
【００１６】２３はテストモード表示手段であって、プ
ロセッサ２２に接続されプロセッサ２２から出力される
テストモードのオン／オフを示す信号が入力される。こ
の入力信号に基づいてキャッシュ無効化制御回路のテス
トモードを表示する。ここで、テストモード表示手段２
３はフリップ・フロップを用いることができる。このテ
ストモード表示手段２３がオンとなっているときには、
論理和回路２４を介して、ゲート回路２５を必ずオンと
し、ＣＰＵ装置１自ら、即ちプロセッサ２２がバスアク
セスを実行した場合にもバスの信号状態がゲート回路２
５を介してバスサイクルモニタ２６に通知される。
ロセッサ２２に接続されプロセッサ２２から出力される
テストモードのオン／オフを示す信号が入力される。こ
の入力信号に基づいてキャッシュ無効化制御回路のテス
トモードを表示する。ここで、テストモード表示手段２
３はフリップ・フロップを用いることができる。このテ
ストモード表示手段２３がオンとなっているときには、
論理和回路２４を介して、ゲート回路２５を必ずオンと
し、ＣＰＵ装置１自ら、即ちプロセッサ２２がバスアク
セスを実行した場合にもバスの信号状態がゲート回路２
５を介してバスサイクルモニタ２６に通知される。
【００１７】２４は論理和回路であり、バスアクセス制
御部２７からのバスアクセス中表示信号の反転信号と、
テストモード表示手段２３からの出力信号とを入力と
し、少なくとも何れか一方の入力信号がオンとなった場
合にオンの信号を出力する。
御部２７からのバスアクセス中表示信号の反転信号と、
テストモード表示手段２３からの出力信号とを入力と
し、少なくとも何れか一方の入力信号がオンとなった場
合にオンの信号を出力する。
【００１８】ゲート回路２５には、論理和回路２４から
の信号が入力され、この入力信号がオンの場合、ゲート
回路２５もオンとなり、バス３の信号状態がバスサイク
ルモニタ２６に通知され、逆にこの入力信号がオフの場
合、ゲート回路２５もオフとなりバス３の信号状態はバ
スサイクルモニタ２６へは通知されない。
の信号が入力され、この入力信号がオンの場合、ゲート
回路２５もオンとなり、バス３の信号状態がバスサイク
ルモニタ２６に通知され、逆にこの入力信号がオフの場
合、ゲート回路２５もオフとなりバス３の信号状態はバ
スサイクルモニタ２６へは通知されない。
【００１９】以上述べたコンピュータシステムにおい
て、キャッシュメモリ２１の無効化制御回路２８をテス
トする方法を以下に説明する。
て、キャッシュメモリ２１の無効化制御回路２８をテス
トする方法を以下に説明する。
【００２０】まず、メモリからデータを読み込む場合に
つき説明する。メモリ装置３からテスト用のデータを読
み込んだことによってそのデータがキャッシュメモリ２
１に格納されたはずであるので、正しく格納されたかど
うかをキャッシュメモリ２１のタグ部とデータ部を直接
参照することによってテストする。次に、プロセッサ２
２からテストモード表示手段２３へテストモードオンの
指示信号を与える。これにより、以後のＣＰＵ装置１か
らのメモリライトアクセスにより発生するバスサイクル
もバスサイクルモニタ２６によりモニタされることにな
る。
つき説明する。メモリ装置３からテスト用のデータを読
み込んだことによってそのデータがキャッシュメモリ２
１に格納されたはずであるので、正しく格納されたかど
うかをキャッシュメモリ２１のタグ部とデータ部を直接
参照することによってテストする。次に、プロセッサ２
２からテストモード表示手段２３へテストモードオンの
指示信号を与える。これにより、以後のＣＰＵ装置１か
らのメモリライトアクセスにより発生するバスサイクル
もバスサイクルモニタ２６によりモニタされることにな
る。
【００２１】この後、メモリ装置３の前述のメモリから
読み込んだテスト用のデータに対応するメモリアドレス
と同一のメモリアドレスに対して、ライトアクセスを実
行する。テストモードをオンとした状態、即ちゲート回
路２５をオンとした状態でメモリ装置３にライトアクセ
スを実行したのでそのライトアクセスにより対応するキ
ャッシュメモリ２１の内容が無効化されたはずであるの
で、正しく無効化されたかどうかをキャッシュメモリ２
１のタグ部とデータ部とを直接参照することによってテ
ストする。
読み込んだテスト用のデータに対応するメモリアドレス
と同一のメモリアドレスに対して、ライトアクセスを実
行する。テストモードをオンとした状態、即ちゲート回
路２５をオンとした状態でメモリ装置３にライトアクセ
スを実行したのでそのライトアクセスにより対応するキ
ャッシュメモリ２１の内容が無効化されたはずであるの
で、正しく無効化されたかどうかをキャッシュメモリ２
１のタグ部とデータ部とを直接参照することによってテ
ストする。
【００２２】以上のように本発明の実施例では、プロセ
ッサ２２から出力されるテストモードオンの指示信号に
よりゲート回路２５の制御を行なっているので、プロセ
ッサ２２から、メモリ装置３へのライトアクセスをバス
サイクルモニタ２６に監視させることができる。よっ
て、キャッシュ無効化制御回路２８を容易に試験するこ
とができる。
ッサ２２から出力されるテストモードオンの指示信号に
よりゲート回路２５の制御を行なっているので、プロセ
ッサ２２から、メモリ装置３へのライトアクセスをバス
サイクルモニタ２６に監視させることができる。よっ
て、キャッシュ無効化制御回路２８を容易に試験するこ
とができる。
【００２３】尚、本発明の実施例ではゲート回路を制御
する信号を、反転回路１７や論理和回路２４によって発
生させているが論理積回路等の論理回路を組合せて発生
させることもできる。
する信号を、反転回路１７や論理和回路２４によって発
生させているが論理積回路等の論理回路を組合せて発生
させることもできる。
【００２４】
【発明の効果】以上詳細に説明したように本発明のコン
ピュータシステムによれば、ＣＰＵ装置自らのアクセス
をバスサイクルモニタの対象とすることが可能であるた
め、ＣＰＵ装置のテストを短時間で、Ｉ／Ｏ装置無しに
実行することができる。
ピュータシステムによれば、ＣＰＵ装置自らのアクセス
をバスサイクルモニタの対象とすることが可能であるた
め、ＣＰＵ装置のテストを短時間で、Ｉ／Ｏ装置無しに
実行することができる。
【図１】本発明の実施例を説明するためのコンピュータ
システムの構成図である。
システムの構成図である。
【図２】従来の技術を説明するためのコンピュータシス
テムの構成図である。
テムの構成図である。
１ ＣＰＵ装置 ２ Ｉ／
Ｏ装置 ３ メモリ装置 ４ バス ５、２８ キャッシュ無効化制御回路 １１、２
２ プロセッサ １２ キャッシュメモリ １３、２
７ バスアクセス制御部 １４ ドライバ／レシーバ １５、２
６ バスサイクルモニタ １６、２５ ゲート回路 １７ 反
転回路 ２３ テストモード表示手段 ２４ 論
理和回路
Ｏ装置 ３ メモリ装置 ４ バス ５、２８ キャッシュ無効化制御回路 １１、２
２ プロセッサ １２ キャッシュメモリ １３、２
７ バスアクセス制御部 １４ ドライバ／レシーバ １５、２
６ バスサイクルモニタ １６、２５ ゲート回路 １７ 反
転回路 ２３ テストモード表示手段 ２４ 論
理和回路
Claims (2)
- 【請求項１】 主記憶装置の記憶内容の一部のコピーを
保持するキャッシュメモリを有するコンピュータシステ
ムにおいて、 前記キャッシュメモリのタグ部とデータ部をプロセッサ
から直接参照可能とする手段と、 前記主記憶装置の記憶内容の変更要求信号に基づいて前
記キャッシュメモリの保持内容を無効化するキャッシュ
無効化制御回路と、 中央処理装置からのテストモード信号に基づいて前記キ
ャッシュ無効化制御回路に前記変更要求信号の入力を可
能とするゲート回路とを設けたことを特徴とするコンピ
ュータシステム。 - 【請求項２】 主記憶装置の記憶内容の一部のコピーを
保持するキャッシュメモリを有するコンピュータシステ
ムにおいて、 前記キャッシュメモリの保持内容を用いて演算処理を行
なうと共にテストモード信号を出力するプロセッサと、 前記キャッシュメモリからの要求に応じてバスとの間で
データの送受を制御するバス制御回路と、 前記バス上に現われる前記主記憶装置の記憶内容の変更
を要求する変更要求信号に基づいて、この変更される記
憶内容に対応する前記キャッシュメモリの保持内容を無
効化する無効化回路と、 前記プロセッサから出力される前記テストモード信号を
入力とし、この入力信号に基づいて前記バスと前記無効
化回路との断接を行なうゲート回路とを設けたことを特
徴とするコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7246082A JPH0991200A (ja) | 1995-09-25 | 1995-09-25 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7246082A JPH0991200A (ja) | 1995-09-25 | 1995-09-25 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0991200A true JPH0991200A (ja) | 1997-04-04 |
Family
ID=17143223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7246082A Withdrawn JPH0991200A (ja) | 1995-09-25 | 1995-09-25 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0991200A (ja) |
-
1995
- 1995-09-25 JP JP7246082A patent/JPH0991200A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021203 |