JPH0981539A - 遊技制御用マイクロコンピュータ - Google Patents
遊技制御用マイクロコンピュータInfo
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- JPH0981539A JPH0981539A JP7238410A JP23841095A JPH0981539A JP H0981539 A JPH0981539 A JP H0981539A JP 7238410 A JP7238410 A JP 7238410A JP 23841095 A JP23841095 A JP 23841095A JP H0981539 A JPH0981539 A JP H0981539A
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- rom
- cpu
- clock
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Abstract
(57)【要約】
【課題】 外付けＲＯＭの交換による不正防止、ユーザ
リセットや割り込み要求の信号タイミングの精度向上、
Ｉ／Ｏアドレスデコーダの使用範囲を可変可能とする。 【解決手段】 クロックジェネレータ２、クロックモニ
タ３、ＣＰＵ４、ＲＯＭ５、ＲＡＭ６、割り込みコント
ローラ７、波形整形回路８、タイマシステム９、Ｉ／Ｏ
アドレスデコーダ１０、ゲート回路１１を１チップに集
積してある。また、量産用の場合ＲＯＭ５をワンタイム
ＰＲＯＰＭにて構成する。波形整形回路８は、ＲＯＭ５
に割り付けられたプログラム管理エリアに設定された分
周比のインターバルリセット信号及び原振信号で割り込
みコントローラへの割り込み要因となる信号を発生す
る。ゲート回路１１はＩ／Ｏアドレスデコーダ１０の使
用範囲をＲＯＭ５に割り付けられたデコードエリアに設
定されたＩ／Ｏ用デコードデータ及びゲート開閉データ
で可変にする。
リセットや割り込み要求の信号タイミングの精度向上、
Ｉ／Ｏアドレスデコーダの使用範囲を可変可能とする。 【解決手段】 クロックジェネレータ２、クロックモニ
タ３、ＣＰＵ４、ＲＯＭ５、ＲＡＭ６、割り込みコント
ローラ７、波形整形回路８、タイマシステム９、Ｉ／Ｏ
アドレスデコーダ１０、ゲート回路１１を１チップに集
積してある。また、量産用の場合ＲＯＭ５をワンタイム
ＰＲＯＰＭにて構成する。波形整形回路８は、ＲＯＭ５
に割り付けられたプログラム管理エリアに設定された分
周比のインターバルリセット信号及び原振信号で割り込
みコントローラへの割り込み要因となる信号を発生す
る。ゲート回路１１はＩ／Ｏアドレスデコーダ１０の使
用範囲をＲＯＭ５に割り付けられたデコードエリアに設
定されたＩ／Ｏ用デコードデータ及びゲート開閉データ
で可変にする。
Description
【０００１】
【発明の属する技術分野】この発明は、パチンコ機など
の遊技を制御するマイクロコンピュータに関する。
の遊技を制御するマイクロコンピュータに関する。
【０００２】
【従来の技術】従来の遊技制御用マイクロコンピュータ
としては、例えば特開平４−７３０８２号公報、特開平
５−１１１５６４号公報などに示されたように、ＣＰＵ
を外付けされるＲＯＭに、ＣＰＵの動作を決めるシステ
ムプログラム、遊技制御用プログラム及びセキュリティ
コードを格納し、ＣＰＵが外付けされたＲＯＭから最初
に受け取ったセキュリティコードを記憶しておき、それ
以降にＲＯＭから読み取ったセキュリティコードが最初
に記憶されたセキュリティコードと一致するか否かの判
定を行うことによって、不正に作成されたＲＯＭの使用
防止を図るようにしたものが知られている。
としては、例えば特開平４−７３０８２号公報、特開平
５−１１１５６４号公報などに示されたように、ＣＰＵ
を外付けされるＲＯＭに、ＣＰＵの動作を決めるシステ
ムプログラム、遊技制御用プログラム及びセキュリティ
コードを格納し、ＣＰＵが外付けされたＲＯＭから最初
に受け取ったセキュリティコードを記憶しておき、それ
以降にＲＯＭから読み取ったセキュリティコードが最初
に記憶されたセキュリティコードと一致するか否かの判
定を行うことによって、不正に作成されたＲＯＭの使用
防止を図るようにしたものが知られている。
【０００３】
【発明が解決しようとする課題】しかし、上記従来の遊
技制御用マイクロコンピュータでは、外付けされたＲＯ
Ｍから最初に受け取ったセキュリティコードを記憶する
手段や、それ以降にＲＯＭから読み取ったセキュリティ
コードが最初に記憶されたセキュリティコードと一致す
るか否かの判定を行う手段などを設ける必要があり、コ
ストダウンを図るにも限度があった。
技制御用マイクロコンピュータでは、外付けされたＲＯ
Ｍから最初に受け取ったセキュリティコードを記憶する
手段や、それ以降にＲＯＭから読み取ったセキュリティ
コードが最初に記憶されたセキュリティコードと一致す
るか否かの判定を行う手段などを設ける必要があり、コ
ストダウンを図るにも限度があった。
【０００４】また、割り込みコントローラへの割り込み
要因となる信号を発生する波形整形回路は、ＲＯＭに割
り付けられたプログラム管理エリアに設定されたプログ
ラムによりデュティ比５０％のインターバルリセット信
号の分周比を０．５ｍｓ、１ｍｓ、２ｍｓ、４ｍｓの中
から選択し、この選択された分周比のインターバルリセ
ット信号の立ち下がりでユーザリセット信号を発生する
と共に、当該インターバルリセット信号の立ち上がりで
マスカブル割り込み要求信号を発生するか、又はインタ
ーバルリセット信号の立ち上がりでユーザリセット信号
を発生すると共に、当該インターバルリセット信号の立
ち下がりでマスカブル割り込み要求信号を発生している
が、ゲートＩＣ、抵抗及びコンデンサで構成されてお
り、抵抗及びコンデンサが公差範囲内での特性のばらつ
きを有していることから、量産されたマイクロコンピュ
ータ相互間ではユーザリセット信号やマスカブル割り込
み要求信号のタイミングにマイクロ単位のばらつきを生
じる不都合があった。
要因となる信号を発生する波形整形回路は、ＲＯＭに割
り付けられたプログラム管理エリアに設定されたプログ
ラムによりデュティ比５０％のインターバルリセット信
号の分周比を０．５ｍｓ、１ｍｓ、２ｍｓ、４ｍｓの中
から選択し、この選択された分周比のインターバルリセ
ット信号の立ち下がりでユーザリセット信号を発生する
と共に、当該インターバルリセット信号の立ち上がりで
マスカブル割り込み要求信号を発生するか、又はインタ
ーバルリセット信号の立ち上がりでユーザリセット信号
を発生すると共に、当該インターバルリセット信号の立
ち下がりでマスカブル割り込み要求信号を発生している
が、ゲートＩＣ、抵抗及びコンデンサで構成されてお
り、抵抗及びコンデンサが公差範囲内での特性のばらつ
きを有していることから、量産されたマイクロコンピュ
ータ相互間ではユーザリセット信号やマスカブル割り込
み要求信号のタイミングにマイクロ単位のばらつきを生
じる不都合があった。
【０００５】さらに、Ｉ／Ｏアドレスデコーダの使用範
囲は、正論理ではオアゲートにより設定され、負論理で
はアンドゲートで設定されていることから、その使用範
囲をＲＯＭに格納されたプログラムで自由に定めること
ができなかった。
囲は、正論理ではオアゲートにより設定され、負論理で
はアンドゲートで設定されていることから、その使用範
囲をＲＯＭに格納されたプログラムで自由に定めること
ができなかった。
【０００６】そこで、この発明はＣＰＵ及び周辺デバイ
スを１チップに集積することにより遊技制御用プログラ
ムを格納したＲＯＭの外付けによる不正防止を図り、ま
た、量産されたマイクロコンピュータ相互間でのユーザ
リセット信号やマスカブル割り込み要求信号のタイミン
グのばらつきをナノ単位程度と低減したり、また、Ｉ／
Ｏアドレスデコーダの使用範囲をＲＯＭに格納されたプ
ログラムで可変可能として、品質信頼性の高い遊技制御
用マイクロコンピュータを提供しようとするものであ
る。
スを１チップに集積することにより遊技制御用プログラ
ムを格納したＲＯＭの外付けによる不正防止を図り、ま
た、量産されたマイクロコンピュータ相互間でのユーザ
リセット信号やマスカブル割り込み要求信号のタイミン
グのばらつきをナノ単位程度と低減したり、また、Ｉ／
Ｏアドレスデコーダの使用範囲をＲＯＭに格納されたプ
ログラムで可変可能として、品質信頼性の高い遊技制御
用マイクロコンピュータを提供しようとするものであ
る。
【０００７】
【課題を解決するための手段】請求項１の発明は、外部
の発振子から供給された原振信号を所定の周波数に分周
したクロック信号を発生して内蔵デバイスに供給するク
ロックジェネレータ、システムクロックの異常を検出す
るクロックモニタ、遊技制御に必要な演算・制御処理を
行うＣＰＵ、ＣＰＵの動作を決めるシステムプログラム
及び遊技制御用プログラムを格納するＲＯＭ、割り込み
要因となる信号を受けてＣＰＵに割り込み要求信号とし
て出力する割り込みコントローラ、システムに一定の時
間情報を知らせると共にＣＰＵに一定間隔で割り込みを
かけるタイマシステム、ＣＰＵの演算・制御処理に伴う
データを一時的に格納するＲＡＭ、内部アドレスバスを
デコードして外部デバイスにセレクト信号を出力するＩ
／Ｏアドレスデコーダのそれぞれを１チップに集積した
ことを特徴としている。この請求項１の発明によれば、
ＲＯＭ、クロックジェネレータ、クロックモニタ、ＣＰ
Ｕ、ＲＯＭ、ＲＡＭ、割り込みコントローラ、タイマシ
ステム、Ｉ／Ｏアドレスデコーダなどの内部デバイスを
１チップに集積してあるので、マイクロコンピュータが
ＲＯＭを含む一体不可分の形態になっており、外付けＲ
ＯＭのみの交換による不正を防止することができる。ま
た、量産用の１チップマイクロコンピュータのＲＯＭを
ワンタイムＰＲＯＭにより構成すれば、ＲＯＭに公的な
試験機関の認証を受けた正規のＣＰＵの動作を決めるシ
ステムプログラムと遊技制御用プログラムとを書き込む
ことにより、ＲＯＭにプログラムの書き込まれていない
状態の１チップマイクロコンピュータを入手しない限
り、その後に不正プログラムを書き込むことができず、
適切な不正防止を安価に提供できる。請求項２の発明
は、請求項１に記載の１チップに、ＲＯＭに割り付けら
れたプログラム管理エリアに設定された分周比のインタ
ーバルリセット信号及び原振信号で割り込みコントロー
ラへの割り込み要因となる信号を発生する波形整形回路
を設けたことを特徴としている。請求項２の発明によれ
ば、波形整形回路がＲＯＭに割り付けられたプログラム
管理エリアに設定された複数のうちの１つの分周比を有
するインターバルリセット信号及び原振信号に基づいて
ユーザリセット信号及びマスカブル割り込み要求信号を
発生することにより、１チップマイクロコンピュータの
特性の非常に少ないばらつきだけの影響を受けるだけで
あり、この波形整形回路で発生されたユーザリセット信
号及びマスカブル割り込み要求信号のタイミングをナノ
単位程度と著しく低減することができる。請求項３の発
明は、請求項１に記載の１チップに、Ｉ／Ｏアドレスデ
コーダの使用範囲をＲＯＭに割り付けられたデコードエ
リアに設定されたＩ／Ｏ用デコードデータ及びゲート開
閉データで可変にするゲート回路を設けたことを特徴と
している。請求項３の発明によれば、ゲート回路によっ
てＩ／Ｏアドレスデコーダの使用範囲をソフト的に可変
することにより、ＲＯＭのデコードエリアの今まで未使
用になっている部分を有効に活用し、コストダウンを図
ると共に、品質信頼性を向上することができる。
の発振子から供給された原振信号を所定の周波数に分周
したクロック信号を発生して内蔵デバイスに供給するク
ロックジェネレータ、システムクロックの異常を検出す
るクロックモニタ、遊技制御に必要な演算・制御処理を
行うＣＰＵ、ＣＰＵの動作を決めるシステムプログラム
及び遊技制御用プログラムを格納するＲＯＭ、割り込み
要因となる信号を受けてＣＰＵに割り込み要求信号とし
て出力する割り込みコントローラ、システムに一定の時
間情報を知らせると共にＣＰＵに一定間隔で割り込みを
かけるタイマシステム、ＣＰＵの演算・制御処理に伴う
データを一時的に格納するＲＡＭ、内部アドレスバスを
デコードして外部デバイスにセレクト信号を出力するＩ
／Ｏアドレスデコーダのそれぞれを１チップに集積した
ことを特徴としている。この請求項１の発明によれば、
ＲＯＭ、クロックジェネレータ、クロックモニタ、ＣＰ
Ｕ、ＲＯＭ、ＲＡＭ、割り込みコントローラ、タイマシ
ステム、Ｉ／Ｏアドレスデコーダなどの内部デバイスを
１チップに集積してあるので、マイクロコンピュータが
ＲＯＭを含む一体不可分の形態になっており、外付けＲ
ＯＭのみの交換による不正を防止することができる。ま
た、量産用の１チップマイクロコンピュータのＲＯＭを
ワンタイムＰＲＯＭにより構成すれば、ＲＯＭに公的な
試験機関の認証を受けた正規のＣＰＵの動作を決めるシ
ステムプログラムと遊技制御用プログラムとを書き込む
ことにより、ＲＯＭにプログラムの書き込まれていない
状態の１チップマイクロコンピュータを入手しない限
り、その後に不正プログラムを書き込むことができず、
適切な不正防止を安価に提供できる。請求項２の発明
は、請求項１に記載の１チップに、ＲＯＭに割り付けら
れたプログラム管理エリアに設定された分周比のインタ
ーバルリセット信号及び原振信号で割り込みコントロー
ラへの割り込み要因となる信号を発生する波形整形回路
を設けたことを特徴としている。請求項２の発明によれ
ば、波形整形回路がＲＯＭに割り付けられたプログラム
管理エリアに設定された複数のうちの１つの分周比を有
するインターバルリセット信号及び原振信号に基づいて
ユーザリセット信号及びマスカブル割り込み要求信号を
発生することにより、１チップマイクロコンピュータの
特性の非常に少ないばらつきだけの影響を受けるだけで
あり、この波形整形回路で発生されたユーザリセット信
号及びマスカブル割り込み要求信号のタイミングをナノ
単位程度と著しく低減することができる。請求項３の発
明は、請求項１に記載の１チップに、Ｉ／Ｏアドレスデ
コーダの使用範囲をＲＯＭに割り付けられたデコードエ
リアに設定されたＩ／Ｏ用デコードデータ及びゲート開
閉データで可変にするゲート回路を設けたことを特徴と
している。請求項３の発明によれば、ゲート回路によっ
てＩ／Ｏアドレスデコーダの使用範囲をソフト的に可変
することにより、ＲＯＭのデコードエリアの今まで未使
用になっている部分を有効に活用し、コストダウンを図
ると共に、品質信頼性を向上することができる。
【０００８】
【発明の実施の形態】図１は発明の一実施形態を示して
いる。この図１において、１は１チップマイクロコンピ
ュータであって、これは１チップに、クロックジェネレ
ータ２、クロックモニタ３、ＣＰＵ４、ＲＯＭ５、ＲＡ
Ｍ６、割り込みコントローラ７、波形整形回路８、タイ
マシステム９、Ｉ／Ｏアドレスデコーダ１０、ゲート回
路１１を集積してあり、パチンコ機のセンタ役物、１０
カウントスイッテ、普通電動役物、大入賞口、ストップ
ランプ、賞球ランプ、サイドランプなどの遊技機能部品
１２をＲＯＭ５に格納された遊技制御用プログラムにし
たがって制御する。
いる。この図１において、１は１チップマイクロコンピ
ュータであって、これは１チップに、クロックジェネレ
ータ２、クロックモニタ３、ＣＰＵ４、ＲＯＭ５、ＲＡ
Ｍ６、割り込みコントローラ７、波形整形回路８、タイ
マシステム９、Ｉ／Ｏアドレスデコーダ１０、ゲート回
路１１を集積してあり、パチンコ機のセンタ役物、１０
カウントスイッテ、普通電動役物、大入賞口、ストップ
ランプ、賞球ランプ、サイドランプなどの遊技機能部品
１２をＲＯＭ５に格納された遊技制御用プログラムにし
たがって制御する。
【０００９】クロックジェネレータ２は、１チップマイ
クロコンピュータ１のクリスタル接続端子ＸＴＡＬ，Ｅ
ＸＴＡＬに接続された水晶振動子のような外部の振動子
１３から供給された原振信号を例えば１／４のような所
定の周波数に分周したクロック信号を発生してクロック
モニタ３、ＣＰＵ４、割り込みコントローラ７、波形整
形回路８、タイマシステム９、Ｉ／Ｏアドレスデコーダ
１０、ゲート回路１１などの内蔵デバイスに供給すると
共に、１チップマイクロコンピュータ１の外部接続端子
Ｅにシステムックロック信号を出力する。
クロコンピュータ１のクリスタル接続端子ＸＴＡＬ，Ｅ
ＸＴＡＬに接続された水晶振動子のような外部の振動子
１３から供給された原振信号を例えば１／４のような所
定の周波数に分周したクロック信号を発生してクロック
モニタ３、ＣＰＵ４、割り込みコントローラ７、波形整
形回路８、タイマシステム９、Ｉ／Ｏアドレスデコーダ
１０、ゲート回路１１などの内蔵デバイスに供給すると
共に、１チップマイクロコンピュータ１の外部接続端子
Ｅにシステムックロック信号を出力する。
【００１０】クロックモニタ３は、システムクロックの
異常を検出し、異常検出時に独立したベクタによりユー
ザリセット信号を発生し、１チップマイクロコンピュー
タ１のモニタ端子ＭＯＤＥにユーザモード時にはハイレ
ベル信号を出力し、セキュリテイチェックでチップの異
常検出時にはローレベル信号を出力する。
異常を検出し、異常検出時に独立したベクタによりユー
ザリセット信号を発生し、１チップマイクロコンピュー
タ１のモニタ端子ＭＯＤＥにユーザモード時にはハイレ
ベル信号を出力し、セキュリテイチェックでチップの異
常検出時にはローレベル信号を出力する。
【００１１】ＣＰＵ４は、遊技制御に必要な演算・制御
処理を行うもので、ＰＲＯＭモード、セキュリティチェ
ックモード、ユーザモードの動作モードを有している。
ＰＲＯＭモードは、モード指定端子ＰＲＧをハイレベル
に設定することにより、ＲＯＭ５の端子が１チップマイ
クロコンピュータ１の外部端子へ直接接続された状態と
なり、ユーザがＲＯＭ５にプログラムを書き込みを行え
るモードである。セキュリティチェックモードは、量産
用チップにおいてＲＯＭ５の内容が正規品か不正品かの
判定を行い、開発用チップではＲＯＭ５の正不判定を行
わないモードである。このセキュリティチェックモード
中は、ＣＰＵ４がＲＯＭ５内のアプリケーションプログ
ラムを実行しない。ユーザモードは、ユーザがパチンコ
機の遊技を動作させるためのモードで、セキュリティチ
ェックの結果が「正規品」であれば、ＣＰＵ４がユーザ
モードに遷移し、リセットベクタ番地からオペコードフ
ェッチを行い、セキュリティチェックが「不正品」であ
れば、ＣＰＵ４が動作を直ちに停止する。また、開発用
チップの場合は、セキュリティチェックの結果にかかわ
らず、ユーザモードに遷移する。
処理を行うもので、ＰＲＯＭモード、セキュリティチェ
ックモード、ユーザモードの動作モードを有している。
ＰＲＯＭモードは、モード指定端子ＰＲＧをハイレベル
に設定することにより、ＲＯＭ５の端子が１チップマイ
クロコンピュータ１の外部端子へ直接接続された状態と
なり、ユーザがＲＯＭ５にプログラムを書き込みを行え
るモードである。セキュリティチェックモードは、量産
用チップにおいてＲＯＭ５の内容が正規品か不正品かの
判定を行い、開発用チップではＲＯＭ５の正不判定を行
わないモードである。このセキュリティチェックモード
中は、ＣＰＵ４がＲＯＭ５内のアプリケーションプログ
ラムを実行しない。ユーザモードは、ユーザがパチンコ
機の遊技を動作させるためのモードで、セキュリティチ
ェックの結果が「正規品」であれば、ＣＰＵ４がユーザ
モードに遷移し、リセットベクタ番地からオペコードフ
ェッチを行い、セキュリティチェックが「不正品」であ
れば、ＣＰＵ４が動作を直ちに停止する。また、開発用
チップの場合は、セキュリティチェックの結果にかかわ
らず、ユーザモードに遷移する。
【００１２】ＲＯＭ５は、ＣＰＵ４の動作を決めるシス
テムプログラムと、遊技制御用プログラムとを格納する
主記憶手段であって、１チップマイクロコンピュータ１
が開発用チップの場合は消去可能なＥＰＲＯＭにより構
成され、量産用チップの場合はワンタイムＰＲＯＭによ
り構成されていると共に、１チップマイクロコンピュー
タ１の動作モード指定端子ＰＲＧをハイレベルに設定す
ることにより書き込みモードになる。このＲＯＭ５のメ
モリマップは、図４のａ図に示すように、アドレス番地
「００００」〜「ＦＦＦＦ」のアドレス空間を有し、ア
ドレス番地「００００」〜「００ＦＦ」までを２５６バ
イトのＲＯＭエリアとし、アドレス番地「０１００」〜
「０１ＦＦ」までを使用禁止エリアとし、アドレス番地
「０２００」「０ＦＦＦ」までを未使用エリアとし、ア
ドレス番地「１０００」〜「１０３Ｆ」までを６４バイ
トのレジスタエリアとし、アドレス番地「１０４０」〜
「１ＦＦＦ」までを未使用エリアとし、アドレス番地
「２０００」〜「２１ＦＦ」までをデコードエリアと
し、アドレス番地「２２００」〜「ＤＦＦＦ」までを未
使用エリアとし、アドレス番地「Ｅ０００」〜「ＦＦＦ
Ｆ」までを８ＫバイトのＲＯＭエリアとしている。この
ＲＯＭエリアは、ＣＰＵ４がユーザプログラムを実行す
るために必要な情報を格納する領域であって、図４のｂ
図に示すように、アドレス番地「Ｅ０００」〜「Ｅ０Ｆ
Ｆ」までをプログラム管理エリアとし、遊技制御用プロ
グラムを格納するプログラムデータエリアと、プログラ
ムコードエリアと有している。
テムプログラムと、遊技制御用プログラムとを格納する
主記憶手段であって、１チップマイクロコンピュータ１
が開発用チップの場合は消去可能なＥＰＲＯＭにより構
成され、量産用チップの場合はワンタイムＰＲＯＭによ
り構成されていると共に、１チップマイクロコンピュー
タ１の動作モード指定端子ＰＲＧをハイレベルに設定す
ることにより書き込みモードになる。このＲＯＭ５のメ
モリマップは、図４のａ図に示すように、アドレス番地
「００００」〜「ＦＦＦＦ」のアドレス空間を有し、ア
ドレス番地「００００」〜「００ＦＦ」までを２５６バ
イトのＲＯＭエリアとし、アドレス番地「０１００」〜
「０１ＦＦ」までを使用禁止エリアとし、アドレス番地
「０２００」「０ＦＦＦ」までを未使用エリアとし、ア
ドレス番地「１０００」〜「１０３Ｆ」までを６４バイ
トのレジスタエリアとし、アドレス番地「１０４０」〜
「１ＦＦＦ」までを未使用エリアとし、アドレス番地
「２０００」〜「２１ＦＦ」までをデコードエリアと
し、アドレス番地「２２００」〜「ＤＦＦＦ」までを未
使用エリアとし、アドレス番地「Ｅ０００」〜「ＦＦＦ
Ｆ」までを８ＫバイトのＲＯＭエリアとしている。この
ＲＯＭエリアは、ＣＰＵ４がユーザプログラムを実行す
るために必要な情報を格納する領域であって、図４のｂ
図に示すように、アドレス番地「Ｅ０００」〜「Ｅ０Ｆ
Ｆ」までをプログラム管理エリアとし、遊技制御用プロ
グラムを格納するプログラムデータエリアと、プログラ
ムコードエリアと有している。
【００１３】ＲＡＭ６は、演算・制御処理に伴うデータ
を一時的に格納する読み書き専用記憶手段である。
を一時的に格納する読み書き専用記憶手段である。
【００１４】割り込みコントローラ７は、割り込み要因
となる信号を受けてＣＰＵ４に割り込み要求信号として
出力するものであって、システムリセット機能とユーザ
リセット機能とを有する。システムリセット機能は外部
から１チップマイクロコンピュータ１のマスカラブル割
り込み要求端子ＩＮＴに入力されたマスカラブル割り込
み要求信号、ノンマスカラブル割り込み要求端子ＮＭＩ
に入力されたノンマスカラブル割り込み要求信号、シス
テムリセット端子ＲＥＳに入力されたシステムリセット
信号により、１チップマイクロコンピュータ１の全体を
初期化して電源立ち上げ状態からの再スタートを行うこ
とである。ユーザリセット機能は外部から１チップマイ
クロコンピュータ１のユーザリセット端子ＵＲＥＳに入
力されたユーザリセット信号により、ＣＰＵ４のみをリ
セットして１チップマイクロコンピュータ１の再スター
トを行うことである。ユーザリセット端子ＵＲＥＳはユ
ーザリセットモニタ信号を外部に出力する端子としても
使用される。また、ユーザリセット端子ＵＲＥＳは、外
部からのユーザリセット信号の入力端子としても使用で
きる。
となる信号を受けてＣＰＵ４に割り込み要求信号として
出力するものであって、システムリセット機能とユーザ
リセット機能とを有する。システムリセット機能は外部
から１チップマイクロコンピュータ１のマスカラブル割
り込み要求端子ＩＮＴに入力されたマスカラブル割り込
み要求信号、ノンマスカラブル割り込み要求端子ＮＭＩ
に入力されたノンマスカラブル割り込み要求信号、シス
テムリセット端子ＲＥＳに入力されたシステムリセット
信号により、１チップマイクロコンピュータ１の全体を
初期化して電源立ち上げ状態からの再スタートを行うこ
とである。ユーザリセット機能は外部から１チップマイ
クロコンピュータ１のユーザリセット端子ＵＲＥＳに入
力されたユーザリセット信号により、ＣＰＵ４のみをリ
セットして１チップマイクロコンピュータ１の再スター
トを行うことである。ユーザリセット端子ＵＲＥＳはユ
ーザリセットモニタ信号を外部に出力する端子としても
使用される。また、ユーザリセット端子ＵＲＥＳは、外
部からのユーザリセット信号の入力端子としても使用で
きる。
【００１５】波形整形回路８は、ＲＯＭ５に割り付けら
れたプログラム管理エリアに設定されたプログラムによ
りデュティ比５０％のインターバルリセット信号の分周
比を、原振が８ＭＨｚの場合、０、０．５ｍｓ、１ｍ
ｓ、２ｍｓ、４ｍｓの中から選択し、この選択された分
周比のインターバルリセット信号の立ち下がりでユーザ
リセット信号を発生すると共に、当該インターバルリセ
ット信号の立ち上がりでマスカブル割り込み要求信号を
発生する。この波形整形回路８は、具体的には、図２に
示すように、１／８分周回路８ａと１／２５６分周回路
８ｂとを備えている。１／８分回路８ａは、クロックジ
ェネレータ２で発生したインターバルリセット信号をリ
セット端子Ｒに入力し、クロックジェネレータ２で発生
したクロック信号及び１／８分周回路８ａの出力Ｑ３を
クロック端子ＣＬＫに接続された入力側のオアゲート８
ｃに入力することにより、クロック信号を８個数えて１
パルスを出力側のオアゲート８ｄに出力する。この出力
側のオアゲート８ｄは１／８分周回路８ａからの出力と
クロックジェネレータ２で発生したインターバルリセッ
ト信号とにより、クロック信号の１／８の割合でクロッ
ク信号の立ち下がり時に、原振が８ＭＨｚの場合、パル
ス幅１μｓ（１〜８μｓでも可能）のユーザリセット信
号を出力する。このユーザリセット信号は、図１に示す
ように、割り込みコントローラ７と１チップマイクロコ
ンピュータ１のユーザリセット端子ＵＲＥＳとを結ぶ信
号線に出力される。このユーザリセット端子ＵＲＥＳ
は、波形整形回路８が０設定時は外部からの入力により
ユーザリセットを行い、０以外の、原振が８ＭＨｚの場
合の０．５ｍｓ〜４ｍｓの設定時は内部ユーザリセット
のモニタ端子になる。
れたプログラム管理エリアに設定されたプログラムによ
りデュティ比５０％のインターバルリセット信号の分周
比を、原振が８ＭＨｚの場合、０、０．５ｍｓ、１ｍ
ｓ、２ｍｓ、４ｍｓの中から選択し、この選択された分
周比のインターバルリセット信号の立ち下がりでユーザ
リセット信号を発生すると共に、当該インターバルリセ
ット信号の立ち上がりでマスカブル割り込み要求信号を
発生する。この波形整形回路８は、具体的には、図２に
示すように、１／８分周回路８ａと１／２５６分周回路
８ｂとを備えている。１／８分回路８ａは、クロックジ
ェネレータ２で発生したインターバルリセット信号をリ
セット端子Ｒに入力し、クロックジェネレータ２で発生
したクロック信号及び１／８分周回路８ａの出力Ｑ３を
クロック端子ＣＬＫに接続された入力側のオアゲート８
ｃに入力することにより、クロック信号を８個数えて１
パルスを出力側のオアゲート８ｄに出力する。この出力
側のオアゲート８ｄは１／８分周回路８ａからの出力と
クロックジェネレータ２で発生したインターバルリセッ
ト信号とにより、クロック信号の１／８の割合でクロッ
ク信号の立ち下がり時に、原振が８ＭＨｚの場合、パル
ス幅１μｓ（１〜８μｓでも可能）のユーザリセット信
号を出力する。このユーザリセット信号は、図１に示す
ように、割り込みコントローラ７と１チップマイクロコ
ンピュータ１のユーザリセット端子ＵＲＥＳとを結ぶ信
号線に出力される。このユーザリセット端子ＵＲＥＳ
は、波形整形回路８が０設定時は外部からの入力により
ユーザリセットを行い、０以外の、原振が８ＭＨｚの場
合の０．５ｍｓ〜４ｍｓの設定時は内部ユーザリセット
のモニタ端子になる。
【００１６】１／２５６分周回路８ｂは、クロックジェ
ネレータ２で発生したインターバルリセット信号をイン
バータゲート８ｅを介してリセット端子Ｒに入力し、ク
ロックジェネレータ２で発生したクロック信号及び１／
２５６分回路８ｂの出力Ｑ８のクロック端子ＣＬＫに接
続された入力側のオアゲート８ｆに入力することによ
り、クロック信号を２５６数えて１パルスを出力側のオ
アゲート８ｇに出力する。この出力側のオアゲート８ｇ
は１／２５６分周回路８ｂからの出力とインバータゲー
ト８ｅを介したクロックジェネレータ２で発生したイン
ターバルリセット信号の反転信号とにより、クロック信
号の１／２５６の割合でクロック信号の立ち上がり時
に、原振が８ＭＨｚの場合、パルス幅３２μｓのマスカ
ラブル割り込み要求信号を出力する。このマスカラブル
割り込み要求信号は、図１に示すように、１チップマイ
クロコンピュータ１のマスカラブル端子ＩＮＴＯから外
部に出力される。このマスカラブル端子ＩＮＴＯは波形
整形回路８が０設定時は初期設定された可変出力を出
す。
ネレータ２で発生したインターバルリセット信号をイン
バータゲート８ｅを介してリセット端子Ｒに入力し、ク
ロックジェネレータ２で発生したクロック信号及び１／
２５６分回路８ｂの出力Ｑ８のクロック端子ＣＬＫに接
続された入力側のオアゲート８ｆに入力することによ
り、クロック信号を２５６数えて１パルスを出力側のオ
アゲート８ｇに出力する。この出力側のオアゲート８ｇ
は１／２５６分周回路８ｂからの出力とインバータゲー
ト８ｅを介したクロックジェネレータ２で発生したイン
ターバルリセット信号の反転信号とにより、クロック信
号の１／２５６の割合でクロック信号の立ち上がり時
に、原振が８ＭＨｚの場合、パルス幅３２μｓのマスカ
ラブル割り込み要求信号を出力する。このマスカラブル
割り込み要求信号は、図１に示すように、１チップマイ
クロコンピュータ１のマスカラブル端子ＩＮＴＯから外
部に出力される。このマスカラブル端子ＩＮＴＯは波形
整形回路８が０設定時は初期設定された可変出力を出
す。
【００１７】タイマシステム９はフリーランニングカウ
ンタとコンペアレジスタとで構成され、システムに一定
の時間情報を知らせると共に、コンペアレジスタの出力
でＣＰＵ４に一定間隔で割り込みをかけることが可能で
ある。
ンタとコンペアレジスタとで構成され、システムに一定
の時間情報を知らせると共に、コンペアレジスタの出力
でＣＰＵ４に一定間隔で割り込みをかけることが可能で
ある。
【００１８】Ｉ／Ｏアドレスデコーダ１０は内部アドレ
スバスをデコードして遊技機能部品の外部デバイスのセ
レクト信号を１チップマイクロコンピュータ１のデコー
ド端子ＣＳＩＯに出力する。
スバスをデコードして遊技機能部品の外部デバイスのセ
レクト信号を１チップマイクロコンピュータ１のデコー
ド端子ＣＳＩＯに出力する。
【００１９】ゲート回路１１はＩ／Ｏアドレスデコーダ
１０の使用範囲をＲＯＭ５に割り付けられたデコードエ
リアに設定されたＩ／Ｏ用デコードデータ及びゲート開
閉データで可変にする。このゲート回路１１は、具体的
には、図３に示すように、ＣＰＵ４から出力されるデー
タバスアクセス時のアドレスバスからの出力Ａ４と出力
Ａ５とを入力とするオアゲート１１ａ、出力Ａ６と出力
Ａ７とを入力とするオアゲート１１ｂ、これらのオアゲ
ート１１ａ，１１ｂの出力を入力とするオアゲート１１
ｃ、このオアゲート１１ｃの出力と上記アドレスバスか
らの出力Ａ３とを入力とするオアゲート１１ｄ、このオ
アゲート１１ｄの出力とＣＰＵ４からのデコード出力Ｃ
ＳＩＯ０を入力とするオアゲート１１ｅ、前記オアゲー
ト１１ａ〜１１ｅのそれぞれの入力線に設けられＣＰＵ
４がＲＯＭ５に格納されたゲート開閉データで開閉され
るゲート１１ｆ，１１ｇ，１１ｈ，１１ｉ，１１ｊと
で、Ｉ／Ｏアドレスデコーダ１０の使用範囲をソフト的
に可変し得るように構成されている。デコード出力ＣＳ
ＩＯ０は、ハード的にＡ８〜Ａ１５を使い、アドレス番
地「２０００〜２１ＦＦ」の範囲をデコードした信号に
なっている。
１０の使用範囲をＲＯＭ５に割り付けられたデコードエ
リアに設定されたＩ／Ｏ用デコードデータ及びゲート開
閉データで可変にする。このゲート回路１１は、具体的
には、図３に示すように、ＣＰＵ４から出力されるデー
タバスアクセス時のアドレスバスからの出力Ａ４と出力
Ａ５とを入力とするオアゲート１１ａ、出力Ａ６と出力
Ａ７とを入力とするオアゲート１１ｂ、これらのオアゲ
ート１１ａ，１１ｂの出力を入力とするオアゲート１１
ｃ、このオアゲート１１ｃの出力と上記アドレスバスか
らの出力Ａ３とを入力とするオアゲート１１ｄ、このオ
アゲート１１ｄの出力とＣＰＵ４からのデコード出力Ｃ
ＳＩＯ０を入力とするオアゲート１１ｅ、前記オアゲー
ト１１ａ〜１１ｅのそれぞれの入力線に設けられＣＰＵ
４がＲＯＭ５に格納されたゲート開閉データで開閉され
るゲート１１ｆ，１１ｇ，１１ｈ，１１ｉ，１１ｊと
で、Ｉ／Ｏアドレスデコーダ１０の使用範囲をソフト的
に可変し得るように構成されている。デコード出力ＣＳ
ＩＯ０は、ハード的にＡ８〜Ａ１５を使い、アドレス番
地「２０００〜２１ＦＦ」の範囲をデコードした信号に
なっている。
【００２０】したがって、この実施形態によれば、量産
用１チップマイクロコンピュータ１にあっては、ＲＯＭ
５をワンタイムＰＲＯＭにより構成してあると共に、Ｒ
ＯＭ５、クロックジェネレータ２、クロックモニタ３、
ＣＰＵ４、ＲＯＭ５、ＲＡＭ６、割り込みコントローラ
７、波形整形回路８、タイマシステム９、Ｉ／Ｏアドレ
スデコーダ１０、ゲート回路１１などの内部デバイスを
１チップに集積してあるので、ＲＯＭ５に公的な試験機
関の認証を受けた正規のＣＰＵ４の動作を決めるシステ
ムプログラムと遊技制御用プログラムとを書き込んだ状
態においては、ＲＯＭ５にプログラムを不正に書き込む
ことができず、外付けＲＯＭの交換に起因する不正防止
を図ることができる。
用１チップマイクロコンピュータ１にあっては、ＲＯＭ
５をワンタイムＰＲＯＭにより構成してあると共に、Ｒ
ＯＭ５、クロックジェネレータ２、クロックモニタ３、
ＣＰＵ４、ＲＯＭ５、ＲＡＭ６、割り込みコントローラ
７、波形整形回路８、タイマシステム９、Ｉ／Ｏアドレ
スデコーダ１０、ゲート回路１１などの内部デバイスを
１チップに集積してあるので、ＲＯＭ５に公的な試験機
関の認証を受けた正規のＣＰＵ４の動作を決めるシステ
ムプログラムと遊技制御用プログラムとを書き込んだ状
態においては、ＲＯＭ５にプログラムを不正に書き込む
ことができず、外付けＲＯＭの交換に起因する不正防止
を図ることができる。
【００２１】このＲＯＭ５に正規のプログラムとを書き
込んだ状態において、図外の電源を入れて１チップマイ
クロコンピュータ１を起動すると、水晶振動子のような
外部の振動子１３が動作すると共に、ＲＯＭ５に格納さ
れた正規のプログラムにしたがってＣＰＵ４が動作して
遊技機能部品を制御する一方、原振が８ＭＨｚの場合
に、波形整形回路８がＲＯＭ５に割り付けられたプログ
ラム管理エリアに設定された０、０．５ｍｓ、１ｍｓ、
２ｍｓ、４ｍｓのうちのいずれか１つの分周比を有する
インターバルリセット信号及び原振信号に基づいてユー
ザリセット信号及びマスカブル割り込み要求信号を発生
するので、この波形整形回路８で発生されたユーザリセ
ット信号及びマスカブル割り込み要求信号のタイミング
は１チップマイクロコンピュータ１の特性の非常に少な
いばらつきだけの影響を受けるのみでナノ単位程度と著
しく低減することができる。
込んだ状態において、図外の電源を入れて１チップマイ
クロコンピュータ１を起動すると、水晶振動子のような
外部の振動子１３が動作すると共に、ＲＯＭ５に格納さ
れた正規のプログラムにしたがってＣＰＵ４が動作して
遊技機能部品を制御する一方、原振が８ＭＨｚの場合
に、波形整形回路８がＲＯＭ５に割り付けられたプログ
ラム管理エリアに設定された０、０．５ｍｓ、１ｍｓ、
２ｍｓ、４ｍｓのうちのいずれか１つの分周比を有する
インターバルリセット信号及び原振信号に基づいてユー
ザリセット信号及びマスカブル割り込み要求信号を発生
するので、この波形整形回路８で発生されたユーザリセ
ット信号及びマスカブル割り込み要求信号のタイミング
は１チップマイクロコンピュータ１の特性の非常に少な
いばらつきだけの影響を受けるのみでナノ単位程度と著
しく低減することができる。
【００２２】また、この実施形態では、ゲート回路１１
によってＩ／Ｏアドレスデコーダ１０の使用範囲をソフ
ト的に可変することができ、外部にデコード用ゲートＩ
Ｃを使用しないでフルデコードできるので、コストダウ
ンを図ると共に、品質信頼性を向上することができる。
によってＩ／Ｏアドレスデコーダ１０の使用範囲をソフ
ト的に可変することができ、外部にデコード用ゲートＩ
Ｃを使用しないでフルデコードできるので、コストダウ
ンを図ると共に、品質信頼性を向上することができる。
【００２３】前記実施形態では、ユーザリセット信号を
インターバルリセット信号の立ち下がりで発生し、マス
カブル割り込み要求信号をインターバルリセット信号の
立ち上がりで発生した場合を図示して説明したが、イン
ターバルリセット信号の立ち上がりでユーザリセット信
号を発生し、インターバルリセット信号の立ち下がりで
マスカブル割り込み要求信号を発生しても、前記実施形
態と同様の作用効果がある。
インターバルリセット信号の立ち下がりで発生し、マス
カブル割り込み要求信号をインターバルリセット信号の
立ち上がりで発生した場合を図示して説明したが、イン
ターバルリセット信号の立ち上がりでユーザリセット信
号を発生し、インターバルリセット信号の立ち下がりで
マスカブル割り込み要求信号を発生しても、前記実施形
態と同様の作用効果がある。
【図１】 実施形態を示す構成図。
【図２】 同実施形態の波形整形回路を示す回路図。
【図３】 同実施形態のゲート回路を示す回路図。
【図４】 同実施形態のＲＯＭのメモリマップを示す
図。
図。
１ １チップマイクロコンピュータ ２ クロックジェネレータ ３ クロックモニタ ４ ＣＰＵ ５ ＲＯＭ ６ ＲＡＭ ７ 割り込みコントローラ ８ 波形整形回路 ９ タイマシステム １０ Ｉ／Ｏアドレスデコーダ １１ ゲート回路 １２ 遊技機能部品 １３ 振動子
Claims (3)
- 【請求項１】 外部の発振子から供給された原振信号を
所定の周波数に分周したクロック信号を発生して内蔵デ
バイスに供給するクロックジェネレータ、システムクロ
ックの異常を検出するクロックモニタ、遊技制御に必要
な演算・制御処理を行うＣＰＵ、ＣＰＵの動作を決める
システムプログラム及び遊技制御用プログラムを格納す
るＲＯＭ、割り込み要因となる信号を受けてＣＰＵに割
り込み要求信号として出力する割り込みコントローラ、
システムに一定の時間情報を知らせると共にＣＰＵに一
定間隔で割り込みをかけるタイマシステム、ＣＰＵの演
算・制御処理に伴うデータを一時的に格納するＲＡＭ、
内部アドレスバスをデコードして外部デバイスにセレク
ト信号を出力するＩ／Ｏアドレスデコーダのそれぞれを
１チップに集積したことを特徴とする遊技制御用マイク
ロコンピュータ。 - 【請求項２】 ＲＯＭに割り付けられたプログラム管理
エリアに設定された分周比のインターバルリセット信号
及び原振信号で割り込みコントローラへの割り込み要因
となる信号を発生する波形整形回路を１チップに設けた
ことを特徴とする請求項１記載の遊技制御用マイクロコ
ンピュータ。 - 【請求項３】 Ｉ／Ｏアドレスデコーダの使用範囲をＲ
ＯＭに割り付けられたデコードエリアに設定されたＩ／
Ｏ用デコードデータ及びゲート開閉データで可変にする
ゲート回路を１チップに設けたことを特徴とする請求項
１記載の遊技制御用マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7238410A JPH0981539A (ja) | 1995-09-18 | 1995-09-18 | 遊技制御用マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7238410A JPH0981539A (ja) | 1995-09-18 | 1995-09-18 | 遊技制御用マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0981539A true JPH0981539A (ja) | 1997-03-28 |
Family
ID=17029799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7238410A Pending JPH0981539A (ja) | 1995-09-18 | 1995-09-18 | 遊技制御用マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0981539A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6694452B1 (en) | 1998-12-25 | 2004-02-17 | Nec Electronics Corporation | Data processor and method of processing data |
| KR100516394B1 (ko) * | 1998-03-24 | 2006-05-25 | 가부시키가이샤 산요붓산 | 탄구유기기(彈球遊技機)의 제어장치 |
| JP2009000132A (ja) * | 2007-06-19 | 2009-01-08 | Daito Giken:Kk | 遊技台 |
| JP2009034317A (ja) * | 2007-08-01 | 2009-02-19 | Daito Giken:Kk | 遊技台 |
| JP2010017531A (ja) * | 2008-06-10 | 2010-01-28 | Daito Giken:Kk | 遊技台 |
-
1995
- 1995-09-18 JP JP7238410A patent/JPH0981539A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100516394B1 (ko) * | 1998-03-24 | 2006-05-25 | 가부시키가이샤 산요붓산 | 탄구유기기(彈球遊技機)의 제어장치 |
| US6694452B1 (en) | 1998-12-25 | 2004-02-17 | Nec Electronics Corporation | Data processor and method of processing data |
| JP2009000132A (ja) * | 2007-06-19 | 2009-01-08 | Daito Giken:Kk | 遊技台 |
| JP2009034317A (ja) * | 2007-08-01 | 2009-02-19 | Daito Giken:Kk | 遊技台 |
| JP2010017531A (ja) * | 2008-06-10 | 2010-01-28 | Daito Giken:Kk | 遊技台 |
| JP4528864B2 (ja) * | 2008-06-10 | 2010-08-25 | 株式会社大都技研 | 遊技台 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050315 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050830 |