JPH0969634A - 連続的にドーピングされたチャネル内領域を有するマルチチャネルを備えるアレイ - Google Patents

Abstract

(57)【要約】 【課題】 連続的にドーピングされたチャネル内領域を
有するマルチチャネル構造を備えるアレイ。 【解決手段】 部分６２はチャネル内領域７６にドーパ
ント粒子を含む。各チャネル内領域はドーパント粒子の
連続分布を有し、該分布は、チャネル７０、７２〜７４
が逆ゲートバイアスされた時にデータライン３２とデー
タリード４４との間の漏洩電流を制御するとともに、チ
ャネル７０、７２〜７４が全て高い導電性である時に電
流を大きくは減少しない。

Description

【発明の詳細な説明】

【０００１】

【従来の技術】クニイ他の米国特許第５，４１２，４９
３号は、直列接続されたＬＤＤタイプの薄膜トランジス
タを有する液晶ディスプレイを開示している。

【０００２】フアング（Ｈｕａｎｇ）の米国特許第４，
９０７，０４１号は、ミスアラインメントに対する免疫
性のあるゲート内オフセット（ｉｎｔｒａ−ｇａｔｅ
ｏｆｆｓｅｔ）高電圧ＴＦＴを開示したものである。

【０００３】本発明は、ＴＦＴを使用して光バルブ、セ
ンサ、又はメモリアレイ等のアレイ内のセル回路への接
続を制御する際に生じる問題を扱う。従来のＴＦＴ構造
を用いると、最小の漏洩電流を生じるゲートバイアスは
アレイ内のＴＦＴ毎に異なる。故に、ＴＦＴのオフ状態
中に一定のゲートバイアスを印加すると、異なるＴＦＴ
は異なる漏洩電流レベルを生じ、それは不均一性につな
がる。

【０００４】一方向に走査線が延在し、他方向にデータ
ラインが延在する２次元（２Ｄ）アレイでは、各セル
は、セルのコンポーネントとデータラインとの間の接続
を制御するＴＦＴを含むことができる。各セルのＴＦＴ
のゲートは走査線からの周期的な電圧パルスを受け取る
ことができる。走査線の電圧が高くなる比較的短い時間
の間ＴＦＴはオンとなり、セルのコンポーネントとデー
タラインとの間に電流を流す。しかしながら、残りの時
間はＴＦＴはオフとなる。

【０００５】セルのＴＦＴのオフ中には、そのゲートは
安定した低電圧に保持されるが、そのチャネルリードの
電圧は変動する。データラインの電圧と共に変動するリ
ードもあれば、セルのコンポーネントにより蓄積された
帯電レベルが変動する場合に変動するリードもあり得
る。従って、ＴＦＴが逆ゲートバイアスされ続けたとし
ても、逆ゲートバイアス電圧の大きさは広範囲にわたっ
て変化するおそれがある。１つのアレイ内の各セルに対
して異なる逆ゲートバイアス電圧で最小の漏洩電流が生
じると、漏洩電流の影響は当該アレイにわたって不均一
となるであろう。

【０００６】逆ゲートバイアス電流の問題は、ポリシリ
コン（ｐｏｌｙ−Ｓｉ）ＴＦＴに対して特に深刻であ
る。従来のポリシリコンＴＦＴでは、漏洩電流は逆ゲー
トバイアス電圧の大きさが増すにつれて指数関数的に増
大する。故に、１つのアレイ中のＴＦＴ同士の間のわず
かな差が、類似した逆ゲートバイアス信号に応答して漏
洩電流における大きな差を生じるおそれがある。典型的
に各走査線は多くのＴＦＴのゲートに接続されるので、
バイアスを調整して最小の漏洩電流を得ることは困難で
ある。

【０００７】クニイ他は、漏洩電流を抑えるために複雑
なＬＤＤ構造を提起している。しかしながらアレイアプ
リケーションにおいては、漏洩電流の制御はソース／ド
レイン対称性に多大に依存し、厳正なソース／ドレイン
対称性を得るためにＬＤＤ領域の正確な配置が重要であ
る：正確な配置のためのコストの点から、複雑なＬＤＤ
構造は実用的でないこともある。さらに、ＬＤＤ構造は
オン電流を減ずるので、オン電流を減少するか、又はオ
ン電流は維持するがゲート及び寄生キャパシタンスを増
大する幅広のＴＦＴにするか、の難しい選択に導かれ
る。フレーム率が重要なディスプレイ又は他の光バルブ
では、オン電流が減少されるとグレースケール又はカラ
ー分解能が減少するが、より広いＴＦＴを用いることで
アパーチャ率が減少する。センサにおいては、オン電流
の減少は同様に各セルからの信号の分解能を減少する
が、幅広のＴＦＴを用いると容量結合により感度が低下
する。故に上記選択の両方は魅力的なものではない。

【０００８】

【発明が解決しようとする課題】本発明は、ＴＦＴを有
するアレイにおいて逆ゲートバイアス漏洩電流を制御す
るための新技術の発見に基づくものである。この新技術
は、複雑なＬＤＤ構造を必要とせず、製造するのが簡単
な単純なマルチチャネル構造を使用する。この新技術
は、ＬＤＤ領域に対する必要性をなくすが、その代わり
に一連のチャネルにおける各チャネル内領域がドーパン
ト粒子の適切な連続分布を有する。驚くべきことに、こ
の技術はＴＦＴのオン電流を大きく減少することなく、
ポリシリコンＴＦＴにおいてさえも逆ゲートバイアス漏
洩電流に対して優れた制御を提供する。

【０００９】

【課題を解決するための手段】この技術は、例えばＬＤ
Ｄ構造にしたりチャネル数をより多くするといった漏洩
電流の減少に対する他の解決法に比べて、実行が安価で
あり単純であるので有利である。ＬＤＤ構造は、マスキ
ング及び均一性に関する問題につながると共にオン電流
を減少するが、本発明の技術は、オン電流を減ずること
なく均一な結果を生じる方法で単純なマスクを用いて実
行することができる。ＬＤＤ構造を製造するのに必要な
正確なリソグラフィ等の不確実な処理ステップは本発明
の技術には必要ない。チャネル内領域全体をカバーし、
隣接する面とわずかにオーバーラップするマスクを用い
てチャネル内領域の過度なドーピングを防止することが
できるので、正確なアラインメントは必要ない。より多
くのチャネルを設けることは、キャパシタンスを増大す
る問題につながり、デバイスのサイズを大きくせずに実
行するのが困難であるが、本発明の技術はそれにもかか
わらず有効である。

【００１０】この技術を用いれば、対象とする範囲内の
全ての負のゲートバイアスにおけるゲートバイアスにそ
の漏洩電流が依存しないポリシリコンＴＦＴを生成する
ことができるので、この技術は有利である。逆ゲートバ
イアス漏洩電流はドレインバイアスにのみ依存する。Ｔ
ＦＴの逆ゲートバイアス漏洩電流が負のゲートバイアス
の広い範囲にわたって略一定であるので、より大きな等
しい負のゲートバイアスを含むと共に従来のポリシリコ
ンＴＦＴを使用した場合に可能であるよりも漏洩電流を
抑えることを要求する、より進んだ駆動技術を使用する
ディスプレイに本発明のＴＦＴを使用することができ
る。例えば、本発明のＴＦＴは、例えばより多くのグレ
ーレベルというような、より多数のレベルで駆動される
ことができる。

【００１１】この技術はまた、最小の漏洩電流を得るた
めのゲートバイアスの調整を妨げる不均一性を軽減する
ので有利である。従来のポリシリコンＴＦＴは、漏洩が
最小となるゲートバイアスを変化させるように、１つの
アレイ内で又は複数のアレイ同士間で異なる。換言すれ
ば、最適なゲートバイアスはＴＦＴ毎に、そしてアレイ
毎に異なる。しかしながら本発明の技術では、ポリシリ
コンＴＦＴに対して最悪のケースの逆ゲートバイアス動
作条件を識別することができ、その最悪ケースの動作条
件の下での漏洩電流を、わかっている最大値未満に保持
することができれば、漏洩を最小とするゲートバイアス
はかかる不均一性により変化しない。

【００１２】ドーパント粒子の濃度の異なる領域同士間
にチャネル内領域が内部境界を全く含まない場合に、内
部チャネル領域はドーパント粒子の「連続分布」を有す
る。

【００１３】１つのチャネル又は一連のチャネル又は１
つのＴＦＴの「逆ゲートバイアス電圧」は、ゲートとソ
ースの間の電位差Ｖ_ＧＳであり、このＶ_ＧＳでは１つの
チャネル又は一連のチャネル又はＴＦＴはオフとなる。

【００１４】逆ゲートバイアス漏洩電流における「動作
的限界」は、回路が使用される方法により設定される限
界である。

【００１５】全ての他のパラメータが一定であると仮定
して、当該範囲において発生する最大の逆ゲートバイア
ス漏洩電流が、当該範囲において発生する最小の逆ゲー
トバイアス漏洩電流の１０倍を超えない場合には、逆ゲ
ートバイアス漏洩電流は、「逆ゲートバイアス電圧の範
囲にわたって大きくは増大しない」。

【００１６】逆ゲートバイアス漏洩電流が、動作中に発
生する逆ゲートバイアス電圧の範囲にわたって大きくは
増大せず、逆ゲートバイアス漏洩電流における動作的限
界を全く超えないことを、１セットのチャネル内領域に
おけるドーパント濃度の分布が確実にする場合には、該
分布は「一連のチャネル又はＴＦＴを通る逆ゲートバイ
アス漏洩電流を制御する」。

【００１７】全ての他のパラメータが一定であると仮定
して、一連のチャネル又はＴＦＴを通るオン電流が、少
なくともチャネルリードと同じ位の導電性となるように
ドーピングされた場合に流れるオン電流の半分の大きさ
であれば、１セットのチャネル内領域におけるドーパン
ト粒子の分布は、一連のチャネル又はＴＦＴを通る「オ
ン電流を大きくは減少しない」。

【００１８】

【発明の実施の形態】図１のアレイ１０は、Ｍ個の走査
線２０、２２〜２４とＮ個のデータライン３０、３２〜
３４とを含むように図示されている。交差領域４０にお
いて交差するｍ番目の走査線２２とｎ番目の走査線３２
に接続されるセル回路は、ｎ番目のデータライン３４か
ら信号を受信したりデータライン３４に信号を送信した
りするためのデータリード４４を有するコンポーネント
４２を含む。概略断面図において示される接続回路４６
は、ｍ番目の走査線２２の制御の下でｎ番目のデータラ
イン３２にデータリード４４を電気接続する。

【００１９】接続回路４６は基板（基体）６０上に形成
される構造の層を含む。部分６２は半導体層の部分であ
る。部分６２は、ｎ番目のデータライン３２とデータリ
ード４４との間で電気接続される。他の層はゲート領域
を含み、その各々はｍ番目の走査線２２に電気接続され
る。

【００２０】部分６２は一連のＱ個のチャネル７０、７
２〜７４を含むと共に、（Ｑ−１）個のチャネル内領域
を含み、図１では第１チャネル７０と第２チャネル７２
との間のチャネル内領域７６が示されている。換言すれ
ば、部分６２は一連のＱ個のチャネル７０、７２〜７４
において隣接する各対のチャネル同士間のチャネル内領
域を含む。（Ｑ−１）個のチャネル内領域の各々はドー
パント粒子の連続分布を有し、それは各チャネル内領域
がドーパント粒子の異なる濃度を有する領域同士間に内
部境界を何も含まないことを意味している。

【００２１】Ｑ個のゲート領域８０、８２〜８４の各々
は、部分６２を含む半導体層以外の層部分である。ゲー
ト領域８０はチャネル７０にわたって、ゲート領域８２
はチャネル７２にわたって、そしてゲート領域８４はチ
ャネル７４にわたって延在するというように、各ゲート
領域はチャネルの１つにおいて部分６２にわたって延在
する。ゲート領域８０、８２〜８４の各々は、ｍ番目の
走査線２２に電気接続される。

【００２２】故に、ｍ番目の走査線２２が第１の電圧に
あれば、チャネル７０、７２〜７４は全て高い導電性と
なり、ｎ番目のデータライン３２とデータリード４４と
の間に電気接続が提供される。一方、ｍ番目の走査線２
２が第２の電圧にある場合には、チャネル７０、７２〜
７４は、ｎ番目のデータライン３２とデータリード４４
との間に漏洩電流を通すのみである。改良モードでは、
例えば、第１の電圧は高い又はオン電圧であり、第２の
電圧は低い又はオフ電圧である。

【００２３】部分６２はまた、チャネル内領域７６中の
アスタリスクにより示されるドーパント粒子をチャネル
内領域に含む。各チャネル内領域はドーパント粒子の連
続分布を有すると共に、該分布は、チャネル７０、７２
〜７４が逆ゲートバイアスされた場合にｎ番目のデータ
ライン３２とデータリード４４との間の漏洩電流を制御
し、さらにチャネル７０、７２〜７４が全て高い導電性
であれば電流を大きくは減少しない。

【００２４】図２のグラフは、オン電流Ｉ_ＯＮと逆ゲー
トバイアス漏洩電流Ｉ_ＯＦＦが、チャネル内領域におけ
るドーパント濃度ρの関数としてアレイ回路１０の動作
中に如何に変化するかを示したものである。Ｉ_ＯＮ及び
Ｉ_ＯＦＦの大きさは、ログ座標軸に対してプロットさ
れ、駆動電流範囲における電流に対しては上方の範囲を
含み、漏洩電流範囲における電流に対しては下方の範囲
を含む。ポリシリコンＴＦＴの場合、例えば、有用な駆
動電流範囲はマイクロアンペアからミリアンペアの範囲
にあり得るが、有用な漏洩電流範囲はサブ−ピコアンペ
アからナノアンペアの範囲にあり得るので、正確な範囲
はＷ／Ｌ比と他のパラメータに依存する。一般に、駆動
電流範囲及び漏洩電流範囲は、適切な信号対ノイズ比に
対して５以上のオーダーだけ分離されるべきである。

【００２５】示されるように、Ｉ_ＯＮはρが０から増大
するにつれて急激に増大し、すぐに上方範囲に到達し、
ついにρ＝ρ_Ｓ／Ｄの時にＩ_ＭＡＸの値に達し、このρ
＝ρ_Ｓ／Ｄという濃度では、チャネル内領域の導電率は
ｎ番目のデータライン３２とデータリード４４に接続す
るチャネルリードの導電率と同じ大きさであり、この導
電率は時にソース／ドレインリードとも称される。大抵
のアプリケーションの場合、Ｉ_ＯＮの値が（０．５）Ｉ
_ＭＡＸより大きければ満足のいくものであり、故にＩ
_ＯＮ＝（０．５）Ｉ_ＭＡＸであるドーパント濃度ρ
_ＬＯＷはＩ_ＯＮを大きく減ずるとは思われない。

【００２６】Ｉ_ＯＦＦも０から増大するが、下方の漏洩
電流範囲内にあり続ける。しかしながら所与の駆動技術
を用いて満足できるオペレーションを得るためには、Ｉ
_ＯＦＦは、その駆動技術に対する最悪ケースの駆動コン
ディション（ＷＤＣ）の下で発生し得る、差し支えない
程度の最大の漏洩電流であるＩ_{ＯＦＦ（ＷＤＣ）}を超え
てはならない。

【００２７】典型的に、コンポーネント４２は少なくと
も最小蓄積期間の間に２つ以上の異なる電圧帯域のうち
の１つの帯域内の帯電レベルを蓄積する容量素子を含
む。逆ゲートバイアス漏洩電流は、容量素子が最小蓄積
期間の間その帯域内に帯電レベルを保持できるかどうか
を決定する多くのファクタのうちの１つである：他のフ
ァクタは、例えば、液晶ディスプレイにおける液晶のキ
ャパシタンスに依存することのできる容量素子の大きさ
と、ディスプレイにおけるフレーム率と称される蓄積期
間の長さと、ゲート−ソースキャパシタンスと、液晶を
流れる漏洩電流のような他の漏洩電流等を含む。

【００２８】所与の駆動技術のＷＤＣは、関連する全て
のファクタの組合わさった影響により、容量素子が最小
蓄積期間中に所定の帯電レベルを保持することが最も因
難となる条件である。逆ゲートバイアス漏洩電流がＩ
_{ＯＦＦ（ＷＤＣ）}を超えると、容量素子はＷＤＣが発生
した時に最小蓄積期間中に帯電レベルをその帯域内に保
持することができず、それが情報の欠如に帰結する。

【００２９】図２は、Ｉ_ＯＦＦ＝Ｉ_{ＯＦＦ（ＷＤＣ）}で
あるρ_ＨＩＧＨ未満のドーパント濃度においてＩ_ＯＦＦ
がどのようにＩ_{ＯＦＦ（ＷＤＣ）}未満にあるかを示して
いる。従って、ρ_ＬＯＷ＜ρ＜ρ_ＨＩＧＨに対しては、
Ｉ_ＯＦＦはＩ_{ＯＦＦ（ＷＤＣ）}未満であるが、Ｉ_ＯＮは
（０．５）Ｉ_ＭＡＸより大きいため、Ｉ_ＭＡＸから大き
くは減少されない。

【００３０】図３は、チャネル内領域におけるドーパン
ト粒子の分布が漏洩電流を制御する場合にＩ_ＯＦＦがゲ
ート−ソース電圧Ｖ_ＧＳの関数としていかに変化するか
を示す。図３で示されるＩ_ＯＦＦの値は、ＷＤＣのドレ
イン−ソース電圧Ｖ_{ＤＳ（ＷＤＣ）}で生じる。縦軸の左
側の破線は、漏洩電流が制御されないと、Ｖ_ＧＳがより
大きい負の値へと上昇するにつれてＩ_ＯＦＦがＩ
_{ＯＦＦ（ＷＤＣ）}より大きい電流へと指数関数的に上昇
することを示している。これは例えば、半導体部分６２
における全てのチャネル内領域が図２で示されるρ
_Ｓ／Ｄレベルに均一にドーピングされた場合に生じる。

【００３１】しかしながら、チャネル内領域におけるド
ーパント粒子の分布は逆ゲートバイアス漏洩電流を制御
することができる。図３は、Ｉ_ＯＦＦがその最小レベル
Ｉ_{ＯＦＦＭＩＮ}を有するＶ_{ＧＳ（Ａ）}からＷＤＣゲート
−ソース電圧であるＶ_{ＧＳ（Ｂ）}までの逆バイアスゲー
ト電圧の範囲を示す。Ｖ_{ＧＳ（Ａ）}からＶ_{ＧＳ（Ｂ）}ま
での範囲にわたって、Ｉ_ＯＦＦは、その最小レベルの１
０倍の１０（Ｉ_{ＯＦＦＭＩＮ}）より上には増大しない。
Ｉ_ＯＦＦがＡからＢまでのラインの上の陰影領域内にあ
る限り、逆ゲートバイアス漏洩電流は制御されて所定の
大きさの水準内にある。ポイントＡとＢの間のライン
は、Ｉ_ＯＦＦがその範囲全体にわたってＩ_{ＯＦＦＭＩＮ}
にあり略一定であることが可能だということを示してい
る。

【００３２】図４は、チャネル内領域におけるドーパン
ト粒子の分布が逆ゲートバイアス漏洩電流を制御すると
思われるメカニズムを示す。図４のグラフでは、横軸は
部分１００のソースからドレインまでのｘ方向における
位置を測定し、この部分１００は高濃度にドーピングさ
れたチャネルリード領域を含むように示される半導体層
の部分である。縦軸は、ソース電圧Ｖ_ＳＳからドレイン
電圧Ｖ_ＤＤまで変化する電圧を測定する。

【００３３】部分１００は２つのドーピングされていな
いチャネルであるチャネル１１０及びチャネル１１２を
含み、それらは各々、”ｉｎｔｒｉｎｓｉｃ（真性）”
に関して”ｉ”とマークされている。チャネルリード１
１４は、ソース電圧Ｖ_ｓｓに接続されており、高濃度の
ドーパント粒子を有することを示すようにρ^＋とマーク
されている。チャネルリード１１６は同様にドレイン電
圧Ｖ_ＤＤに接続されており、高いドーパント濃度を示す
ようにρ^＋とマークされている。一方チャネル内領域１
１８は、低い濃度のドーパント粒子を有することを示す
ようにρ⁻とマークされ、ここで０＜ρ⁻＜ρ^＋であ
る。

【００３４】部分１００は、ホールのトンネリングが抑
制されるために電圧差が維持される２つの接合空乏領域
を有し、ソース−ドレイン電流Ｉ_ＤＳはその２つの少な
い方の導電率により決定される。空乏領域１２０は、チ
ャネルリード１１６とチャネル１１２の接合部に生じ
る。空乏領域１２２はチャネル内領域１１８とチャネル
１１０との接合部に生じる。それらは連なっているの
で、空乏領域１２０及び１２２を通る電流は、他の漏洩
メカニズムが制御されると仮定すれば略等しいはずであ
る。しかし空乏領域１２０と１２２の間の電圧の配分
は、ゲート−ソース電圧Ｖ_ＧＳの異なる値で変化する。

【００３５】図３で示されるように、ゲートーソース電
圧がＶ_{ＧＳ（Ａ）}以上である場合には、チャネル１１０
の導電性が高いので、空乏領域１２２にわたる電圧降下
は、電流が流れるのを可能にするのにちょうどよい大き
さである。典型的なポリシリコンＴＦＴの実行の場合、
これはＶ_ＧＳ＞−２Ｖである場合に生じ、それについて
はスターム，Ｊ．Ｃ．（Ｓｔｕｒｍ，Ｊ．Ｃ．）、ウ
ー，Ｉ．Ｗ．（Ｗｕ，Ｉ．Ｗ）、及びハック，Ｍ（Ｈａ
ｃｋ，Ｍ）の「直列薄膜トランジスタの漏洩電流モデリ
ング（Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ Ｍｏｄｅｌｉ
ｎｇ ｏｆ Ｓｅｒｉｅｓ−Ｃｏｎｎｅｃｔｅｄ Ｔｈ
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒｓ)」（ＩＥＥ
Ｅ Ｔｒａｎｓaｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．４２，Ｎｏ．８，Ａｕｇ
ｕｓｔ １９９５，ｐ１５６１〜１５６３）で述べられ
ている。この状態では、空乏領域１２０ではホールのト
ンネリングが制限されるために、空乏領域１２０は空乏
領域１２２より導電性が小さく、実際のソース−ドレイ
ン電流が制限される。故に、この状態におけるオン電流
及び漏洩電流は、空乏領域１２０にわたる電圧降下によ
り決定され、この電圧降下は高い正のＶ_ＧＳ値に対して
は非常に高くなるが、２つの空乏領域１２０及び１２２
が、それらの導電性が等しくなるような電圧降下を有す
るＶ_{ＧＳ（Ａ）}においてはその最小値に達するであろ
う。

【００３６】図３のＶ_{ＧＳ（Ｂ）}により表されるＷＤＣ
ゲート−ソース電圧は、Ｖ_{ＧＳ（Ａ）}よりもかなり負で
ある。ドレイン電圧Ｖ_ＤＤ及びソース電圧Ｖ_ｓｓが一定
に保たれると仮定すれば、チャネル１１０及び１１２は
Ｖ_{ＧＳ（Ｂ）}に対して、そしてＶ_ＧＳ＜Ｖ_{ＧＳ（Ａ）}の
他の値に対して漏洩電流のみを通す。この状態では、チ
ャネル１１０のドレインエンドは空乏領域１２０よりも
導電性が小さくなる。ホールトンネリングが空乏領域１
２０で増大するにつれて、空乏領域１２０にわたる電圧
降下は減少し、故に空乏領域１２２にわたる電圧降下が
増大する。Ｖ_ＧＳの負の値が十分に大きいと、空乏領域
１２２わたって大きな電圧降下が生じ、漏洩電流の主な
原因となる高い電界効果が発生する。

【００３７】チャネル内領域１１８がρ^＋のような高い
ドーパント濃度を有する場合には、部分１００を通るド
レイン−ソース電流Ｉ_ＤＳの大きさは、単一チャネルＴ
ＦＴの場合と同一の逆ゲートバイアス領域におけるスロ
ープを有する。さらに、図３の制御されないＩ_ＯＦＦの
破線により示されるように、構造のチャネル数を次第に
多くしても単一ゲートデバイスと同じ逆ゲートバイアス
漏洩電流スロープを有するが、それはなぜなら、最も高
いチャネル電界のポイントが常に、ソースに最も近いチ
ャネルのドレインサイドに移動するからであり、そし
て、得られる空乏領域における接合が他の接合部の全て
と同じドーパント濃度差を有するからである。

【００３８】しかしチャネル内領域１１８がρ_ＨＩＧＨ
より小さいドーパント濃度ρ⁻を有する場合には、図２
で示されるようにＩ_ＤＳはＩ_{ＯＦＦ（ＷＤＣ）}未満にあ
り、ρ⁻の適切な値では、図３で示されるようにＩ_ＤＳ
は逆ゲートバイアス電圧の範囲にわたって制御される。
チャネル１１０とチャネル内領域１１８との間の接合部
にわたるドーパント濃度の比較的小さい差は、図４の空
乏領域１２０と１２２の相対的な大きさにより示される
ように、空乏領域１２０にわたるよりも長い距離にわた
って空乏領域１２２に電圧降下を広げる。従って、空乏
領域１２２における電界も広がり、空乏領域１２２にお
けるホールトンネリングが制限され、それによりＶ_ＧＳ
に対する逆ゲートバイアス漏洩電流の主な要素である実
際のソース−ドレイン電流が制限される。例えば、空乏
領域１２０が０．２μｍの長さであり、空乏領域１２２
が１μｍの長さであるとすると、例えばピーク電界は１
／５減少され、ピーク電界の関数として指数関数的に変
化するホールトンネリングは非常に大きく減少する。

【００３９】図５のアレイ１５０は、第１走査線１６０
からＭ番目の走査線１６２のＭ個の走査線と、第１デー
タライン１６６からＮ番目のデータライン１６８のＮ個
のデータラインとを含む。ｍ番目の走査線１７０とｎ番
目のデータライン１７２に接続されるセル回路が詳細に
示されている。

【００４０】図５で示されるように、ポリシリコン部分
１８０と、高濃度にドーピングされたポリシリコンライ
ンであることの可能な導電ライン１８２は、ライン１８
２がチャネル１８４及び１８６においてポリシリコン部
分１８０と交差する交差Ｌ字形状を形成する。ライン１
８２はｍ番目の走査線１７０に電気接続された端部１８
８を有し、それはゲート信号を提供する。従ってチャネ
ル１８４及び１８６にわたって延在するライン１８２の
領域は、ゲート領域として作用する。

【００４１】ポリシリコン部分１８０は、貫通金属接続
を含むことのできるデータライン接続点１９０とコンポ
ーネント１９２のデータリードとの間で接続される。示
される実施の形態では、ライン１８２は導電性であり、
ｍ番目の走査線１７０におけるゲート信号は接続点１９
０とコンポーネント１９２のデータリードとの間の部分
１８０の導電率を制御する。ｍ番目の走査線１７０にお
ける電圧が高いと、チャネル１８４及び１８６は両方と
も導電性が高くなるが、ｍ番目の走査線１７０における
電圧が低いと、チャネル１８４及び１８６は漏洩電流を
通すだけである。

【００４２】ポリシリコン部分１８０はまた、チャネル
１８４と１８６との間にチャネル内領域１９４を含む。
以下により詳細に記載するように、チャネル領域１９４
におけるドーパント粒子の分布は、逆ゲートバイアス漏
洩電流を制御するが、オン電流を大きくは減少しない。

【００４３】図６は、破線で示されたｍ番目の走査線２
００と、（ｍ＋１）番目の走査線２０２と、ｎ番目のデ
ータライン２０４と、（ｎ＋１）番目のデータライン２
０６とを有するアレイ１５０の一部を示す。図６はま
た、ｍ番目の走査線２００とｎ番目のデータライン２０
４に接続されるセルに対するセル回路の部分を示す。

【００４４】セルの回路は第１ポリシリコンパターン２
１０を含み、このパターン２１０は、第１接続点２１２
から第２接続点２１４まで延在する部分を有すると共
に、第２接続点２１４からキャパシタ電極２１６まで延
在するラインを有する。

【００４５】セルの回路はまた、チャネル２２２及び２
２４において第１ポリシリコンパターン２１０と交差す
るラインを有する第２ポリシリコンパターン２２０を含
む。第２ポリシリコンパターン２２０は端部２２６から
延在し、端部２２６でパターン２２０はｍ番目の走査線
２００に電気接続される。

【００４６】図６はまた、高濃度ドーピング中にマスク
される領域である低濃度ドーピング領域２３０を示す。
その結果、チャネル２２２と２２４の間に延在するポリ
シリコンパターン２１０の部分は、低濃度にドーピング
されたままであることが可能である。第２ポリシリコン
パターン２２０はまた、高濃度ドーピング中にシールド
として作用するので、チャネル２２２及び２２４はドー
ピングされないままであることができる。製造を容易に
するために、低濃度ドーピング領域２３０上のマスク
は、図６で示されるように第２ポリシリコンパターン２
２０と僅かにオーバーラップすることができる。

【００４７】図７は、石英又はガラスであることの可能
な基板２４０を示す断面図であり、その表面２４２に回
路２４４が形成される。回路２４４は表面２４２上に絶
縁層２５０を含み、その上には、図６で示される第１ポ
リシリコンパターン２１０の部分であるポリシリコン部
分２５２が、ｍ番目の走査線２００とｎ番目のデータラ
イン２０４それぞれ接続されるセル回路に対して形成さ
れる。

【００４８】回路２４４はまた、図６で示されるポリシ
リコン部分２５２と第２ポリシリコンパターン２２０の
間の絶縁層２５６を含む。第２ポリシリコンパターン２
２０はまた、高濃度にｎドーピングされたポリシリコン
を含み、ｍ番目の走査線２００に電気接続される。

【００４９】回路２４４は次いで、第２ポリシリコンパ
ターン２２０をｎ番目のデータライン２０４から分離す
る絶縁層２６０を含む。ｎ番目のデータライン２０４上
には、ポリイミドの不活性層２６２がある。

【００５０】図７では、ポリシリコン部分２５２は、チ
ャネルリード領域２７２、チャネル２２４、及びチャネ
ル内領域２７４を含む。チャネルリード領域２７２は、
ｎ^＋で示されるように高濃度にｎドーピングされたポリ
シリコンを含む。チャネル２２４は第２ポリシリコンパ
ターン２２０の下にあるので、「ｉ」と示されるように
ドーピングされない真性ポリシリコンである。チャネル
内領域２７４は、ｎ⁻で示されるように低濃度にｎドー
ピングされたポリシリコンを含む。第２ポリシリコンパ
ターン２２０はｍ番目の走査線２００からチャネル領域
２７０へと信号を提供し、該信号はチャネル２２４の導
電率を制御する。

【００５１】図１０は、図７をラインｂ−ｂで切断した
別の断面図であり、故に上述したものと同じ層を有して
いる。さらに、ダークマトリックスライン２８０及び２
８２はｎ番目データライン２０４のエッジの上の不活性
層２６２上に形成され、インジウム酸化錫（ＩＴＯ）ピ
クセル電極２９０及び２９２は、ダークマトリックスラ
イン２８０及び２８２と僅かにオーバーラップする。

【００５２】図８では、ポリシリコン部分２５２は、チ
ャネルリード領域２７６、チャネル２２２、及びチャネ
ル内領域２７４を含む。チャネルリード領域２７６は、
ｎ^＋と示されるように高濃度にｎドーピングされたポリ
シリコンを含む。チャネル２２２は第２ポリシリコンパ
ターン２２０の下にあるので、ｉで示されるようにドー
ピングされない真性ポリシリコンである。チャネル内領
域２７４は図７で示したものと同じである。第２ポリシ
リコンパターン２２０はまた、ｍ番目の走査線２００か
らチャネル領域２７８に信号を提供し、この信号はチャ
ネル２２２の導電率を制御する。

【００５３】ボックス３３０の動作は、石英又はガラス
の基板の表面を製造することにより開始する。ボックス
３３０の動作は、任意の必要な洗浄を含むことができ
る。

【００５４】次にボックス３３２の動作は、低温の酸化
物（ＬＴＯ）の第１層を堆積し、これはプラズマ化学蒸
着により堆積されるＳｉＯ_２であることが可能である。
第１ＬＴＯ層は０．７μｍの厚さで堆積され、次にアニ
ールされることができる。

【００５５】ボックス３３４の動作は、ａ−Ｓｉの層を
０．１μｍの厚さで堆積し、シリコン自己イオン注入を
行って性能を高める。ボックス３３４の動作はまた、６
００℃にて結晶化及びアニーリングを行う。その結果、
ａ−Ｓｉがポリシリコンになる。ボックス３３４の動作
はリソグラフィを行って、第１ポリシリコンパターン２
１０を形成するポリシリコンの部分をカバーするマスク
材料のパターンを生成する。次いでボックス３３４の動
作はマスク材料のパターンによりカバーされていない領
域を取り除くようにエッチングし、第１ポリシリコンパ
ターン２１０を残す。

【００５６】ボックス３３６の動作は、ＬＴＯの第２層
を０．０８５μｍの厚さで堆積する。ボックス３３６の
動作はまた、９５０℃で１５０気圧下で酸化を行い、該
第２ＬＴＯ層をアニールする。

【００５７】ボックス３４０の動作は、ポリシリコンの
層を０．３５μｍの厚さで堆積する。ボックス３４０の
動作はリソグラフィを実行して、第２ポリシリコンパタ
ーン２２０、又は２つ以上のチャネルにおいて第１ポリ
シリコンパターン２１０と交差する別の同様のパターン
を形成するポリシリコン部分をカバーするマスク材料パ
ターンを生成する。次いでボックス３４０の動作はエッ
チングを行って、マスク材料のパターンによりカバーさ
れていない領域を取り除き、第２ポリシリコンパターン
２２０を残す。次に、ボックス３４０の動作はマスク材
料を取り除く。

【００５８】ボックス３４２の動作は、マスクを用いず
に低濃度のｎタイプのドーパントを注入する。その結
果、第２ポリシリコンパターン２２０によりカバーされ
ていない第１ポリシリコンパターン２１０の全ての露呈
した部分が、ドーパント濃度が全ての位置において略等
しくなるように低濃度にｎドーピングされることにな
る。ＬＤＤ技術と比較すると、ボックス３４２の動作は
マスクを必要としないが、それはなぜなら、第２ポリシ
リコンライン２２０がチャネル２２２及び２２４をカバ
ーするため、低濃度にｎドーピングされたチャネル内領
域２７４がチャネル２２２及び２２４とセルフアライン
メントされるからである。従って、チャネル内領域２７
４は、異なるドーパント濃度の領域同士間に内部境界の
ない、ドーパント粒子の連続分布を有する。ドーパント
粒子の局所濃度がその中の全ての適当な量に対する平均
ドーパント濃度に略等しいので、チャネル内領域２７４
もまた、領域内のドーパント濃度がわずかに変化し得る
としても、均一にドーピングされることになる。

【００５９】ドーパントの注入濃度は、注入の結果チャ
ネル内領域２７４において得られる分布が、上述のよう
にオン電流を大きく減ずることなく逆ゲートバイアス漏
洩電流を制御するように、選択される。例えば、マルチ
チャネルポリシリコン構造を用いた実験から、チャネル
リードが２×１０^２０ｃｍ^−３の平均ドーパント濃度を
有する場合には、ボックス３４２で生成される平均ドー
パント濃度は５×１０^１５ｃｍ^−３から２×１０^１９ｃ
ｍ^−３までの範囲となることができ、１×１０^１７ｃｍ
^−３より大きい平均濃度はオン電流を維持するのに最も
有効であり、２×１０^１８ｃｍ^−３未満の平均濃度は逆
ゲートバイアス漏洩電流を制御するのに有効であること
がわかった。例えば、１×１０^１８ｃｍ^−３の平均濃度
ではＩ_ＯＮは約０．７Ｉ_ＭＡＸであり、１×１０^１７ｃ
ｍ^−３の平均濃度ではＩ_ＯＮは約０．５Ｉ_ＭＡＸであ
る。特定のデバイスに対する実験結果に基づいてそのデ
バイス特有のドーパント濃度が選択されるべきであり、
それはなぜなら、チャネルリードドーパント濃度、チャ
ネルの長さ及び幅、ゲート数、ゲート間の離間等を含め
て種々の他のパラメータが、ドーパント粒子のどのよう
な分布が有効であるのかを決定することができるからで
ある。ドーパント粒子の分布が各チャネル内領域を通じ
て非常に均一であることができるので、各チャネル内領
域中の任意の位置における局所的ドーパント濃度が平均
ドーパント濃度に略等しいことになる。

【００６０】ボックス３４４の動作はリソグラフィを行
って、セル回路をカバーしないマスク材料パターンを生
成するが、図６の低濃度にドーピングされた領域２３０
をカバーするランドを含むので、チャネル内領域２７４
はカバーされることになる。ランドは第２ポリシリコン
パターン２２０とわずかにオーバーラップするので、低
濃度にドーピングされた領域２３０は第２ポリシリコン
パターン２２０の一部を含み、これによりランドのエッ
ジを第２ポリシリコンパターン２２０のエッジと整合さ
せる困難が回避される。マスク材料のパターンはまた、
周辺回路が基板上に形成されている領域をカバーするこ
ともできる。ボックス３４４の動作は次いで、高濃度の
ｎタイプドーパントを注入し、第２ポリシリコンパター
ン２２０を導電性にして、第１ポリシリコンパターン２
１０にチャネルリード２７２及び２７６を形成する。次
いでボックス３４４の動作は、適切なプラズマレジスト
エッチングによりマスク材料を取り除く。

【００６１】ボックス３４６の動作はリソグラフィを行
って、周辺回路をカバーせずにセル回路をカバーするマ
スク材料パターンを製造する。ボックス３４６の動作は
次に、周辺回路に高濃度のρタイプドーパントを注入し
て導電域を形成する。次にボックス３４６の動作はマス
ク材料を取り除く。ボックス３４６の動作はまた、６０
０℃にて結晶化アニーリングを行う。

【００６２】ボックス３４８の動作は、金属層を０．１
〜０．２μｍの厚さで堆積して走査線層を生成する。走
査線層は例えば、３つ又は４つの０．０１μｍのＴｉＷ
層が２つ又は３つの０．０５μｍのＡｌＣｕ層により分
離されるハイブリッドＴｉＷ／ＡｌＣｕ多積層であるこ
とが可能である。

【００６３】ボックス３４８の動作は次にリソグラフィ
を実行して、走査線を形成する走査線層の部分をカバー
するマスク材料パターンを生成する。次にボックス３４
８の動作はエッチングを行って、マスク材料のパターン
によりカバーされていない領域を取り除き、走査線を残
す。次いで、ボックス３４８の動作はマスク材料を取り
除く。

【００６４】ボックス３５０の動作は、第３ＬＴＯ層を
０．７μｍの厚さで堆積する。ボックス３５０の動作は
また水素処理を行って、第１ポリシリコンパターン２１
０におけるチャネルを不活性化し、適切な湿式酸素エッ
チングを行って水素処理の結果ダメージを受けた層を取
り除く。ボックス３４６で形成された走査線が第１ポリ
シリコンパターン２１０におけるチャネル上に存在しな
いため、この水素処理は、第１ポリシリコンパターン２
１０におけるチャネルの性質を低下させない。

【００６５】ボックス３５２の動作はリソグラフィを実
行して、第１接続点２１２及び第２接続点２１４と、デ
ータライン層の金属がボックス３３４で形成された層と
接触するあらゆる他の領域とはカバーしないが他の領域
は全てカバーするマスク材料パターンを生成する。ボッ
クス３５２の動作は次いでエッチングを行い、カバーさ
れていない領域の、ボックス３３６及びボックス３５０
からの第２及び第３のＬＴＯ層において開口を形成す
る。次いでボックス３５２の動作はマスク材料を取り除
く。

【００６６】ボックス３５４の動作は、データ金属層を
０．５μｍの厚さで堆積する。データ金属層は例えば、
上述のようにハイブリッドＴｉＷ／ＡｌＣｕ多積層であ
ることが可能である。ボックス３５４の動作は次にリソ
グラフィを行って、データラインを形成するデータライ
ン層をカバーすると共に第２接続点２１４に対する開口
をカバーするマスク材料パターンを生成する。次いでボ
ックス３５４の動作はエッチングを行って、マスク材料
パターンによりカバーされていない領域を取り除き、デ
ータラインを残す。次いで、ボックス３５４の動作はマ
スク材料を取り除く。

【００６７】ボックス３５６の動作は、ポリイミドの不
活性化層を１．５μｍの厚さで堆積する。ボックス３５
６の動作はリソグラフィを実行して、第２接続点２１４
と、接触のためにデータライン層の金属を露呈すべき任
意の他の領域とをカバーしないマスク材料パターンを生
成する。ボックス３５６の動作は次いでエッチングを行
い、カバーされていない領域の不活性化層に開口を形成
する。次にボックス３５６の動作はマスク材料を取り除
く。

【００６８】ボックス３６０の動作は、ＴｉＷのダーク
マトリックス層を０．１μｍの厚さで堆積する。ボック
ス３６０の動作はリソグラフィを行って、例えば、各デ
ータラインのエッジに沿う領域や第２接続点２１４の回
りの領域等、遮光が必要な領域においてのみダークマト
リックス層をカバーするマスク材料パターンを生成す
る。次にボックス３６０の動作はエッチングを行い、カ
バーされていない領域を取り除く。次いで、ボックス３
６０の動作はマスク材料を取り除く。

【００６９】ボックス３６２の動作はＩＴＯを０．０５
５μｍの厚さで堆積する。ボックス３６２の動作はリソ
グラフィを行って、光透過セル領域においてＩＴＯ層を
カバーするマスク材料パターンを生成する。ボックス３
６２の動作は次いでエッチングを行い、カバーされてい
ない領域を取り除く。次にボックス３６２の動作は、マ
スク材料を取り除き、２８０℃にてＩＴＯ層をアニール
する。

【００７０】上述のアレイは、いくつかの駆動方法のい
ずれかにおいて信号を提供することにより、液晶ディス
プレイにおいて動作されることが可能である。

【００７１】ドット又はピクセル反転駆動技術の場合、
ＷＤＣはＶ_ＧＳ＝−７Ｖ、及びＶ_ＤＳ＝＋５Ｖの時に発
生する。フレーム反転、ゲートライン反転、及びコラム
反転等の他の駆動技術の場合、ＷＤＣはＶ_ＧＳ＝−２
Ｖ、及びＶ_ＤＳ＝＋１０Ｖである時に発生する。

【００７２】例えば、２つのゲートと、４０μｍの全体
のチャネルの長さと、均一にドーピングされて１×１０
^１８ｃｍ^−３の平均ドーパント濃度を有するチャネル内
領域と、を有する固体位相結晶化ポリシリコンＴＦＴ
は、約（２〜５）×１０^−１４ａｍｐ／μｍの制御され
た逆ゲートバイアス漏洩電流を有することが予測され
る。対照的に、上述の他の駆動技術を用いた場合、同一
のＴＦＴであるが高濃度にドーピングされたチャネル内
領域を有するＴＦＴのＷＤＣ逆ゲートバイアス漏洩電流
は、Ｖ_ＧＳ＝−１で約（２〜５）×１０^−１３ａｍｐ／
μｍの最小値に達し、Ｖ_ＧＳ＝−１０で約１×１０
^−１０ａｍｐ／μｍまで上昇するであろう。さらに、上
述のドット若しくはピクセル反転駆動技術を用いると、
同一であるが高濃度にドーピングされたチャネル内領域
を有するＴＦＴのＷＤＣ逆ゲートバイアス漏洩電流は、
Ｖ_ＧＳ＝−４で約（０．８〜２）×１０^−１３ａｍｐ／
μｍの最小値に達し、Ｖ_ＧＳ＝−１０で約１×１０
^−１２ａｍｐ／μｍまで上昇するであろう。

【００７３】図１０のグラフは、数値計算によりシミュ
レーションされた２つのデバイスに対するゲート−ソー
ス電圧Ｖ_ＧＳの関数としてのドレイン−ソース電流濃度
Ｊ_ＤＳを示す。曲線４００は、各チャネル内領域におい
て５×１０^１７ｃｍ^−３の平均ドーパント濃度を有する
マルチチャネルポリシリコンＴＦＴに対するシミュレー
ション結果を示す。曲線４０２は、各チャネル内領域に
おいて２×１０^１９ｃｍ^−３の平均ドーパント濃度を有
するマルチチャネルポリシリコンＴＦＴに対するシミュ
レーション結果を示す。両ケースにおいて、ＴＦＴのチ
ャネルリードは２×１０^１９ｃｍ^−３の平均ドーパント
濃度を有するものと仮定した。

【００７４】曲線４０２は、チャネル内領域を高濃度に
ドーピングした場合に、逆ゲートバイアス漏洩電流濃度
がその最小値から指数関数的に如何に上昇するかを示
し、一方曲線４００は、低濃度にドーピングされたチャ
ネル内領域におけるドーパント粒子の分布が逆ゲートバ
イアス電圧の範囲にわたって漏洩電流濃度を制御するこ
とを示している。その結果、大きい逆ゲートバイアス電
圧に対しては、漏洩電流の大きさは、チャネル内領域を
低濃度にドーピングされた場合よりも高濃度にドーピン
グされた場合の方がより大きい。曲線４００及び４０２
はまた、チャネル内領域を低濃度にドーピングした場合
の方が高濃度にドーピングした場合よりも、得られるオ
ン電流を大きく減少しないことを示している。

【００７５】上述の技術は、いくつかのパラメータに対
して種々の異なる値を用いてマルチチャネルポリシリコ
ン構造を形成されるテストチップにおいて実行された。
一構造当りのチャネル数を１から８まで変えた。ドーピ
ングの構成は；ＬＤＤ領域を有さないチャネルリードを
高濃度にドーピングし、チャネル内領域を高濃度にドー
ピングした構成と；ＬＤＤ領域を有するチャネルリード
を高濃度にドーピングし、チャネル内領域を高濃度にド
ーピングした構成と；チャネルリードを高濃度にドーピ
ングし、チャネル内領域を低濃度にドーピングした構成
と；を含む。チャネルリードを２×１０^２０ｃｍ^−３の
濃度でドーピングし、低濃度にドーピングされるチャネ
ル内領域を１×１０^１７ｃｍ^−３から１×１０^１９ｃｍ
^−３の範囲の濃度でドーピングした。チャネルの幅を１
〜５０μｍの範囲で変化させた。チャネルの長さを１〜
５０μｍの範囲で変化させた。シリコン注入を用いる高
温処理、シリコン注入を用いない高温処理、シリコン注
入を用いない中温処理、及びシリコン注入を用いずにラ
スターにより結晶化される低温処理を含むいくつかの異
なるプロセスを使用した。

【００７６】テストチップ上のポリシリコン構造は、ソ
ース電圧を固定し、ゲート及びドレイン電圧を変化させ
て種々の動作条件をシミュレートすることにより、動作
された。その結果、チャネル内領域にドーパント粒子が
適切に分布していれば、オン電流はその最大レベルの半
分より上に維持されると共に、逆ゲートバイアス漏洩電
流はＷＤＣを含む逆ゲートバイアスの範囲にわたって制
御されることができ、ＷＤＣでの漏洩電流はその大きさ
分だけ又はそれ以上減少されるということが示された。

【００７７】図１１及び図１２は、５０μｍの幅及び長
さを有し、１０００Åのチャネル層及びオキサイド層の
厚さを有し、そしてチャネル内領域においてドーパント
粒子の連続分布を有する２チャネル構造に対するテスト
結果の例を示す。図１１のチャネル内領域は１×１０
^１８ｃｍ^−３の平均ドーパント濃度を有したが、図１２
のチャネル内領域はチャネルリードと同じレベルにドー
ピングされた。各図において、上の曲線はＶ_ＤＳ＝１０
Ｖでの結果を示し、中間の曲線はＶ_ＤＳ＝５Ｖでの結果
を、そして下の曲線はＶ_ＤＳ＝０．１Ｖでの結果を示
す。

【００７８】図に見るように、図１１のチャネル内領域
におけるドーパント粒子の分布は、オン電流を大きく減
少することなく逆ゲートバイアス漏洩電流を制御した。
一方図１２では、漏洩電流は、中間及び高いドレイン−
ソースバイアスに対する逆ゲートバイアス電圧の増大と
共に指数関数的に増大し、チャネルリード同士間に高い
電界効果があるべきでなく、故にドレイン−ソース漏洩
電流がない低いドレイン−ソースバイアスに対して制御
された。

【００７９】ポリシリコンＴＦＴではなく、本発明は、
ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏ
ｒ）、ＳＯＱ（ｓｉｌｉｃｏｎ ｏｎ ｑｕａｒｔ
ｚ）、及びＳＯＳ（ｓｉｌｉｃｏｎ ｏｎ ｓａｐｐｈ
ｉｒｅ）、並びにバルク単一結晶ＭＯＳＦＥＴを含むが
それらに限定されない広範囲の他の絶縁ゲート電界効果
トランジスタで実行されることができる。また、ＩＴ
Ｏ、Ａｌ、ＭｏＴａ、Ｃｒ、ＭｏＣｒ、Ｔａ、Ｃｕ、Ｔ
ｉ、ＴｉＮ、及び有機導電材料を含む、ハイブリッドＴ
ｉＷ／ＡｌＣｕ多積層以外の種々の導電材料を走査線及
びデータラインに用いることができる。同様に、ポリイ
ミド、ニトライド、又は他の形態のＳｉＯ_２等のＳｉＯ
_２のＬＴＯ層以外の絶縁層を用いることもできる。

【００８０】別のアプリケーションに用いられる光バル
ブ、センサアレイ、又はメモリアレイ等のディスプレイ
以外のアプリケーションに適切なレイアウト及び層を使
用することができる。

【００８１】走査線及びゲート領域は同一の金属若しく
は半導体材料で製造されることができ、単一のリソグラ
フィックオペレーションでパターン化されることができ
る。チャネルリードはチャネルと違う層にあることがで
きる。

【００８２】アクティブマトリックス液晶ディスプレイ
（ＡＭＬＣＤ）、プリンタ、又は別の出力アプリケーシ
ョン等のディスプレイ用の光バルブアレイでは、各セル
のコンポーネントは、ピクセル等の画像の部分の表現を
制御するレベルで電荷を蓄積する容量素子を含む。

【００８３】センサアレイでのアプリケーションは光バ
ルブアレイに類似するが、各セルのコンポーネントは、
電磁放射を感知するのに適した層と、受け取った画像の
部分からの放射の強度を示すレベルで電荷を蓄積する容
量素子とを含む。

【００８４】メモリアレイでのアプリケーションも光バ
ルブアレイに類似するが、ポリシリコンＴＦＴがメモリ
アレイのロードトラジスタとなる。各セルは情報を示す
レベルで電荷を蓄積する容量素子を含むことができる。

【図面の簡単な説明】

【図１】ドーパント粒子の連続分布を有するチャネル内
領域を備えるマルチチャネル構造を各セルが含むアレイ
の概略図である。

【図２】図１のチャネル内領域におけるドーパント濃度
の関数として最大オン電流及び最大逆ゲートバイアス漏
洩電流を示すグラフである。

【図３】図１のものと同じ構造に対するゲート−ソース
電圧の関数としてドレイン−ソース電流の一例を示すグ
ラフである。

【図４】図１と同じ構造において、チャネル内領域にお
けるドーパント粒子の分布が異なる逆ゲートバイアスで
如何に漏洩電流を制御し得るかを示す図であり、概略図
とグラフを組み合わせて示している。

【図５】ドーパント粒子の連続分布を有するチャネル内
領域を備える２チャネルポリシリコン（ｐｏｌｙ−Ｓ
ｉ）ＴＦＴを各セルが含むアレイの実施形態の概略図で
ある。

【図６】図５の１つのセルの回路における第１及び第２
ポリシリコン層の概略的なレイアウトを示す図である。

【図７】図６をラインａ−ａに沿って切断したセル回路
の断面図である。

【図８】図６をラインｂ−ｂに沿って切断したセル回路
の断面図である。

【図９】図５のアレイを製造する際の動作を示すフロー
チャートである。

【図１０】チャネル内領域における２つのドーパント粒
子分布に対するゲート−ソース電圧の関数としてドレイ
ン−ソース電流をシミュレーションした結果を示すグラ
フである。

【図１１】従来の方法でドーピングされたチャネル内領
域に対するゲート−ソース電圧の関数としてドレイン−
ソース電流の測定値を示すグラフである。

【図１２】逆ゲートバイアス漏洩電流を制御するドーパ
ント粒子の分布を有するチャネル内領域に対するゲート
−ソース電圧の関数としてドレイン−ソース電流の測定
値を示すグラフである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 イーウェイ ウ アメリカ合衆国 カリフォルニア州 94024 ロス アルトス ミゲル アヴェ ニュー 1201

Claims (1)

【特許請求の範囲】
1. 【請求項１】 回路が形成されることのできる表面を有
   する基板と、 該基板の表面に形成されるアレイ回路と、を含む製品で
   あり、該アレイ回路が、 走査線と、 データラインと、 各走査線及び各データラインに対して、走査線及びデー
   タラインに接続されるセル回路と、を含み、該セル回路
   が、 前記データラインから信号を受信したり前記データライ
   ンに信号を送信したりするためのデータリードを有する
   コンポーネントと、 前記走査線の制御下で前記データリードを前記データラ
   インに電気接続するための接続回路と、を含み、該接続
   回路が、 前記データラインと前記データリードとの間に電気接続
   される半導体層の部分を含み、該半導体層の部分が、 一連のチャネルと、 チャネル内領域と、を含み、該チャネル内領域の１つが
   該一連のチャネルにおいて隣接する各ペアのチャネル同
   士間にあり、 前記半導体層の部分がさらに、ゲート領域を含み、各ゲ
   ート領域は前記半導体層以外の層の部分であり、各ゲー
   ト領域がチャネルの１つにおいて該半導体層の部分にわ
   たって延在し、該ゲート領域の各々が前記走査線に電気
   接続されることにより、該走査線が第１電圧にある時に
   チャネルは全て高い導電性となり、該走査線が第２電圧
   にある時にチャネルは漏洩電流を通すのみであり、 前記半導体層の部分が、前記チャネル内領域の各々にお
   いてドーパント粒子の連続分布を含み、該チャネル内領
   域におけるドーパント粒子の分布が、前記チャネルを通
   る逆ゲートバイアス漏洩電流を制御すると共に、前記チ
   ャネルを通るオン電流を大きくは減少しない分布であ
   る、ことを特徴とする製品。