JPH0969529A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0969529A JPH0969529A JP22434295A JP22434295A JPH0969529A JP H0969529 A JPH0969529 A JP H0969529A JP 22434295 A JP22434295 A JP 22434295A JP 22434295 A JP22434295 A JP 22434295A JP H0969529 A JPH0969529 A JP H0969529A
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Abstract
(57)【要約】
【課題】 低周波から超高周波までの広範囲にわたって
低インピーダンスを得ることができ、高周波での利得を
向上することができる高周波電界効果トランジスタを得
る。 【解決手段】 ソース電極およびドレイン電極の両方も
しくはソース電極を、能動層内に拡散するＡｕ等の金属
２と、能動層内に拡散せず能動層界面との間でショット
キーバリアダイオードを形成するＷＳｉ等の金属１を平
面方向に配置し、形成したものである。以上のように構
成することにより、ＷＳｉ等の高融点金属１が半導体界
面との間で形成するコンデンサによりバイパス回路が形
成され、高周波において低インピーダンスが得られ、低
周波においてはＡｕ等の低抵抗金属２が基板内部に拡散
しており、抵抗の低減に寄与する。
低インピーダンスを得ることができ、高周波での利得を
向上することができる高周波電界効果トランジスタを得
る。 【解決手段】 ソース電極およびドレイン電極の両方も
しくはソース電極を、能動層内に拡散するＡｕ等の金属
２と、能動層内に拡散せず能動層界面との間でショット
キーバリアダイオードを形成するＷＳｉ等の金属１を平
面方向に配置し、形成したものである。以上のように構
成することにより、ＷＳｉ等の高融点金属１が半導体界
面との間で形成するコンデンサによりバイパス回路が形
成され、高周波において低インピーダンスが得られ、低
周波においてはＡｕ等の低抵抗金属２が基板内部に拡散
しており、抵抗の低減に寄与する。
Description
【０００１】
【発明の属する技術分野】この発明は、高周波電界効果
トランジスタ等の半導体装置に関するものである。
トランジスタ等の半導体装置に関するものである。
【０００２】
【従来の技術】高周波領域（特にマイクロ波帯以上）で
動作するトランジスタとして、ＧａＡｓ等の化合物を用
いた電界効果トランジスタ（Field Effect Transisto
r ：以下、ＦＥＴと記す）がある。このＦＥＴは、ソー
ス・ドレイン・ゲートの３端子で構成されており、その
各電極はＦＥＴの動作層に直接接触している。通常金属
が半導体界面に接触した場合ショットキー接続となり、
半導体界面に容量が発生する。ソースとドレイン電極は
ＦＥＴの特性を向上させるためにその抵抗が低いことが
要求される。この抵抗は半導体内部の抵抗と電極金属自
体の抵抗および電極金属と半導体の接触抵抗で表され
る。この電極金属の抵抗を下げるためには金などの抵抗
率の低い金属を用いることが有効である。また、半導体
内部の抵抗は、活性層の濃度を上げることで低くするこ
とができる。さらに、接触部分の抵抗はソース・ドレイ
ン電極形成時にアニールを行うことで金属を半導体内部
に拡散させ、半導体界面に発生する容量を低減すること
で抵抗を低減させている。
動作するトランジスタとして、ＧａＡｓ等の化合物を用
いた電界効果トランジスタ（Field Effect Transisto
r ：以下、ＦＥＴと記す）がある。このＦＥＴは、ソー
ス・ドレイン・ゲートの３端子で構成されており、その
各電極はＦＥＴの動作層に直接接触している。通常金属
が半導体界面に接触した場合ショットキー接続となり、
半導体界面に容量が発生する。ソースとドレイン電極は
ＦＥＴの特性を向上させるためにその抵抗が低いことが
要求される。この抵抗は半導体内部の抵抗と電極金属自
体の抵抗および電極金属と半導体の接触抵抗で表され
る。この電極金属の抵抗を下げるためには金などの抵抗
率の低い金属を用いることが有効である。また、半導体
内部の抵抗は、活性層の濃度を上げることで低くするこ
とができる。さらに、接触部分の抵抗はソース・ドレイ
ン電極形成時にアニールを行うことで金属を半導体内部
に拡散させ、半導体界面に発生する容量を低減すること
で抵抗を低減させている。
【０００３】近年、半導体技術の高周波化が進み、その
動作周波数も３０ＧＨｚをはるかに越えて１００ＧＨｚ
にも達している。この高周波化に対応するためにＡｌＧ
ａＡｓ／ＩｎＧａＡｓ ＨＥＭＴ（High Electoron M
obility Transistor ）などのヘテロデバイスの開発が
積極的に行われている。このＧａＡｓ系ＨＥＭＴにおい
ても、上記のような寄生抵抗を低減する処理が行われて
いる。例えば、図６−ａは、ソース・ドレイン金属とし
て、基板内に拡散するＡｕ等の金属を用いたＧａＡｓ系
ＨＥＭＴを示す断面図である。図において、２は基板内
に拡散するソース・ドレイン電極金属、３はゲート金
属、４は能動層、５は半絶縁性基板、６はソース・ドレ
イン金属が基板内に拡散する領域をそれぞれ示す。ソー
ス・ドレイン電極金属２であるＡｕは、ＨＥＭＴの接触
層や電子供給層、２次元電子ガスまで拡散し、寄生抵抗
の低減に寄与する。また、ソース・ドレイン電極形成時
のアニール処理を行わない方法としては、図６−ｂに示
すように、基板内に拡散しないソース・ドレイン電極金
属１を用いる方法もある。この場合、電極金属と半導体
界面は弱いショットキー接続を形成しており、抵抗と容
量で記述されるダイオードで表され、ミリ波等の高周波
ではそのインピーダンスは容量の効果で低くすることが
できる。
動作周波数も３０ＧＨｚをはるかに越えて１００ＧＨｚ
にも達している。この高周波化に対応するためにＡｌＧ
ａＡｓ／ＩｎＧａＡｓ ＨＥＭＴ（High Electoron M
obility Transistor ）などのヘテロデバイスの開発が
積極的に行われている。このＧａＡｓ系ＨＥＭＴにおい
ても、上記のような寄生抵抗を低減する処理が行われて
いる。例えば、図６−ａは、ソース・ドレイン金属とし
て、基板内に拡散するＡｕ等の金属を用いたＧａＡｓ系
ＨＥＭＴを示す断面図である。図において、２は基板内
に拡散するソース・ドレイン電極金属、３はゲート金
属、４は能動層、５は半絶縁性基板、６はソース・ドレ
イン金属が基板内に拡散する領域をそれぞれ示す。ソー
ス・ドレイン電極金属２であるＡｕは、ＨＥＭＴの接触
層や電子供給層、２次元電子ガスまで拡散し、寄生抵抗
の低減に寄与する。また、ソース・ドレイン電極形成時
のアニール処理を行わない方法としては、図６−ｂに示
すように、基板内に拡散しないソース・ドレイン電極金
属１を用いる方法もある。この場合、電極金属と半導体
界面は弱いショットキー接続を形成しており、抵抗と容
量で記述されるダイオードで表され、ミリ波等の高周波
ではそのインピーダンスは容量の効果で低くすることが
できる。
【０００４】
【発明が解決しようとする課題】上記のように、ＧａＡ
ｓ系のＨＥＭＴの寄生抵抗を低減する方法としては、ソ
ース・ドレイン電極金属として基板内に拡散するＡｕ等
の金属を用いる方法があるが、さらに高速動作が可能な
ＩｎＰを基板材料としたＨＥＭＴでは、Ａｕ等の金属が
熱的に拡散したり、製造過程で高温にされされることに
より信頼性が劣化するという問題があった。また、ソー
ス・ドレイン電極形成時のアニール処理を行わない方法
として、基板内に拡散しないソース・ドレイン金属を用
いる方法では、ミリ波等の高周波ではそのインピーダン
スは容量の効果で低くすることができるが、マイクロ波
帯ではその接触抵抗のため利得等の特性が劣化するとい
う問題があった。
ｓ系のＨＥＭＴの寄生抵抗を低減する方法としては、ソ
ース・ドレイン電極金属として基板内に拡散するＡｕ等
の金属を用いる方法があるが、さらに高速動作が可能な
ＩｎＰを基板材料としたＨＥＭＴでは、Ａｕ等の金属が
熱的に拡散したり、製造過程で高温にされされることに
より信頼性が劣化するという問題があった。また、ソー
ス・ドレイン電極形成時のアニール処理を行わない方法
として、基板内に拡散しないソース・ドレイン金属を用
いる方法では、ミリ波等の高周波ではそのインピーダン
スは容量の効果で低くすることができるが、マイクロ波
帯ではその接触抵抗のため利得等の特性が劣化するとい
う問題があった。
【０００５】この発明は、上記のような課題を解消する
ためになされたもので、低周波から超高周波までの広範
囲にわたって低インピーダンスを得ることができ、高周
波での利得を向上することができる高周波電界効果トラ
ンジスタを得ることを目的とする。
ためになされたもので、低周波から超高周波までの広範
囲にわたって低インピーダンスを得ることができ、高周
波での利得を向上することができる高周波電界効果トラ
ンジスタを得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係わる半導体
装置は、半絶縁性基板上に順次形成された半導体層より
なる、チャネルおよび電子供給層を含む能動層と、この
能動層上に形成されたゲート電極、ソース電極およびド
レイン電極を備え、ソース電極およびドレイン電極の両
方もしくは一方を、能動層内に拡散する低抵抗の第１の
金属と、能動層内に拡散せず能動層界面との間でショッ
トキーバリアダイオードを形成する高融点の第２の金属
により形成するものである。また、第１の金属と第２の
金属は半絶縁性基板の平面方向に配置されているもので
ある。
装置は、半絶縁性基板上に順次形成された半導体層より
なる、チャネルおよび電子供給層を含む能動層と、この
能動層上に形成されたゲート電極、ソース電極およびド
レイン電極を備え、ソース電極およびドレイン電極の両
方もしくは一方を、能動層内に拡散する低抵抗の第１の
金属と、能動層内に拡散せず能動層界面との間でショッ
トキーバリアダイオードを形成する高融点の第２の金属
により形成するものである。また、第１の金属と第２の
金属は半絶縁性基板の平面方向に配置されているもので
ある。
【０００７】また、半絶縁性基板上に順次形成された半
導体層よりなる、チャネルおよび電子供給層を含む能動
層と、この能動層上に形成されたゲート電極と、能動層
上のソース・ドレイン領域それぞれの一部に形成され
た、能動層内に拡散する金属よりなるソース・ドレイン
電極と、このソース・ドレイン電極表面を除く基板表面
に形成された酸化膜と、ソース・ドレイン電極および酸
化膜上に形成されたソース・ドレイン配線を備え、能動
層とソース・ドレイン配線間に位置する酸化膜が容量と
なりバイパスコンデンサを形成するものである。また、
半絶縁性基板上に順次形成された半導体層よりなるチャ
ネル、電子供給層および高濃度層と、電子供給層上に形
成されたゲート電極と、半導体層界面との間でショット
キーバリアダイオードを形成する高融点の金属よりなる
ソース・ドレイン電極を備え、このソース・ドレイン電
極を、ゲート電極近傍の高濃度層上の一部の領域と、こ
の領域の近傍で、かつゲート電極の反対側を電子供給層
を厚さ方向に一部を残して切欠いた領域にそれぞれ形成
するものである。
導体層よりなる、チャネルおよび電子供給層を含む能動
層と、この能動層上に形成されたゲート電極と、能動層
上のソース・ドレイン領域それぞれの一部に形成され
た、能動層内に拡散する金属よりなるソース・ドレイン
電極と、このソース・ドレイン電極表面を除く基板表面
に形成された酸化膜と、ソース・ドレイン電極および酸
化膜上に形成されたソース・ドレイン配線を備え、能動
層とソース・ドレイン配線間に位置する酸化膜が容量と
なりバイパスコンデンサを形成するものである。また、
半絶縁性基板上に順次形成された半導体層よりなるチャ
ネル、電子供給層および高濃度層と、電子供給層上に形
成されたゲート電極と、半導体層界面との間でショット
キーバリアダイオードを形成する高融点の金属よりなる
ソース・ドレイン電極を備え、このソース・ドレイン電
極を、ゲート電極近傍の高濃度層上の一部の領域と、こ
の領域の近傍で、かつゲート電極の反対側を電子供給層
を厚さ方向に一部を残して切欠いた領域にそれぞれ形成
するものである。
【０００８】
実施の形態１．図１は、本発明の一実施の形態であるバ
イパスコンデンサ内蔵ＦＥＴを示す断面図である。図に
おいて、１は基板内に拡散しないＷＳｉ等の高融点金属
であるソース・ドレイン金属、２は基板内に拡散するＡ
ｕ等の低抵抗金属であるソース・ドレイン金属、３はゲ
ート金属、４は能動層、５は半絶縁性基板、６はソース
・ドレイン金属が基板内に拡散する領域をそれぞれ示
す。本実施の形態では、ソース・ドレイン電極金属（オ
ーミック金属）をＷＳｉ等の高融点金属１とＡｕ等の基
板内へ熱処理によって拡散する金属２とで構成した。
イパスコンデンサ内蔵ＦＥＴを示す断面図である。図に
おいて、１は基板内に拡散しないＷＳｉ等の高融点金属
であるソース・ドレイン金属、２は基板内に拡散するＡ
ｕ等の低抵抗金属であるソース・ドレイン金属、３はゲ
ート金属、４は能動層、５は半絶縁性基板、６はソース
・ドレイン金属が基板内に拡散する領域をそれぞれ示
す。本実施の形態では、ソース・ドレイン電極金属（オ
ーミック金属）をＷＳｉ等の高融点金属１とＡｕ等の基
板内へ熱処理によって拡散する金属２とで構成した。
【０００９】ＷＳｉ等の高融点金属１は半導体界面との
間で弱いショットキーバリアダイオードを形成する。こ
の部分は等価回路的には抵抗と容量で記述でき、ミリ波
等の超高周波においてはそのインピーダンスは容量によ
って低下する。このため、ミリ波においてもオーミック
接触による抵抗の影響が少ないためにトランジスタの特
性を劣化させることがない。一方、低い周波数ではこの
ダイオード部分のインピーダンスが高いため、見かけ上
抵抗が高くなるが、これに対してはＡｕ等のソース・ド
レイン金属２が基板内部に拡散しており、純粋の抵抗の
低減に寄与している。よって、本実施の形態のオーミッ
クメタルの構成にすることにより、マイクロ波からミリ
波までの広い周波数範囲でインピーダンスの低いソース
・ドレイン電極を形成することができる。
間で弱いショットキーバリアダイオードを形成する。こ
の部分は等価回路的には抵抗と容量で記述でき、ミリ波
等の超高周波においてはそのインピーダンスは容量によ
って低下する。このため、ミリ波においてもオーミック
接触による抵抗の影響が少ないためにトランジスタの特
性を劣化させることがない。一方、低い周波数ではこの
ダイオード部分のインピーダンスが高いため、見かけ上
抵抗が高くなるが、これに対してはＡｕ等のソース・ド
レイン金属２が基板内部に拡散しており、純粋の抵抗の
低減に寄与している。よって、本実施の形態のオーミッ
クメタルの構成にすることにより、マイクロ波からミリ
波までの広い周波数範囲でインピーダンスの低いソース
・ドレイン電極を形成することができる。
【００１０】図２は、図１に示したバイパスコンデンサ
内蔵型ＦＥＴの等価回路図である。図において、Ａはソ
ース側バイパス回路、Ｂはドレイン側バイパス回路をそ
れぞれ示す。また、ａ、ｂ、ｃはそれぞれゲート、ソー
ス、ドレインインダクタンス、Ｒ１はゲート抵抗、Ｒ２
はゲート・ドレイン間抵抗、Ｒ３はチャネル抵抗、Ｒ４
はドレイン・ソース間抵抗、Ｃ１はゲート側寄生容量、
Ｃ２はゲート・ドレイン間容量、Ｃ３はゲート・ソース
間容量、Ｃ４はソース・ドレイン間容量、Ｃ５はドレイ
ン側寄生容量をそれぞれ示す。ソース側およびドレイン
側バイパス回路Ａ、Ｂは、図中に示すように、ＷＳｉ等
の高融点金属１が半導体界面との間で形成するコンデン
サＣ６により抵抗５をバイパスする回路が形成され、高
周波において低インピーダンスが得られ、低周波におい
てはＡｕ等の低抵抗金属２が基板内部に拡散しており、
抵抗の低減に寄与している。
内蔵型ＦＥＴの等価回路図である。図において、Ａはソ
ース側バイパス回路、Ｂはドレイン側バイパス回路をそ
れぞれ示す。また、ａ、ｂ、ｃはそれぞれゲート、ソー
ス、ドレインインダクタンス、Ｒ１はゲート抵抗、Ｒ２
はゲート・ドレイン間抵抗、Ｒ３はチャネル抵抗、Ｒ４
はドレイン・ソース間抵抗、Ｃ１はゲート側寄生容量、
Ｃ２はゲート・ドレイン間容量、Ｃ３はゲート・ソース
間容量、Ｃ４はソース・ドレイン間容量、Ｃ５はドレイ
ン側寄生容量をそれぞれ示す。ソース側およびドレイン
側バイパス回路Ａ、Ｂは、図中に示すように、ＷＳｉ等
の高融点金属１が半導体界面との間で形成するコンデン
サＣ６により抵抗５をバイパスする回路が形成され、高
周波において低インピーダンスが得られ、低周波におい
てはＡｕ等の低抵抗金属２が基板内部に拡散しており、
抵抗の低減に寄与している。
【００１１】図１では、ゲート電極３側とその反対側に
ＷＳｉよりなるソース・ドレイン金属１を配置し、その
中間にＡｕよりなるソース・ドレイン金属２を配置した
が、図３に示すように、ゲート電極３と反対側の領域に
低周波で低抵抗なＡｕ系金属からなるソース・ドレイン
金属２を形成し、ゲート電極３側にＷＳｉ等の高融点金
属からなるソース・ドレイン金属１を配置しても良い。
これは、その抵抗成分の影響が大きいミリ波帯での動作
のためにゲート電極との距離が短い領域に高融点金属１
を配置する方が効果的であるためである。また、本構成
はその抵抗成分が大きくＦＥＴの特性に寄与するソース
側だけに配置しても良い。
ＷＳｉよりなるソース・ドレイン金属１を配置し、その
中間にＡｕよりなるソース・ドレイン金属２を配置した
が、図３に示すように、ゲート電極３と反対側の領域に
低周波で低抵抗なＡｕ系金属からなるソース・ドレイン
金属２を形成し、ゲート電極３側にＷＳｉ等の高融点金
属からなるソース・ドレイン金属１を配置しても良い。
これは、その抵抗成分の影響が大きいミリ波帯での動作
のためにゲート電極との距離が短い領域に高融点金属１
を配置する方が効果的であるためである。また、本構成
はその抵抗成分が大きくＦＥＴの特性に寄与するソース
側だけに配置しても良い。
【００１２】以上のように本実施の形態によれば、ソー
ス・ドレイン金属をＷＳｉ等の高融点金属１とＡｕ等の
基板内へ熱処理によって拡散する金属２とで構成したの
で、低周波から超高周波までの広範囲にわたって低イン
ピーダンスを得ることができ、高周波での利得を向上す
ることができるバイパスコンデンサ内蔵型ＦＥＴを得る
ことができる。
ス・ドレイン金属をＷＳｉ等の高融点金属１とＡｕ等の
基板内へ熱処理によって拡散する金属２とで構成したの
で、低周波から超高周波までの広範囲にわたって低イン
ピーダンスを得ることができ、高周波での利得を向上す
ることができるバイパスコンデンサ内蔵型ＦＥＴを得る
ことができる。
【００１３】実施の形態２．図４は、本発明の実施の形
態２であるバイパスコンデンサ内蔵ＦＥＴの電極形成過
程を示す断面図である。図において、７は誘電体膜であ
る極薄の酸化膜、８はソース・ドレイン配線金属をそれ
ぞれ示す。まず、（ａ）に示すように半導体基板上にＡ
ｕ等の低抵抗金属膜（以下オーミック金属という）２を
形成する。この時、オーミック金属２のゲート電極３側
エッジの位置は、ゲート電極３に対して熱処理に伴う拡
散の影響を避けることのできる位置に形成することが望
ましい。次いで、（ｂ）に示すように極薄い酸化膜７を
形成後、その酸化膜７をエッチングし、オーミック金属
２とのＤＣ（直流）的な接触部分を形成する。次いで、
（ｃ）に示すようにオーミック金属２および酸化膜７上
に配線金属８を形成する。ここで、酸化膜７を薄層化す
るのは薄層化によって大きな容量を得ることができ、比
較的低いマイクロ波帯でもそのインピーダンスを下げる
ことができるからである。
態２であるバイパスコンデンサ内蔵ＦＥＴの電極形成過
程を示す断面図である。図において、７は誘電体膜であ
る極薄の酸化膜、８はソース・ドレイン配線金属をそれ
ぞれ示す。まず、（ａ）に示すように半導体基板上にＡ
ｕ等の低抵抗金属膜（以下オーミック金属という）２を
形成する。この時、オーミック金属２のゲート電極３側
エッジの位置は、ゲート電極３に対して熱処理に伴う拡
散の影響を避けることのできる位置に形成することが望
ましい。次いで、（ｂ）に示すように極薄い酸化膜７を
形成後、その酸化膜７をエッチングし、オーミック金属
２とのＤＣ（直流）的な接触部分を形成する。次いで、
（ｃ）に示すようにオーミック金属２および酸化膜７上
に配線金属８を形成する。ここで、酸化膜７を薄層化す
るのは薄層化によって大きな容量を得ることができ、比
較的低いマイクロ波帯でもそのインピーダンスを下げる
ことができるからである。
【００１４】以上のように構成されたＦＥＴにおいて
は、配線金属８と半導体基板５上の活性層との間に誘電
体膜である極薄の酸化膜７があるため、この部分が容量
として存在し、ミリ波等の高周波においてインピーダン
スが低くなる。また一方、オーミック金属と接触してい
る部分はある程度の抵抗は存在するが、トランジスタの
利得が十分にある低い周波数での抵抗であるので問題が
ない。本実施の形態によれば、低周波から超高周波まで
の広範囲にわたって低インピーダンスを得ることがで
き、高周波での利得を向上することができるバイパスコ
ンデンサ内蔵型ＦＥＴを得ることができる。
は、配線金属８と半導体基板５上の活性層との間に誘電
体膜である極薄の酸化膜７があるため、この部分が容量
として存在し、ミリ波等の高周波においてインピーダン
スが低くなる。また一方、オーミック金属と接触してい
る部分はある程度の抵抗は存在するが、トランジスタの
利得が十分にある低い周波数での抵抗であるので問題が
ない。本実施の形態によれば、低周波から超高周波まで
の広範囲にわたって低インピーダンスを得ることがで
き、高周波での利得を向上することができるバイパスコ
ンデンサ内蔵型ＦＥＴを得ることができる。
【００１５】実施の形態３．ＷＳｉ等の高融点金属が半
導体基板上の活性層との間に容量を作り出し、それがバ
イパスコンデンサを形成することは実施の形態１で述べ
たが、本実施の形態では、このＷＳｉ等の高融点金属を
用いて、低周波で抵抗を低減する方法を提案する。図５
は本発明の実施の形態３であるＦＥＴ（ＨＥＭＴ）を示
す断面図である。図において、９は高濃度層、１０は電
子供給層、１１は電子供給層１０との界面近傍に２次元
電子ガス層（図示せず）が形成されているチャネル層を
それぞれ示す。本実施の形態では、図に示すようにソー
ス・ドレイン金属であるＷＳｉメタル１をゲート３側近
傍に配置し、さらにその近傍のゲート電極３の反対側の
領域を、ＨＥＭＴの場合２次元電子ガス層の近傍、すな
わち電子供給層を極わずかに残す程度までエッチングを
行い、その上に残りのソース・ドレイン金属すなわちＷ
Ｓｉメタル１を配置する。このように構成することで、
抵抗として作用する電子供給層を通過する距離が短くな
り、低周波での抵抗を低減することができる。
導体基板上の活性層との間に容量を作り出し、それがバ
イパスコンデンサを形成することは実施の形態１で述べ
たが、本実施の形態では、このＷＳｉ等の高融点金属を
用いて、低周波で抵抗を低減する方法を提案する。図５
は本発明の実施の形態３であるＦＥＴ（ＨＥＭＴ）を示
す断面図である。図において、９は高濃度層、１０は電
子供給層、１１は電子供給層１０との界面近傍に２次元
電子ガス層（図示せず）が形成されているチャネル層を
それぞれ示す。本実施の形態では、図に示すようにソー
ス・ドレイン金属であるＷＳｉメタル１をゲート３側近
傍に配置し、さらにその近傍のゲート電極３の反対側の
領域を、ＨＥＭＴの場合２次元電子ガス層の近傍、すな
わち電子供給層を極わずかに残す程度までエッチングを
行い、その上に残りのソース・ドレイン金属すなわちＷ
Ｓｉメタル１を配置する。このように構成することで、
抵抗として作用する電子供給層を通過する距離が短くな
り、低周波での抵抗を低減することができる。
【００１６】本実施の形態によれば、高周波に対しては
形成されたコンデンサによりインピーダンスを低減する
とともに、抵抗成分となる電子供給層をエッチングし、
ソース・ドレイン金属１とチャネル層１１との距離を短
縮することにより、低周波から超高周波までの広範囲に
わたって低インピーダンスを得ることができ、高周波で
の利得を向上することができる。
形成されたコンデンサによりインピーダンスを低減する
とともに、抵抗成分となる電子供給層をエッチングし、
ソース・ドレイン金属１とチャネル層１１との距離を短
縮することにより、低周波から超高周波までの広範囲に
わたって低インピーダンスを得ることができ、高周波で
の利得を向上することができる。
【図１】 この発明の一実施の形態であるＦＥＴを示す
断面図である。
断面図である。
【図２】 この発明の一実施の形態であるＦＥＴにおけ
る等価回路図である。
る等価回路図である。
【図３】 この発明の一実施の形態であるＦＥＴの他の
例を示す断面図である。
例を示す断面図である。
【図４】 この発明の実施の形態２であるＦＥＴとその
プロセスフローを示す断面図である。
プロセスフローを示す断面図である。
【図５】 この発明の実施の形態３であるＦＥＴを示す
断面図である。
断面図である。
【図６】 ａ−ソース・ドレイン電極が基板内に拡散す
る従来のＦＥＴを示す断面図、ｂ−ソース・ドレイン電
極が基板内に拡散しない従来のＦＥＴを示す断面図であ
る。
る従来のＦＥＴを示す断面図、ｂ−ソース・ドレイン電
極が基板内に拡散しない従来のＦＥＴを示す断面図であ
る。
１ 基板内に拡散しないソース・ドレイン金属、２ 基
板内に拡散するソース・ドレイン金属、３ ゲート金
属、４ 能動層、５ 半絶縁性基板、６ 拡散領域、７
極薄膜の誘電体、８ 配線金属、９ 高濃度層、１０
電子供給層、１１ チャネル層。
板内に拡散するソース・ドレイン金属、３ ゲート金
属、４ 能動層、５ 半絶縁性基板、６ 拡散領域、７
極薄膜の誘電体、８ 配線金属、９ 高濃度層、１０
電子供給層、１１ チャネル層。
Claims (4)
- 【請求項１】 半絶縁性基板上に順次形成された半導体
層よりなる、チャネルおよび電子供給層を含む能動層、 この能動層上に形成されたゲート電極、ソース電極およ
びドレイン電極を備え、上記ソース電極およびドレイン
電極の両方もしくは一方を、上記能動層内に拡散する第
１の金属と、上記能動層内に拡散せず上記能動層界面と
の間でショットキーバリアダイオードを形成する高融点
の第２の金属により形成することを特徴とする半導体装
置。 - 【請求項２】 第１の金属と第２の金属は、半絶縁性基
板の平面方向に配置されていることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 半絶縁性基板上に順次形成された半導体
層よりなる、チャネルおよび電子供給層を含む能動層、 この能動層上に形成されたゲート電極、 上記能動層上のソース・ドレイン領域それぞれの一部に
形成された、上記能動層内に拡散する金属よりなるソー
ス・ドレイン電極、 上記ソース・ドレイン電極表面を除く上記基板表面に形
成された酸化膜、 上記ソース・ドレイン電極および上記酸化膜上に形成さ
れたソース・ドレイン配線を備え、上記酸化膜は、上記
能動層と上記ソース・ドレイン配線間で容量となりバイ
パスコンデンサを形成することを特徴とする半導体装
置。 - 【請求項４】 半絶縁性基板上に順次形成された半導体
層よりなるチャネル、電子供給層および高濃度層、 上記電子供給層上に形成されたゲート電極、 半導体層界面との間でショットキーバリアダイオードを
形成する高融点金属よりなり、上記ゲート電極近傍の上
記高濃度層上の一部の領域と、この領域の近傍で、かつ
上記ゲート電極の反対側を上記電子供給層を厚さ方向に
一部を残して切欠いた領域に、それぞれ形成されたソー
ス・ドレイン電極を備えたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22434295A JPH0969529A (ja) | 1995-08-31 | 1995-08-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22434295A JPH0969529A (ja) | 1995-08-31 | 1995-08-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0969529A true JPH0969529A (ja) | 1997-03-11 |
Family
ID=16812262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22434295A Pending JPH0969529A (ja) | 1995-08-31 | 1995-08-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0969529A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007520884A (ja) * | 2004-01-23 | 2007-07-26 | インターナショナル・レクチファイヤー・コーポレーション | Ｉｉｉ族窒化物電流制御デバイスおよび製造方法 |
-
1995
- 1995-08-31 JP JP22434295A patent/JPH0969529A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007520884A (ja) * | 2004-01-23 | 2007-07-26 | インターナショナル・レクチファイヤー・コーポレーション | Ｉｉｉ族窒化物電流制御デバイスおよび製造方法 |
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