JPH0969520A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 埋め込み配線層の形成工程において、溝内に
導電体を埋め込む際に生じる合わせ目を半導体素子との
電気的接続を行う側とは反対側とし、コンタクトプラグ
との接続面において導電膜の形状異常の発生を防ぎ、ま
た導電膜内部においても形状異常が生じないようにし、
配線層の接続を確実にし、また半導体素子間において均
一な抵抗率を持つ配線層を形成する。 【解決手段】 基板１１に、埋め込み配線層として導電
膜２２を形成した後、この基板１１の表面及び裏面に酸
化膜３１、３４を形成し、それぞれに他の半導体基板３
２、４１を接合させ、ＳＯＩ構造を形成する。これによ
り、導電層２２を溝１３内部に埋め込む際にできる合わ
せ目２３を、トランジスタ等の半導体素子が形成される
基板４１表面とは、反対側に形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法、特にＳＯＩ（Silicon on Insulator）基板上に形成
した半導体素子間を接続する埋め込み配線層を有する半
導体装置の製造方法に関する。

【０００２】

【従来の技術】ＳＯＩ基板上に形成する半導体集積回路
において、半導体素子間を接続して所望の回路を構成す
るためには、形成した半導体素子上に層間絶縁膜を堆積
し、その層間絶縁膜の所望の位置に、コンタクトホール
を開孔し、層間絶縁膜上に導電間を形成し、さらに、コ
ンタクトホール内に導電膜を形成することにより、これ
を半導体素子間を接続する配線として用いるのが一般的
な方法である。

【０００３】しかし近年では、半導体基板表面の配線層
の形成によって生じる段差を低減させるためや、素子を
さらに高集積化するために、形成した半導体素子の下方
の、他の素子や配線層等が形成されていない半導体基板
内に、配線層を形成する構造が考えられている。

【０００４】従来より提案されている、半導体基板中に
埋め込まれた配線層を持つ半導体装置は、例えば図７か
ら図１１に示すような製造方法により形成される。まず
図７に示すように、Ｐ型シリコン半導体基板１１１（以
下、単に基板と称する。）上に酸化膜１１２を形成す
る。次に図示せぬレジストマスクを形成し、これを用い
て、酸化膜１１２をエッチングし、基板１１１に溝を形
成するためのマスクを形成する。図示せぬレジストマス
クを除去した後、酸化膜１１２をマスクとして、基板１
１１をエッチングすることにより、埋め込み配線層を形
成するための溝１１３を形成する。尚、図示はしない
が、この溝１１３は隣接する他の半導体素子との配線と
して形成するため、隣接する他の半導体素子等の形成領
域まで連続して形成する。

【０００５】続いて図８に示すように、溝１１３の内壁
にＣＶＤ法等により酸化膜１２１を形成する。次に溝１
１３の内部を、例えば不純物を含有したポリシリコン膜
等の導電膜１２２により充填する。この際、導電膜１２
２は溝１１１の内壁より成長して形成されるため、その
中心部における接合面で、導電膜１２２の合わせ目１２
３が生ずる。尚、この導電膜１２２が後の工程にて、埋
め込み配線層となる。次にＣＭＰ（Chemical Mechanica
l Polishing ）法やドライエッチング法を用いて導電膜
１２２を溝１１３の上面付近まで除去し、表面上を平坦
化する。

【０００６】続いて図９に示すように、ＣＶＤ法等によ
り、酸化膜１１２表面上にさらに酸化膜１３１を形成
し、ＣＭＰ法により表面を研磨し、平坦化する。次に、
新たにＰ型シリコン半導体基板１３２を用意し、熱酸化
法等により表面上に酸化膜１３３を形成し、必要ならば
ＣＭＰ法により表面を研磨し、平坦化する。次に基板１
１１と基板１３２を接合するために、酸化膜１３１と１
３３の表面を張り合わせ、窒素雰囲気中でアニールする
ことにより、両者を接合し一体化する。この工程は、Ｓ
ＯＩ構造を形成するための一般的な方法として知られて
いる。次に基板１３２表面をＣＭＰ法により研磨し、基
板１３２を薄膜化する。これらの工程により、埋め込み
酸化膜１１２、１３１、１３３を有するＳＯＩ基板が形
成される。

【０００７】続いて図１０に示すように、基板１３２表
面上に、ゲート絶縁膜１４１を形成する。次にＣＶＤ法
等により、ゲート絶縁膜１４１表面にポリシリコン膜等
を形成し、図示せぬレジストマスクを用いてパターニン
グすることにより、ゲート電極１４２を形成する。次
に、ゲート電極１４２や図示せぬレジストマスク等を用
いて、基板１３２に砒素等の不純物をイオン注入し、ト
ランジスタのソース領域１４３、及びドレイン領域１４
４を形成する。

【０００８】続いて図１１に示すように、ソース領域１
４３或いはドレイン領域１４４に隣接する領域の基板１
３２と、溝１１４上に形成された酸化膜１３１、１３３
を除去し、埋め込み配線層として形成された導電膜１２
２に達するコンタクト孔１５１を形成する。このコンタ
クト孔１５１にタングステンやポリシリコン膜等の導電
膜１５２を埋め込み、トランジスタのソース領域１４３
或いはドレイン領域１４４と、埋め込み配線層として形
成された導電膜１２２とを電気的に接続する。これによ
り図示せぬ隣接するトランジスタの各不純物領域との間
が、埋め込み配線層（導電膜１２２）とコンタクトプラ
グ（導電膜１５２）とを介して電気的に接続される。

【０００９】次に図示はしないが、全面に層間絶縁膜を
形成し、必要ならば基板上にも配線層等を形成すること
により、埋め込み配線層を有する半導体装置の製造工程
が終了する。

【００１０】上記の例は、半導体基板にトランジスタを
製造する工程について示したが、埋め込み配線層を有す
る他の半導体素子についても、埋め込み配線層の形成工
程については同様である。

【００１１】しかしながら、上記のような製造工程によ
り製造した半導体装置においては、以下に説明するよう
な問題点がある。埋め込み配線層として形成される導電
膜は、基板内に形成された溝内において、ＣＶＤ法等に
より溝の内壁からの堆積により形成される。最終的に
は、その溝内において空間がなくなるまで、堆積が行わ
れる。従って溝内の中心部において、溝の内壁の両側か
ら成長する導電膜が接合されることになるが、その接合
面においては必ず合わせ目が生じる。また、溝の内壁の
両側から成長する導電膜は、溝の中心部において完全に
は接合しきれず鬆が生じる場合がある。

【００１２】この溝内に形成した導電膜は、トランジス
タ等の半導体素子の不純物領域と電気的接続を行うまで
の間、絶縁膜により覆われた状態とされるが、この場
合、溝内に形成した導電膜を所定の高さまでエッチング
する工程や、導電膜を覆っていた絶縁膜をエッチングに
より除去する工程が行われる。

【００１３】従って、この導電膜に生じる合わせ目が完
全に接合されていないために、これらのエッチングの影
響を受け、導電膜の被エッチング表面が平坦にならず、
中心部において多くエッチングされ、窪みが生じる等の
形状異常が生じる場合がある。また導電膜の中心部に生
じている鬆のために、その接合面からエッチング液やエ
ッチングガス等が進入し、導電膜の内部がエッチングさ
れ、導電膜内部にも形状異常が生じてしまう場合があ
る。

【００１４】導電膜の被エッチング表面に形状異常が生
じた場合には、半導体素子の不純物領域との電気的接続
を行うため、溝内に埋め込むコンタクトプラグと、埋め
込み配線層との接続を十分に行うことができず、接続不
良が生じたり、配線層の抵抗値が増加する。さらに、埋
め込み配線層の断面の形状を半導体素子間で均一とする
ことができず、配線層の抵抗値が他の各半導体素子間と
で異なる場合が生じる。また導電膜の内部に形状異常が
生じた場合にも、埋め込み配線層の断面の形状が各半導
体素子間で均一とすることができず、配線層の抵抗値が
他の各半導体素子間とで異なる場合が生じる。これらの
問題は、半導体装置の信頼性の低下を招くため早期の解
決が望まれている。

【００１５】

【発明が解決しようとする課題】上記のように、従来の
埋め込み配線層を有する半導体装置の製造方法において
は、埋め込み配線層として用いられる導電膜は、その形
成工程において生じる合わせ目や鬆のために、エッチン
グの影響を受け、その表面や内部に形状異常を生じる場
合がある。

【００１６】導電膜の被エッチング表面に形状異常が生
じた場合には、半導体素子の不純物領域との電気的接続
を行うため溝内に埋め込むコンタクトプラグと、埋め込
み配線層との接続を十分に行うことができず、接続不良
が生じたり、配線の抵抗が増加する。さらに、埋め込み
配線層の断面の形状を各半導体素子間で均一とすること
ができず、配線層の抵抗値が他の各半導体素子間とで異
なる場合が生じる。また導電膜の内部で形状異常が生じ
た場合にも、埋め込み配線層の断面積が半導体素子間で
均一とすることができず、配線層の抵抗値が他の半導体
素子間とで異なる場合が生じる。

【００１７】

【課題を解決するための手段】本発明は上記の問題点を
解決するため、次に示すような手段を用いる。すなわ
ち、第一半導体基板に溝を形成する工程と、前記溝内壁
に第一絶縁膜を形成する工程と、前記溝内部に第一導電
膜を堆積により埋め込む工程と、前記第一半導体基板裏
面を研磨して前記第一導電膜を露出させる工程と、研磨
した前記第一半導体基板裏面と露出した第一導電膜表面
に第二絶縁膜を形成する工程と、前記第二絶縁膜表面に
第二半導体基板を接合する工程と、前記溝上の前記第二
半導体基板の隣接する領域に、互いに離間して第一、第
二拡散領域を形成する工程と、前記第一、第二拡散領域
に隣接する前記第一溝上の前記第二半導体基板と前記第
二絶縁膜とに第一、第二開孔を形成し、前記第一導電膜
を露出させる工程と、前記第一、第二開孔に第二、第三
導電膜を埋め込み、前記第一、第二拡散領域とを第一乃
至第三導電膜を介して電気的に接続する工程とを具備す
る半導体装置の製造方法を提供する。

【００１８】

【発明の実施の形態】本発明の実施例について、図１か
ら図６に示す断面図を参照しながら説明する。 まず図
１に示すように、Ｐ型シリコン半導体基板１１（以下、
単に基板と称する。）の表面に熱酸化法等により、膜厚
が数百nmの酸化膜１２を形成する。次に図示せぬレジス
トマスクを形成し、これをマスクとして酸化膜１２をエ
ッチングする。次に酸化膜１２をマスクとして、基板１
１をエッチングし、所定の深さの溝１３を形成する。溝
の深さは、基板１１表面より数μｍ程度とする。図示は
しないがこの溝１３は、隣接する他の半導体素子との埋
め込み配線層用の溝として形成するので、隣接する他の
半導体素子の形成領域まで連続して形成する。

【００１９】続いて図２に示すように、溝１３の内壁に
ＣＶＤ法等により酸化膜２１を形成する。この酸化膜２
１の膜厚は、溝１１が埋まらない程度の厚さとする。次
に溝１３の内部をＣＶＤ法により、例えばポリシリコン
膜等の導電膜２２により充填する。この際、導電膜２２
は溝１１の内壁の両側より成長して形成されるため、そ
の中心部における接合面において、両側より成長してき
た膜が接合し、導電膜２２に合わせ目２３が生ずる。
尚、導電膜２２としてポリシリコン膜を用いる場合は、
電気的導電性を持たせるために、例えばリンを1E20atom
s ・cm^-3程度の濃度になるよう添加する。

【００２０】続いて図３に示すように、ＣＭＰ法により
酸化膜１２が露出する程度まで研磨する。ここで酸化膜
１２がストッパーとして働くため、酸化膜１２のウエハ
面内でのばらつきを低減させることができる。次に酸化
膜１２表面上に、ＣＶＤ法等により酸化膜３１を形成
し、ＣＭＰ法により酸化膜３１表面を研磨し、平坦化す
る。

【００２１】次に新たにＰ型シリコン半導体基板３２を
用意し、熱酸化法等により表面上に酸化膜３３を形成す
る。必要ならば、ＣＭＰ法により酸化膜３３表面を研磨
し、平坦化した後、前の工程で加工した基板１１表面の
酸化膜３１と、基板３２表面の酸化膜３３を張り合わ
せ、窒素雰囲気中でアニールすることにより、両者を接
合し一体化する。

【００２２】次に、基板１１の裏面、つまり溝１３を形
成した面と反対側の面を、ＣＭＰ法により溝１３の底部
の導電膜２２が露出する程度まで研磨する。この際、酸
化膜２１が露出した段階で、酸化膜２１がＣＭＰ法のス
トッパーとして働くため、導電膜２２の厚さのウエハ面
内でのばらつきを、減少させることができる。次に、基
板１１裏面に熱酸化法等により図示せぬ膜厚数nm程度の
酸化膜を形成し、さらにＣＶＤ法等により膜厚数百nm程
度の酸化膜３４を形成する。次にＣＭＰ法により、酸化
膜３４の表面を平坦化する。

【００２３】続いて図４に示すように、新たにＰ型シリ
コン半導体基板４１を用意し、表面上に熱酸化法等によ
り酸化膜４２を形成する。必要ならば、ＣＭＰ法等によ
り、酸化膜４２の表面を研磨し、平坦化した後、酸化膜
４２表面と、図３の工程により形成した酸化膜３４とを
張り合わせ、窒素雰囲気中でアニールすることにより、
両者を接合し一体化する。次に、基板４１表面をＣＭＰ
法により研磨し、基板４１を膜厚数百nm程度まで薄膜化
することにより、シリコン半導体基板に絶縁膜が埋め込
まれたＳＯＩ構造を形成する。この場合、酸化膜３４と
酸化膜４２がＳＯＩ構造における埋め込み酸化膜とな
る。

【００２４】続いて図５に示すように、基板４１の所望
の素子領域上に、図示せぬレジストマスクを形成し、こ
れをマスクとして、素子分離領域の基板４１をエッチン
グにより除去し、素子領域のみ基板４１を残す。次に基
板４１を除去した素子分離領域に、絶縁膜５１を埋め込
み、酸化膜４２の表面を研磨し、平坦化する。尚、絶縁
膜５１は形成する素子構造によっては必要ない場合もあ
り、その場合、本工程は省略される。

【００２５】またフォトリソグラフィー法により、レジ
ストマスクを形成する際には、溝１３に対して位置合わ
せを行う。すなわち図示はしないが溝１３を形成する際
に、基板１１上の他の位置に溝１３と同様の構造を持つ
位置合わせマーク領域を形成しておき、その位置合わせ
マーク領域を光学的に検出をすることによりフォトリソ
グラフィーの位置合わせを行う。マーク領域の検出につ
いては、素子分離領域の基板４１を剥離する際に、基板
１１に形成したマーク領域の直上の基板４１も同時に除
去されるようにすれば、マーク領域上には酸化膜３４、
４２のみが存在するため、光が透過し、容易にマーク領
域を検出することが可能となる。また、マーク領域の直
上の基板４１を剥離しない場合は、基板を透過する赤外
線等を用いてマーク領域を検出し、位置合わせを行う方
法もある。

【００２６】次に、基板４１表面上にトランジスタのゲ
ート絶縁膜５２を形成する。次にゲート絶縁膜５２表面
上に、ＣＶＤ法等によりポリシリコン膜等を形成し、図
示せぬレジストマスクを用いてこれをパターニングする
ことにより、ゲート電極５３を形成する。次にゲート電
極５３や図示せぬレジストマスクをマスクとして、砒素
等のイオンを注入し、アニールすることにより、トラン
ジスタのソース領域５４、及びドレイン領域５５を形成
する。

【００２７】続いて図６に示すように、基板表面上に図
示せぬレジストマスクを形成し、これをマスクとして形
成したトランジスタのソース領域５４或いはドレイン領
域５５に隣接する領域の、酸化膜５１とその下部の埋め
込み酸化膜４２、３４の一部を除去し、ソース領域５４
或いはドレイン領域５５と、埋め込み配線層として形成
した導電膜２２の一部を露出させる。次に導電膜２２が
露出した溝１３内部に、タングステンやポリシリコン膜
等の導電膜５６を埋め込むことにより、トランジスタの
ソース領域５４或いはドレイン領域５５と、埋め込み配
線層２２を電気的に接続する。以上の工程によりトラン
ジスタのソース領域５４やドレイン領域５５と、図示せ
ぬ隣接する他の半導体素子等の不純物領域等とを、埋め
込み配線層（導電膜２２）とコンタクトプラグ（導電膜
５６）とを介して電気的に接続される。

【００２８】次に図示はしないが、全面に層間絶縁膜を
形成し、必要ならば基板上にも配線層等を形成すること
により、本発明の実施例の半導体装置が完成する。続い
て図６を参照しながら、上記の製造方法による本発明の
埋め込み配線構造を持つ半導体装置の効果について説明
する。尚、便宜上、導電膜５６をコンタクトプラグ５６
とする。

【００２９】本発明による埋め込み配線層を有する半導
体装置の製造工程においては、導電層２２を溝１３内部
に埋め込む際にできる合わせ目２３は、トランジスタ等
の素子が形成される基板４１表面とは、反対側に形成さ
れる。そして合わせ目２３が存在しない側において、ト
ランジスタのソース領域５４或いはドレイン領域５５
と、埋め込み配線層として形成される導電膜２２を電気
的に接続するための、コンタクトプラグ５６が形成され
る。

【００３０】従って埋め込み配線層として形成される導
電膜２２は、合わせ目２３がある面が被エッチング表面
となることはなく、合わせ目２３があることに起因する
エッチングによる被エッチング表面に生じる形状異常
や、例え合わせ目付近に鬆が生じた場合でも、ポリシリ
コンの内部に形状異常が生じることはない。

【００３１】このため、コンタクトプラグ５６と埋め込
み配線層として形成される導電膜２２とが接続される界
面では、合わせ目２３が表面に現れることはなく、常に
その表面は平坦化されており、コンタクトプラグ５６と
埋め込み配線層２２とを溝１３内部において確実に接続
することができる。また合わせ目２３により、エッチン
グ液やエッチングガス等が導電膜２２内部に進入した場
合に生じる導電膜２２内部における形状異常も生じるこ
とがない。よって配線層の接続不良や、配線層の抵抗値
が他の半導体素子間とで異なる等の問題点を解決するこ
とができ、半導体装置の信頼性を向上させることができ
る。

【００３２】尚、上記の実施例において基板に形成する
半導体素子としてＭＯＳトランジスタの例について簡単
に示したが、この他ＳＯＩ構造を有する他の半導体素
子、例えばバイポーラトランジスタや拡散抵抗等の形成
についても適用することができる。

【００３３】上記の実施例において示した例えば、各種
の膜の形成方法や形成条件及び膜厚については、上記に
示した内容に限定されるものではなく、本発明の主旨に
逸脱しない限りは、その態様を変えて種々実施すること
ができる。

【００３４】

【発明の効果】本発明によれば、導電層を溝内部に埋め
込む際にできる合わせ目は、トランジスタ等の素子が形
成される基板表面とは、反対側に形成される。従って、
埋め込み配線層として形成される導電膜は、合わせ目が
ある面が被エッチング表面となることはなく、合わせ目
があることに起因するエッチングによる被エッチング表
面に生じる形状異常や、例え合わせ目付近に鬆が生じた
場合でも、ポリシリコンの内部に形状異常が生じること
はない。

【００３５】このため、埋め込み配線層として形成され
る導電膜表面は、常に平坦化されており、埋め込み配線
層とコンタクトプラグとを確実に接続することができ
る。また導電膜内部における形状異常も生じることがな
い。

【００３６】よって配線層の接続不良や、配線層の抵抗
値が他の半導体素子間とで異なる等の問題点を解決する
ことができ、半導体装置の信頼性を向上させることがで
きる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造工程を示す断面図。

【図２】本発明の半導体装置の製造工程を示す断面図。

【図３】本発明の半導体装置の製造工程を示す断面図。

【図４】本発明の半導体装置の製造工程を示す断面図。

【図５】本発明の半導体装置の製造工程を示す断面図。

【図６】本発明の半導体装置の製造工程を示す断面図。

【図７】従来の半導体装置の製造工程を示す断面図。

【図８】従来の半導体装置の製造工程を示す断面図。

【図９】従来の半導体装置の製造工程を示す断面図。

【図１０】従来の半導体装置の製造工程を示す断面図。

【図１１】従来の半導体装置の製造工程を示す断面図。

【符号の説明】

１１、３２、４１、１１１、１３２ Ｐ型シリコン半
導体基板 １２、２１、３１、３３、３４、４２、１１２、１２
１、１３１ 酸化膜 １３、１１３ 溝 ２２、５６、１２２、１５２ 導電膜 ２３、１２３ 合わせ目 ５１ 絶縁膜 ５２、１４１ ゲート絶縁膜 ５３、１４２ ゲート電極 ５４、１４３ トランジスタのソース領域 ５５、１４４ トランジスタのドレイン領域 １５１ コンタクト孔

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第一半導体基板に溝を形成する工程と、 前記溝内壁に第一絶縁膜を形成する工程と、 前記溝内部に第一導電膜を堆積により埋め込む工程と、 前記第一半導体基板裏面を研磨して前記第一導電膜を露
   出させる工程と、 研磨した前記第一半導体基板裏面と露出した第一導電膜
   表面に第二絶縁膜を形成する工程と、 前記第二絶縁膜表面に第二半導体基板を接合する工程
   と、 前記溝上の前記第二半導体基板の隣接する領域に、互い
   に離間して第一、第二拡散領域を形成する工程と、 前記第一、第二拡散領域に隣接する前記第一溝上の前記
   第二半導体基板と前記第二絶縁膜とに第一、第二開孔を
   形成し、前記第一導電膜を露出させる工程と、 前記第一、第二開孔に第二、第三導電膜を埋め込み、前
   記第一、第二拡散領域とを第一乃至第三導電膜を介して
   電気的に接続する工程とを具備することを特徴とする半
   導体装置の製造方法。
2. 【請求項２】 前記第一半導体基板表面と前記第一導電
   膜表面に第三絶縁膜を形成する工程と、 前記第三絶縁膜表面に第三半導体基板を接合する工程と
   をさらに具備することを特徴とする請求項１記載の半導
   体装置の製造方法。
3. 【請求項３】 前記第二絶縁膜表面に第二半導体基板を
   接合する工程は、前記第二半導体基板表面に第四絶縁膜
   を形成する工程と、前記第二絶縁膜と前記第四絶縁膜と
   を接合する工程であることを特徴とする請求項１記載の
   半導体装置の製造方法。
4. 【請求項４】 前記第一溝内に前記第一導電膜を形成す
   る工程は、多結晶シリコンを化学的気相成長法により堆
   積する工程であることを特徴とする請求項１記載の半導
   体装置の製造方法。
5. 【請求項５】 第一半導体基板の離間した第一、第二領
   域とこの間の領域に連続して配線層用溝を形成する工程
   と、 前記配線層用溝内壁に第一絶縁膜を形成する工程と、 前記配線層用溝内部に第一導電膜を堆積により形成する
   工程と、 前記第一半導体基板裏面を研磨し、前記第一導電膜表面
   を露出させる工程と、 前記第一半導体基板裏面と、露出した前記第一導電膜表
   面とに第二絶縁膜を形成する工程と、 前記第二絶縁膜と第二半導体基板とを接合する工程と、 前記第一、第二領域上の前記第二半導体基板と前記第二
   絶縁膜に第一、第二開孔を形成し、前記第一導電膜を露
   出させる工程と、 前記開孔に第二導電膜を埋め込む工程とを具備すること
   を特徴とする半導体装置の製造方法。