JPH09501543A - 半導体デバイスの平面化エッチバックマージン、信頼度、及び安定度を向上させる方法 - Google Patents

半導体デバイスの平面化エッチバックマージン、信頼度、及び安定度を向上させる方法

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JPH09501543A
JPH09501543A JP7501809A JP50180995A JPH09501543A JP H09501543 A JPH09501543 A JP H09501543A JP 7501809 A JP7501809 A JP 7501809A JP 50180995 A JP50180995 A JP 50180995A JP H09501543 A JPH09501543 A JP H09501543A
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Abstract

(57)【要約】 普通の技法で製造されたデバイス及びその金属トレース(200)の上にシリコン増強酸化物の層を堆積させる(210)ことによって、ボイドを生じさせることなくサブミクロン半導体デバイスを平面化する。次いで、TEOS基酸化物(220)及びSOG(230)を、シリコン増強酸化物の層(210)の上に堆積させる。シリコン増強酸化物は、屈折率は少なくとも 1.50 であり、懸垂結合密度は約 1017 / cm3 であり、そして約 1000 乃至 2000 オングストロームの厚みである。これは酸素原子が比較的不足しているのでエッチングプロセスによって露出されても僅かな酸素原子しか解放せず、SOGエッチング速度を大きく加速することがない。シリコン増強酸化物のエッチング速度は化学量論的なTEOS基酸化物のそれの約 75 %にしか過ぎず、それ故エッチングが金属トレースに接近した時にエッチバックプロセスを遅くし、それによって金属トレースを露出させないように保護するバッファとして働く。シリコン増強酸化物は、その下のデバイスに影響を与え得る電荷を中和するシールド状機能を遂行することによって、その下のデバイスの安定度及び信頼度を向上させる。

Description

【発明の詳細な説明】 半導体デバイスの平面化エッチバックマージン、信頼度、 及び安定度を向上させる方法発明の分野 本発明は半導体デバイスの平面化に関し、より詳しくはボイドを生じさせるこ となくサブミクロン半導体デバイスを平面化し、しかもデバイスの信頼度及び安 定度を向上させる方法に関する。発明の背景 隣接する金属トレース間の水平距離が、例えば<1μm即ち 10,000 Åである ようなサブミクロンデバイスを製造する場合には、集積回路(“IC”)の平面 化を十分に遂行することは極めて挑戦的な作業である。公知の技術では、ICは 層毎に種々の堆積を形成させることによってサブストレート上に製造される。例 えば、金属酸化物半導体(“MOS”)デバイスを含むICは酸化物の薄い層を 有しており、この層の上にポリシリコンゲートが堆積されて画定され、その後に そのゲートの下に位置するチャネル領域を接続るソース及びドレイン領域が注入 される。 次に、このポリシリコンレベルの上に(従って、その下のMOS及び他のデバ イスの上に)レベル間誘電体(“ILD”)が形成される。次いでILDの上に 金属トレースの第1のレベルが堆積されて画定される。この金属トレースの第1 のレベルの上に金属間(inter-metal)酸化物(“IMO”)の層を形成させ、 IMOの上に金属トレースの第2のレベルを堆積させて、バイア(vias)を通し てその下に位置するレベル1の金属トレースと電気的に通じるようにすることが できる。 図1Aは以上に説明したことを示す概要図であり、能動デバイス(全体を10 で示す)はサブストレート20上に形成され、ILD層30によって覆われてい る。デバイス10の本質は本発明にとって重要ではなく、MOS、バイポーラ、 バイポーラ・コンプリメンタリMOS(“BiCMOS”)デバイスその他を含 むことを理解されたい。 図1Aには幾つかのレベル1の金属トレースM1A、M1B、M1Cが示され ている。これらのトレースは、それらの上のレベル2の金属トレースM2A、M 2Bとは絶縁用IMO層40によって絶縁されている。バイア50は、レベル1 の金属トレースM1Aとレベル2の金属トレースM2Aとを電気的に結合してい る。 金属1トレースの垂直高さがトポグラフィを平らでなくすので、金属2トレー スを適切に堆積できるようにするためには平らにする、もしくはならさなければ ならない。従って、IMO層40は金属1層と金属2層との間の電気絶縁を与え る他に、平面化機能をも与えることが好ましい。 図2Aは、IMO層40の形成のさらなる詳細を示している。予備的な(prel iminary)IMOは、典型的には、少なくとも2つの分離した層、即ち層60及 び70を備えており、平面化された後のIMOは付加的なキャップ層80(図2 B参照)をも備える。層60は、典型的にはテトラ・エチル・オルソ・シリケー ト(“TEOS”)をベースとする酸化物(以下、TEOS基酸化物という)で あり、プラズマ強化化学蒸着(“PECVD”)によって形成される。代替とし て、層60は反応種としてオゾン(O3)を使用する熱的CVDによって形成さ せることもできる。次に、液体形状の好ましくはスピン・オン硝子(“SOG” )の厚い層70を構造上でスピンさせてトポグラフィを平らにする。後述するよ うにSOGをエッチバックした後に、平面化された表面の上に普通のキャップ酸 化物層80を形成させる。 図2A(並びに図2B、3A、3B)では、図を簡略化するために層30の上 面は実質的に水平の面として示してある。実際には、その下のトポグラフィが原 因で、層30の上面は波打っていることが多い。その結果、金属1トレースの若 干の最上表面は互いに高さが異なり得る。換言すれば、例えば、M1Cの最上表 面が、実際にはM1Aの最上表面よりも高いレベルにあり得るのである。 CVDプロセスの性質上、TEOS基酸化物層60の厚みは金属1トレースの 上面の高さに依存はしない。しかしながら、金属トレースの上のSOGの量はT EOS基酸化物層の高さに依存する。液体SOGのスピンオン特性は、SOG7 0の厚みがその下のTEOS基酸化物層の高さに依存するような特性である。例 えば、もしM1Cの上面がM1Aの上面よりも高ければ、SOGの液体の性質上 M1Cの上よりもM1Aの上により多くのSOGが存在するようになる。 バイア50の信頼度を改善し、その下のデバイス10の特性を改善するために SOG 70は例えば破線Dで示す深さまでエッチバックされる。理想的にはレ ベルDは、金属1トレースの上にはSOGが残らず、且つ金属1トレースがこの エッチングプロセスによって露出しないような深さに位置する。しかしながら、 もしエッチングで取り除くSOGが少な過ぎて深さがD”(図2A参照)のよう であると、若干のSOGが金属1トレースM1A、M1B、M1C上に残留し、 後述するようにバイア50の信頼度を低下させ得る。同様にもしエッチングで取 り除くSOGが多過ぎて深さがD’のようであると、金属1トレースが露出して 平面化を劣化させ、デバイス10の性能及び歩留りに影響を与え得る。 上述したように層30の上面には波打ちが存在し得るが、これは金属1トレー スの上面の高さに変化をもたらし、これらのトレースの下のSOGの厚みに変化 を与えるようになる。金属1の高さ及びSOGの厚みのこれらの変化は、エッチ バックによって金属1トレースの上にはSOGを残さず、しかもどの金属1トレ ースの上面を露出させないという両方の目的を達成するのに、より厳格な要求を 賦課するようになる。明らかに、D’のレベルは金属1トレースの最高の高さよ りも上でなければならない。 従来技術では、全てのプロセスシナリオの下でエッチバックの深さを、D’で はなく、Dにすることは簡単な作業ではなかった。概述すれば、例えばD’シナ リオ(図2A参照)の場合、エッチング中に金属1トレースが露出しないように 保護するには層60(TEOSもしくは等価物)の厚みは厚い方が望ましい。し かしながら、図1Cに示すように、もし層60が厚過ぎると平面化及びデバイス 10の性能を劣化させ得るボイドが発生する恐れがある。平面化を良好にするに はSOG層70を厚くし、そして好ましくは堆積させた分のSOGをエッチング によって取り除く。TEOS基酸化物層がエッチングプロセスによって露出する と、その中の酸素原子が解放されてSOGエッチングの速度を約 100%まで加速 するから、エッチングの深さDを制御することは複雑である。従って、SOGと TEOS基酸化物との間のエッチング速度の差を補償し、金属1トレースの上の SOGの厚みの変化を補償するために、実際にはSOG層の厚みはTEOS基酸 化物層の厚みの約半分にすべきである。これらの種々の要件に関して以下に詳述 する。 層60材料が、例えばM1A、M1Bのような金属トレースを均一に被膜する 能力を一般にステップカバレージと呼ぶ。理想的には、層60(TEOS基酸化 物または等価物)は金属1トレースのプロファイルに完全に従って水平次元にお いても、また垂直次元においてもステップカバレージを与えるべきである。しか しながら、実際にはTEOS基酸化物は比較的等角な(conformal)材料であり 、凹んだ(re-entrant)プロファイルを発生させないので側壁カバレージは水平 カバレージの約 55 %にしか過ぎない。換言すれば、もしTEOS基酸化物を金 属1トレースの上に 100単位厚の層として堆積させれば、金属1トレースの垂直 壁に沿う側壁カバレージは 55 単位になる。 図1Bにおいて、隣接する金属1トレース間の最も近いピッチ距離Lx が小さ くなるにつれて、厚みT1 の層60が金属1のプロファイルを水平に、及び垂直 に等角に被膜する能力が益々重要になってくる。これは特に、Lx が<1μm即 ち 10,000 Åである構造(“サブミクロン”構造)、そして更にLx が<0.5 μ m即ち 5,000Åである構造(“ディープサブミクロン”構造)の場合に然りであ る。図1Bに示すステップカバレージは受容され、いわゆる凹みのないプロファ イルが提供されている。これは隣接する金属トレース間の層60内にボイドもし くはギャップが形成されていないことを意味する。 これに対して図1Cは、層60のステップカバレージが不十分で、凹みのある プロファイルが形成された状況を示している。このようなプロファイルは、Lx が小さ過ぎるか、もしくは層60の厚みT2 がLx に対して大き過ぎる場合に発 生し得る。隣接する金属トレースM1AとM1Bとの間の狭い“谷”を層60の 材料が埋めるにつれて狭いギャップ90が形成され得るので、凹みのあるプロフ ァイルは許容できない。もしギャップ90が狭過ぎると、その後に堆積されるS OG層70によってギャップ90は満たされないので、その結果生ずるボイドが 平面化及びデバイス10の性能に有害に影響するようになる。この理由からSi H4 基フィルムの化学蒸着をサブミクロン構造に使用することができないのであ る。 図2Bは、図2Aの構造のSOG層70をDによって限定されるレベルまでエ ッチバックした理想的な場合を示す。次いでレベルDによって限定された平面化 された表面上に、TEOS基酸化物もしくはSiH4 基酸化物であってよい普通 のキャップ酸化物層80を形成させる。次にバイア50及び金属層2トレースを 形成することができる。キャップ酸化物層80は、金属2トレースが有害にSO G 70と直接接触するのを阻止していることは明白である。従って平面化が完 了した後の、且つ金属2トレースもしくはバイア50を形成させる前のIMO 40は、典型的には3つの層、即ち層60、70及び80からなっている。 図2Bにおいて、レベルDまでエッチバックした後に、隣接する金属1トレー ス間にボイドを埋めたSOG 70のポケットは残っているが、SOGが金属1 トレース上に残されていないことに注目されたい。金属1トレースの上のSOG は、デバイスの信頼度を低下させ、ホットキャリヤデバイス特性を劣化させる恐 れのある正電荷を形成させ得る。更に、バイア50が金属1トレースとその上に ある金属2トレースとを結合する場所(例えば図1Aのバイア50を参照された い)において、バイア金属の堆積中に金属1トレースの上に介在するSOGが脱 ガスしてバイアの信頼度を低下させ得る。 不幸にも、SOG層70もしくはTEOS基酸化物層60の厚み、及びエッチ バックプロセスが変化変化すると、精密にDレベルに到達する箇所を不確定にす る。例えば平らなウェーハ領域上ではSOG層70の厚みは多分±5%変化し、 平らではない領域上では殆ど0Åから金属トレース上のSOGの公称厚みまで変 化する可能性があり、TEOS基酸化物層の厚みは多分±3%変化する可能性が ある。日毎のウエーハの変化は、エッチバックプロセスに別の± 10 %の不確実 性を与え得る。更に、SOGエッチング速度は、特にウエーハの温度及びエッチ ング室の清潔さに感じ易い。 実際にはDレベルの位置を所望の範囲に(例えば、金属1トレースが露出され ないように、もしくはSOG 70が金属1トレースの上に残留しないように) 維持するためには、エッチングの均一性を±5%の1シグマ以内に制御する必要 がある。SOG層の深さの変化と組合ってエッチバックプロセスが±5%もしく はそれ以上に変化することは、SOGの除去が少な過ぎるようになるか、SOG 及びTEOS基酸化物の除去が多過ぎるようになることを意味している。換言す れば、エッチバックに伴う誤差のマージンが、SOGの除去を過少にしたり、も しくはSOG及びTEOS基酸化物の除去を過多にしてはならない。 図2Aにおいて、SOGの除去が少な過ぎるとエッチバック表面はレベルDで はなくレベルD”に位置し、SOGが金属1トレース上に望ましくなく残留する 状態になる。一方、SOG及びTEOS基酸化物の除去が多過ぎるとエッチバッ ク表面はレベルDではなくレベルD’に到達し、金属1トレースが望ましくなく 露出する状態になる。金属1トレースが露出すると、平面化が低下し、デバイス 10の性能及び歩留りが低下する。 このように、D”及びD’はエッチバックプロセスに伴う誤差許容差の受容可 能なマージンを超える境界を画している。もしD’が金属1トレースを露出させ ないように僅かに浅いか、またはもしD”が金属1トレース上の全てのSOGを 除去するように僅かに深ければ、エッチバックプロセスは受容可能な誤差のマー ジン以内で作動する。 SOGエッチング速度が一定ではないために、エッチバックをDレベルで確実 に停止させるようにすることは複雑である。図2Aにおいて、SOGエッチング は典型的にはレベルD”を通して一定の速度で進行する。それは、1つの型の材 料、即ちSOG 70だけがエッチングされているからである。しかしながら、 エッチングがTEOS基酸化物層60の下を露出させ始めると直ちに、SOGエ ッチングの速度は実質的に増加する。SOGエッチング速度のこの加速は、露出 されたことによりTEOS基酸化物層から解放された酸素原子が存在することに よってもたらされるのである。 良好な平面化を維持するためには、この加速するエッチング現象を補償する必 要がある。従来から、TEOS基酸化物層60のエッチング速度をSOGのエッ チング速度の約2倍にすることによってこれらのエッチング効果を補償できるこ とが知られている。実際にはSOGの典型的なエッチバック速度(解放された酸 素原子が存在しない場合の)を 50 Å/秒とし、TEOS基酸化物のエッチバッ ク速度を約 100Å/秒としていた。しかしながら、エッチングにより露出された TEOS基酸化物が酸素原子を解放するのでSOGのエッチバック速度は約 100 Å/秒に増加し、その結果SOG及びTEOS基酸化物材料の両者はほぼ同一の 速度でエッチングされるようになる。 このエッチバック速度の差は、例えば 3,000Å厚のSOGの層を除去するため には、TEOS基酸化物層60は少なくとも 6,000Å厚にすべきであることをも 暗示している。明らかに、TEOS基酸化物層の厚みを増すことによって金属1 トレースが露出されないようにすることができ、従ってエッチバックプロセスの 誤差のマージンが増加する。しかし不幸にも、TEOS基酸化物層60が厚過ぎ ると、図1Cに示唆されているようにサブミクロンデバイス内にボイド90を発 生させる恐れがある。 従って、実際には、金属1トレースの垂直厚みが 0.7μm( 7,000Å)程度で あり、Lx が約 0.5μm( 5,000Å)である場合には、TEOS基酸化物層60 を約 5,000Å乃至約 7,000Åより厚くすることはできない。TEOS基酸化物層 の厚みが 5,000Å乃至 7,000Å厚であるということは、SOG層を約 2,500Å乃 至約 3,000Å、即ち例えばTEOS基酸化物の厚みの約半分にすべきであること を意味している。実際には、金属トレースが水平方向に約1μm離間している場 合には、良好な平面化を達成するためにスピンオンさせることができるSOGの ほぼ最も厚い層は 3,000Åである。 しかしながら、上述したように、エッチングプロセスの不確実性のために、多 分 15 %× 3,000Å、即ち±900 Å (3シグマ)だけ過少の、もしくは過大の SOGが除去されることは容易に理解されるところである。従来技術では、エッ チバックプロセスに伴う誤差のマージンを注意深く制御することが試みられてき たが、それでも最終的な結果としてのプロセスの制御範囲は極めて狭いものであ った。 要望されるのは、サブミクロンデバイスのエッチバック平面化においてより一 層有用な誤差のマージンを得る方法である。このような方法は、エッチングプロ セスが金属1トレースに接近するにつれてプラズマ酸化物エッチング速度を禁止 するバッファ機構を提供すべきである。このような方法は、現存する製造プロセ スと両立可能であるべきであり、且つ歩留り及びデバイス信頼度を改善すべきで ある。 本発明はこのような方法を開示する。本発明の概要 本発明は、ボイドを発生させることなくサブミクロン及びディープサブミクロ ン半導体デバイスを平面化する方法を提供する。デバイス及び金属1トレースを 普通に形成させた後に、多分 1,000Å乃至 2,000Å厚のシリコン増強(silicon- enricched)酸化物の層を構造の上に堆積させる。このシリコン増強酸化物は、 少なくとも約 1.50 の屈折率と、約 1017/cm3 の懸垂(dangling)結合密度と を有し、典型的には約 1,000Å乃至 2,000Åの厚みである。次いで普通のTEO S基酸化物及びSOGの層をシリコン増強酸化物の層の上に堆積させ、これで従 来技術のようにデバイスの製造が完了する。 シリコン増強酸化物は酸素原子が比較的不足しているので、エッチングプロセ スによって露出されても比較的僅かな酸素原子を解放するだけである。これらの 比較的僅かな解放された酸素原子は、SOGのエッチング速度を加速させること はない。更に、シリコン増強酸化物自体のエッチング速度は、例えばTEOS基 酸化物のような化学量論的酸化物のエッチング速度の約 75 %にしか過ぎない。 このように、シリコン増強酸化物はエッチングが金属1トレースのレベルに接近 した時にエッチバックプロセスを遅くして金属1トレースを露出させないように するバッファとして働く。シリコン増強酸化物+TEOS基酸化物の所与の厚み に対して、本発明は、従来技術と対比してより大きい余地、即ちエッチバックの 誤差マージンを有利に与える。 シリコン増強酸化物はエッチングバッファとして働く他に、その下のデバイス の安定度及び信頼度を有利に向上させる。シリコン増強酸化物は、その下の半導 体デバイスに影響を与え得る電荷を中和することによってシールド状の機能をも 遂行する。更にシリコン増強酸化物はホットキャリヤの寿命をほぼ1桁程度伸ば すこともできる。 本発明の他の特色及び長所は、以下の添付図面に基づく好ましい実施例の詳細 な説明から明白になるであろう。図面の簡単な説明 図1Aは、第1及び第2の金属化層を有する従来技術による半導体デバイスを 示す図である。 図1Bは、従来技術によるTEOS基酸化物の凹みなしプロファイルステップ カバレージを示す図である。 図1Cは、従来技術によるTEOS基酸化物もしくはシランをベースとする酸 化物(シラン基酸化物)のボイド凹みありステップカバレージを示す図である。 図2Aは、半導体デバイスの金属1層の上に従来技術によりTEOS基酸化物 及びSOGの堆積を示す図である。 図2Bは、エッチバックの後の図2Aの従来技術による半導体デバイスを示す 図である。 図3Aは、半導体デバイスの金属1層の上に本発明によりシリコン増強酸化物 、TEOS基酸化物及びSOGの堆積を示す図である。 図3Bは、エッチバックの後の、そして付加的な、任意選択的な層を組み入れ た後の本発明による図3Aの半導体デバイスを示す図である。 図4は、本発明によるプロセスの諸段階を示す流れ図である。好ましい実施例の詳細な説明 本発明によれば、半導体デバイス10は金属1トレースの形成までは普通の技 法でサブストレート20上に形成される。しかし図3Aに示すように、次にシリ コン増強酸化物の層100がデバイス及び金属1トレースの上に堆積され、その 後にTEOS基酸化物の層60及びSOGの層70を堆積させる。シリコン増強 酸化物は、例えばSiOx (但しx<2)のように非化学量論的である。 シリコン増強酸化物層100は、プラズマ堆積(例えば高周波電カプラズマ) を使用して 1,000Å乃至約 2,000Åまたはそれ以上の厚みに形成させることが好 ましい。層100は比較的薄いから、有利なことに、層100が例えばM1A、 M1Bのような隣接する金属1ライン間の“谷”の殆どを埋めることはない。層 100はTEOS基酸化物層60に対して本質的には透明であり、層100が存 在していてもTEOS基酸化物層60は、TEOS基酸化物ステップカバレージ を劣化させることなく谷を埋めることが可能である。従って、サブミクロンもし くはディープサブミクロンデバイスを製造する場合でさえも、最終のプロファイ ルは凹みなしに保たれる。 層100の堆積は、市販PECVD反応器を用いて約 400°C及び約2トルの 圧力で達成することが好ましい。シラン(SiH4 )、亜酸化窒素(N2 O)、 及び窒素(N2 )の反応材ガスを使用することが好ましく、PECVD酸化物の シリコンを増強するように堆積条件を変更する。導入される酸化体(オキシダン ト)と化学量論的に相互作用させるために必要とされるよりも多くのシリコン担 持反応材を使用するので、得られる堆積層100はシリコン増強され、酸素が不 足する。 酸素が不足していて、エッチングがより遅いので、SOG層70及びTEOS 基酸化物層60のエッチバック中に、エッチングレベルが金属1トレースに接近 すると、シリコン増強層100はエッチングバッファとして働く。詳述すれば、 もしエッチングプロセスが層100をエッチングするようになっても解放される 酸素原子は比較的僅かであり、従来技術のようにSOGエッチング速度が急速に 加速されることはない。更に、化学量論的酸化物であるTEOS基酸化物のエッ チング速度が約 100Å/ 秒であるのに対して、シリコン増強酸化物のエッチング 速度は多分 75 Å/ 秒にしか過ぎない。有利なことには、層100のエッチバッ クバッファ機能は、より大きいプロセス変動度を許容する。 層100は、少なくとも約 1.5の屈折率(偏光解析計で測定)を有しているこ とが好ましく、シリコン原子上で使用可能な懸垂結合のスピン密度は少なくとも 約 1017/cm3 を超えることが好ましく、約 1019/cm3 であることが好ましい (電子常磁性スピン共鳴分光計で測定)。化学量論的シリコン酸化物の場合には 対応するデータは小さくなり、例えば屈折率は約 1.46 ± 0.02 であり、スピン 密度は約 1016/cm3 よりも小さい。 1.0 ミクロン厚フィルムに対して波数 2250 の近くにピークが位置する赤外ス ペクトルで測定して、化学量論的酸化物のSi−H吸収度が約 0.001またはそれ 以下であるのに対して、出願者のシリコン増強酸化物100は少なくとも約 0.0 10のSi−H吸収度を有していることが好ましい。実際には、約 0.005もしくは それより高いSi−Hは、シリコン増強層100を有していない同様デバイスに 比して、デバイスホットキャリヤ寿命をほぼ1桁まで向上させる。 Si−H含有率が増加するにつれて屈折率及び懸垂結合スピン密度が共に増加 する。ほぼ0%のSi−H含有率を有する化学量論的SiO2 は、1.452 の屈折 率に対応する。懸垂結合スピン密度測定は、より高いSi−H含有率を有するシ リコン増強酸化物のスピン密度が1桁高いことを指示している。化学量論的酸化 物のg値が約 2.001であるのに対して、シリコン増強酸化物のg値は約 2.005乃 至 2.006の範囲内にある。 2.005乃至 2.006の範囲は、第1の共鳴線は非晶質シ リコン環境内の懸垂結合が因であり、第2の共鳴線は非晶質シリコンとSiO2 との界面における懸垂結合が因であるとする報告されたデバイスと良く相関して いる。少なくとも電荷中和に関する限り、内部不活動化(passivaion)は、合計 スピン密度よりも不足の型により多く依存することに注目されたい。 PECVDシリコン増強酸化物100は、屈折率、応力、及び湿式エッチング 速度に加えて、FTIR測定を使用することを特徴とすることができる。懸垂結 合密度を推定するのに、電子スピン密度測定と同様に、Si−O−Si伸び帯域 位置、Si−O−Si伸び帯域の半最大値における全幅、Si−Hピーク位置、 及びSi−Hピーク高さが有用な測定である。 デバイスの信頼度及び性能を改善する上でのシリコン増強酸化物の利点は、 1 992 年3月30日に出願された米国特許出願 07/860,370 号に開示されている。平 面化を改善する上でシリコン増強酸化物の使用に伴う若干の便益は 1992 年6月 5日に出願された米国特許出願 07/893,616 号に開示されている。しかしながら この出願は、サブミクロン及びディープサブミクロン技術において当面する平面 化の問題点に関して言及してはいない。 図4の段階200は、図1Aに示すように、レベル間誘電体層30の形成と、 例えばM1A、M1Bのような金属1トレースの形成を通してデバイス10をサ ブストレート20上に製造することを表している。処理段階200において最高 に達する種々の製造段階は、従来技術において一般的である。勿論、実際には多 くのデバイス10を含む集積回路ウェーハが形成されることを理解されたい。 しかしながら、本発明によれば処理段階210において、デバイス10、IL D層30及び金属1トレースを含むサブストレート20上にシリコン増強酸化物 100の堆積が行われる。層100の好ましい特性に関しては既に述べた。シリ コン増強酸化物の代替として、大量の水素を有していないようにSiNが最適化 されていれば、SiNをエッチバックバッファとして層100に使用することが できる。SiNに伴う水素原子が金属と相互作用して望ましくないボイドを金属 トレース内に形成させる恐れがあるので、SiNを直接金属1トレースの上に堆 積させることは望ましくないことは当業者には明白であろう。 段階220においてTEOS基酸化物層60が普通の技法で、典型的には 4,0 00Å乃至多分 6,000Åの厚みに堆積される。勿論TEOS基酸化物は化学量論的 酸化物であり、多分 100Å/ 秒のプラズマエッチング速度を有している。段階2 30においては、SOG 60が普通の技法で、好ましくはTEOS基酸化物( もしくは等価物)層60の厚みのほぼ半分の厚みに、即ち 2,000Å乃至多分 3,0 00Åにスピンオンされる。典型的にはSOG 60のエッチング速度は、多分 5 0Å/ 秒である。 段階240において、普通のエッチング手順及び装置を使用してSOG及びT EOS基酸化物層70、60の平面化エッチバックが行われる。図3Aに示すよ うに、レベルD”に到達するまでにエッチングされるのはSOG 70であり、 エッチングは多分 50 Å/ 秒のような合理的な一定速度で行われる。エッチング プロセスが続行されると、TEOS基酸化物層60の領域がエッチングされ、そ の結果解放された酸素原子は前述したようにSOGのエッチング速度を加速させ る。 もしエッチングがレベルDを超えてレベルD”に向かって続行されると、シリ コン強化層100が露出し始める。しかしながら、前述したように比較的僅かな 酸素原子が解放されるだけであるので、従来技術に見られるようなSOGのエッ チング速度の急速な加速は回避される。更に、層100自体のエッチング速度は TEOS基酸化物のエッチング速度より小さいので、レベルD’が金属1トレー スを露出させるように接近するとエッチバックプロセスは遅くなり始める。 如上のように層100は、過大なエッチングによって金属1トレースM1A、 M1B、M1Cが露出されるのを保護するエッチバックバッファとして働く。層 100は、エッチングレベルが金属1トレースを露出させるように接近すると、 酸化物エッチングの速度を自動的に遅くする。換言すれば、層100が存在する ことにより、同一合計ベース酸化物の厚み、例えば層100+TEOS基酸化物 層60の厚みに対するエッチバックプロセスマージンが有利に増加する。 以上説明したように、余りにも安易に全てをエッチバック(例えば、図2Aの レベルD’までエッチバック)することによって金属1トレースを露出させる可 能性がある従来技術とは対比的に、本発明による層100が存在することによっ て、エッチバックプロセスがレベルD’に接近すると、加速するのではなく、遅 くすることによって上述した可能性を低下させるのである。 若干のデバイスは金属1トレースを露出させて製造されるであろうから、所与 のレベルにプロセス及びエッチングを制御する本発明はより高い歩留りをもたら す。勿論、従来技術を使用して達成されるような低い歩留りが許容される場合に は、本発明はプロセス及びエッチング許容度を増加させることが可能である。 更に図4を参照する。段階250においては、キャップ酸化物層80が普通の 技法で堆積される。1もしくは複数の段階260においては、バイア、金属2ト レース、及びバックエンド処理を含むデバイス20の製造が普通の技法で達成さ れる。 前述したように、有利なことには層100が存在することにより酸化物の等価 的な厚みが増し、エッチバックマージン許容度を増進する。しかしながら、エッ チバックバッファ機能を提供する他に、層100はデバイス10の信頼度及び安 定度をも向上させる。 本発明は2レベルよりも多い金属トレースを有するデバイス10にも有利に実 現することができることは明白である。これは図3Bに示されており、レベル2 のトレースM2A、M2Bが形成されている上にシリコン増強酸化物の第2の層 100’が堆積されている。次に、平面化されているTEOS基酸化物層60’ 及びSOG層70’、及びその上のキャップ酸化物層80’からなる金属間酸化 物層40’を堆積させる。図を明瞭にするために、図3Bには層60’、70’ 、80’は示してない。次いでバイア50’及びレベル3トレース(例えばM3 A)を形成し、その後にシリコン増強酸化物の第3の層100”を堆積させる。 バックエンド処理を含む完了したデバイス10は図3Bには示してない。 請求の範囲によって限定される本発明の範囲及び思想から逸脱することなく、 開示した実施例には種々の変更及び変化が可能である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィーリング ミリンド ジー アメリカ合衆国 カリフォルニア州 95132 サン ホセ ノース キャピトル アベニュー 37―1265 (72)発明者 プレマニク ディパンカー アメリカ合衆国 カリフォルニア州 95014 クーパーティノ ジェームズタウ ン ドライヴ 1658 【要約の続き】 のデバイスの安定度及び信頼度を向上させる。

Claims (1)

  1. 【特許請求の範囲】 (1) 平面化エッチバックマージンを向上させ、集積回路の信頼度及び安定度を改 善する方法において、 (a)少なくとも1つの能動デバイスを含む上記集積回路をサブストレート 上に形成させる段階を備え、上記段階は上記サブストレート上の第1の金属レベ ルに少なくとも第1及び第2のトレースを形成させる段階を含み、 (b)上記サブストレート上の上記第1の金属レベルの上にシリコン増強酸 化物の層を堆積させる段階と、 (c)上記シリコン増強酸化物の層の上に予備的な金属間酸化物の層を堆積 させる段階と、 (d)上記予備的な金属間酸化物の層をエッチバックして上記集積回路を平 面化する段階と をも備え、 上記段階(d)が上記第1の金属レベルに接近すると、上記シリコン増強酸 化物が上記段階(d)を遅くし、 上記シリコン増強酸化物は、電荷を中和し、そしてホットキャリヤ寿命を増 大させることによって上記集積回路の信頼度及び安定度を改善する ことを特徴とする方法。 (2) 上記段階(b)は、約 1.50 よりも大きい屈折率を有する上記シリコン増強 酸化物を堆積させる段階を含む請求項(1)に記載の方法。 (3) 上記段階(b)は、(i)プラズマ強化化学蒸着(“PEVCD”)の使用、( ii)シラン、亜酸化窒素、及び窒素ガスの使用、(iii)約 400°Cの温度の使用、 (iv)少なくとも約 1017/cm3 懸垂結合を含む上記シリコン増強酸化物層の形成 、及び(v)上記シリコン増強酸化物層をほぼ 1,000Å乃至 2,000Åの範囲の厚み に形成することからなる群から選択された少なくとも1つのパラメタを用いて遂 行される請求項(1)に記載の方法。 (4) 上記段階(c)は、(i)テトラ・エチル・オルソ・シリケードをベースとす る(“TEOS基”)酸化物の層を形成させる段階と、(ii)上記TEOS基酸 化物層の上にスピン・オン硝子(“SOG”)の層を形成させる段階とを含む請 求項(1)に記載の方法。 (5) 上記段階(c)は、(i)ほぼ 4,000Å乃至 6,000Åの範囲の厚みを有する上 記TEOS基酸化物を形成させる段階と、(ii)上記TEOS基酸化物の厚みのほ ぼ半分の厚みを有する上記SOGを形成させる段階とを含む請求項(1)に記載の 方法。 (6) 上記第1及び第2のトレースは、水平方向に約 10,000 Åより小さく離間し ている請求項(1)に記載の方法。 (7) (e)上記段階(d)が完了した後に、上記予備的な金属間酸化物の層の上 にキャップ酸化物の層を形成させる段階 をも含む請求項(1)に記載の方法。 (8) (f)上記キャップ酸化物の層及び上記予備的な金属間酸化物の層を通る少 なくとも1つのバイアを形成させる段階と、 (g)上記キャップ酸化物の層の上に位置する上記第2の金属レベルに少な くとも1つのトレースを形成させる段階 をも含む請求項(7)に記載の方法。 (9) (h)上記第2の金属レベルの上に上記シリコン増強酸化物の層を堆積させ る段階 をも含む請求項(7)に記載の方法。 (10)平面化エッチバックマージンを向上させ、少なくとも1つのサブミクロンデ バイスを含む集積回路の信頼度及び安定度を改善する方法において、 (a)上記少なくとも1つの能動デバイスを含む上記集積回路をサブストレ ート上に形成させる段階を備え、上記段階は上記サブストレート上の第1の金属 レベルに少なくとも第1及び第2のトレースを形成させる段階を含み、 (b)上記サブストレート上の上記第1の金属レベルの上に、少なくとも約 1.50の屈折率を有するシリコン増強酸化物の層を堆積させる段階と、 (c)上記シリコン増強酸化物の層の上に予備的な金属間酸化物の層を堆積 させる段階と、 (d)上記予備的な金属間酸化物の層をエッチバックして上記集積回路を平 面化する段階と をも備え、 上記段階(d)が上記第1の金属レベルに接近すると、上記シリコン増強酸 化物が上記段階(d)を遅くし、 上記シリコン増強酸化物は、電荷を中和し、そしてホットキャリヤ寿命を増 大させることによって上記集積回路の信頼度及び安定度を改善する ことを特徴とする方法。 (11)上記段階(b)は、(i)プラズマ強化化学蒸着(“PEVCD”)の使用、( ii)シラン、亜酸化窒素、及び窒素ガスの使用、(iii)約 400°Cの温度の使用、 (iv)少なくとも約 1017/cm3懸垂結合を含む上記シリコン増強酸化物層の形成 、及び(v)上記シリコン増強酸化物層をほぼ 1,000Å乃至 2,000Åの範囲の厚み に形成することからなる群から選択された少なくとも1つのパラメタを用いて遂 行される請求項(10)に記載の方法。 (12)上記段階(c)は、(i)ほぼ 4,000Å乃至 6,000Åの範囲の厚みを有するテ トラ・エチル・オルソ・シリケードをベースとする(“TEOS基”)酸化物の 層を形成させる段階と、(ii)上記TEOS基酸化物層の厚みのほぼ半分の厚みを 有するスピン・オン硝子(“SOG”)の層を上記TEOS基酸化物層の上に形 成させる段階とを含む請求項(10)に記載の方法。 (13)上記段階(c)は、(i)上記シリコン増強酸化物層の厚みのほぼ 250%乃至 400 %の範囲の厚みを有するテトラ・エチル・オルソ・シリケートをベースとす る(“TEOS基”)酸化物の層を形成させる段階と、(ii)上記TEOS基酸化 物層の厚みのほぼ 50 %の厚みを有するスピン・オン硝子(“SOG”)の層を 上記TEOS基酸化物層の上に形成させる段階とを含む請求項(10)に記載の方 法。 (14)上記第1及び第2の金属トレースは、水平方向に約 5,000Åより小さく離間 している請求項(10)に記載の方法。 (15)(e)上記段階(d)が完了した後に、上記予備的な金属間酸化物の層の上 にキャップ酸化物の層を形成させる段階 をも含む請求項(10)に記載の方法。 (16)(f)上記キャップ酸化物の層及び上記予備的な金属間酸化物の層を通る少 なくとも1つのバイアを形成させる段階と、 (g)上記キャップ酸化物の層の上に位置する上記第2の金属レベルに少な くとも1つのトレースを形成させる段階 をも含む請求項(15)に記載の方法。 (17)(h)上記少なくとも第2の金属レベルのトレースの上に上記シリコン増強 酸化物の層を堆積させる段階 をも含む請求項(16)に記載の方法。 (18)改善された信頼度及び安定度と、平面化エッチバック処理に対するより大き い許容度とを有する集積回路において、 その上に形成されている少なくとも1つの能動デバイスと、その上に形成さ れている少なくとも第1及び第2の導電性トレースとを有するサブストレートと 、 上記サブストレート上の上記金属レベルの上に形成され、少なくとも約 1.5 0 の屈折率を有するシリコン増強酸化物の層と、 上記シリコン増強酸化物の層の上に位置する予備的な金属間酸化物の層と を備え、 上記予備的な金属間酸化物の層は、平面化段階中にエッチバックされ、 上記予備的な金属間酸化物の層のエッチバック中に、エッチングが上記第1 の金属レベルに接近すると、上記シリコン増強酸化物が上記エッチバックを遅く し、 上記シリコン増強酸化物は、電荷を中和し、そしてホットキャリヤ寿命を増 大させることによって上記集積回路の信頼度及び安定度を改善する ことを特徴とする集積回路。 (19)上記シリコン増強酸化物の層は、(i)プラズマ強化化学蒸着(“PEVCD ”)の使用、(ii)シラン、亜酸化窒素、及び窒素ガスの使用、(iii) 約 400°C の温度の使用、(iv)少なくとも約 1017/cm3 懸垂結合を含む上記シリコン増強 酸化物層の形成、及び(v)上記シリコン増強酸化物層をほぼ 1,000Å乃至 2,000 Åの範囲の厚みに形成することからなる群から選択された少なくとも1 つのパラメタを用いて形成される請求項(18)に記載の集積回路。 (20)予備的な金属間酸化物の層は、テトラ・エチル・オルソ・シリケードをベー スとする(“TEOS基”)酸化物の層と、スピン・オン硝子(“SOG”)の 層とを含み、上記TEOS基酸化物は(i)ほぼ 4,000Å乃至 6,000Åの範囲の厚 み、及び(ii)上記シリコン増強酸化物層の厚みのほぼ 250%乃至400 %の範囲の 厚みからなる群から選択された厚みを有し、上記SOGは、上記TEOS基酸化 物の厚みのほぼ 50 %の厚みを有している請求項(18)に記載の集積回路。 (21)上記金属レベルは、(i)上記金属レベルが第1の金属レベルである、(ii)上 記金属レベルが第2の金属レベルである、(iii)上記金属レベル上の隣接するト レースが水平方向に約 10,000 Åより小さく離間している、及び(iv)上記金属レ ベル上の隣接するトレースが水平方向に約 5,000Åより小さく離間している、か らなる群から選択された少なくとも1つの特性を有している請求項(18)に記載の 集積回路。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5763937A (en) * 1990-03-05 1998-06-09 Vlsi Technology, Inc. Device reliability of MOS devices using silicon rich plasma oxide films
JP2640174B2 (ja) * 1990-10-30 1997-08-13 三菱電機株式会社 半導体装置およびその製造方法
JP2809018B2 (ja) * 1992-11-26 1998-10-08 日本電気株式会社 半導体装置およびその製造方法
US5503882A (en) * 1994-04-18 1996-04-02 Advanced Micro Devices, Inc. Method for planarizing an integrated circuit topography
US5516729A (en) * 1994-06-03 1996-05-14 Advanced Micro Devices, Inc. Method for planarizing a semiconductor topography using a spin-on glass material with a variable chemical-mechanical polish rate
EP0703611B1 (en) * 1994-08-31 2007-05-02 Texas Instruments Incorporated Method for insulating metal leads using a low dielectric constant material, and structures formed therewith
KR0159016B1 (ko) * 1995-06-28 1999-02-01 김주용 반도체소자의 금속배선간 절연막의 제조방법
US5556806A (en) * 1995-06-28 1996-09-17 Taiwan Semiconductor Manufacturing Company Spin-on-glass nonetchback planarization process using oxygen plasma treatment
US6191484B1 (en) * 1995-07-28 2001-02-20 Stmicroelectronics, Inc. Method of forming planarized multilevel metallization in an integrated circuit
US5637190A (en) * 1995-09-15 1997-06-10 Vanguard International Semiconductor Corporation Plasma purge method for plasma process particle control
US5665644A (en) * 1995-11-03 1997-09-09 Micron Technology, Inc. Semiconductor processing method of forming electrically conductive interconnect lines and integrated circuitry
US5893750A (en) * 1995-11-13 1999-04-13 Advanced Micro Devices, Inc. Method for forming a highly planarized interlevel dielectric structure
KR970052338A (ko) * 1995-12-23 1997-07-29 김주용 반도체 소자의 제조방법
US5821163A (en) * 1996-02-13 1998-10-13 Vlsi Technology, Inc. Method for achieving accurate SOG etchback selectivity
US5700741A (en) * 1996-05-20 1997-12-23 Vanguard International Semiconductor Corporation Plasma purge method for plasma process particle control
US5783481A (en) * 1996-06-05 1998-07-21 Advanced Micro Devices, Inc. Semiconductor interlevel dielectric having a polymide for producing air gaps
US6599847B1 (en) * 1996-08-27 2003-07-29 Taiwan Semiconductor Manufacturing Company Sandwich composite dielectric layer yielding improved integrated circuit device reliability
JPH1092810A (ja) * 1996-09-10 1998-04-10 Mitsubishi Electric Corp 半導体装置
TW408192B (en) * 1996-10-02 2000-10-11 Winbond Electronics Corp Method for forming a film over a spin-on-glass layer by means of plasma-enhanced chemical-vapor deposition
US5854503A (en) * 1996-11-19 1998-12-29 Integrated Device Technology, Inc. Maximization of low dielectric constant material between interconnect traces of a semiconductor circuit
KR100230405B1 (ko) 1997-01-30 1999-11-15 윤종용 반도체장치의 다층 배선 형성방법
TW331021B (en) * 1997-04-29 1998-05-01 United Microelectronics Corp Manufacturing method of utilizing chemical mechanical polishing planarization pre-metal dielectric
US6057227A (en) * 1997-06-23 2000-05-02 Vlsi Technology, Inc. Oxide etch stop techniques for uniform damascene trench depth
US6265315B1 (en) * 1998-06-24 2001-07-24 Taiwan Semiconductor Manufacturing Company Method for improving chemical/mechanical polish uniformity over rough topography for semiconductor integrated circuits
KR100480230B1 (ko) * 1998-08-05 2005-07-05 주식회사 하이닉스반도체 반도체장치의금속배선형성방법
US6174803B1 (en) 1998-09-16 2001-01-16 Vsli Technology Integrated circuit device interconnection techniques
US6140240A (en) * 1999-01-07 2000-10-31 Vanguard International Semiconductor Corporation Method for eliminating CMP induced microscratches
US6503818B1 (en) 1999-04-02 2003-01-07 Taiwan Semiconductor Manufacturing Company Delamination resistant multi-layer composite dielectric layer employing low dielectric constant dielectric material
US6130149A (en) * 1999-08-16 2000-10-10 Taiwan Semiconductor Manufacturing Company Approach for aluminum bump process
US6916736B2 (en) * 2002-03-20 2005-07-12 Macronix International Co., Ltd. Method of forming an intermetal dielectric layer
JP2005203619A (ja) * 2004-01-16 2005-07-28 Sharp Corp 層間絶縁膜の形成方法
US7119312B2 (en) * 2004-07-09 2006-10-10 Sedlmayr Steven R Microwave fluid heating and distillation method
US20060237802A1 (en) * 2005-04-21 2006-10-26 Macronix International Co., Ltd. Method for improving SOG process

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3881032T2 (de) * 1988-05-26 1993-11-25 Fairchild Semiconductor Verbindungssystem von hoher Leistungsfähigkeit für eine integrierte Schaltung.
US4986878A (en) * 1988-07-19 1991-01-22 Cypress Semiconductor Corp. Process for improved planarization of the passivation layers for semiconductor devices
US5128279A (en) * 1990-03-05 1992-07-07 Vlsi Technology, Inc. Charge neutralization using silicon-enriched oxide layer
US5003062A (en) * 1990-04-19 1991-03-26 Taiwan Semiconductor Manufacturing Co. Semiconductor planarization process for submicron devices
US5252515A (en) * 1991-08-12 1993-10-12 Taiwan Semiconductor Manufacturing Company Method for field inversion free multiple layer metallurgy VLSI processing
JPH06149482A (ja) * 1992-11-11 1994-05-27 Hitachi Ltd 外部記憶装置

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