JPH0946706A6 - クロック再生装置 - Google Patents

Abstract

【目的】デジタルデータの送信方式において、ソフト及びハードウエアを簡素に構成できるクロック再生装置を提供する。
【構成】トランスポート・パケットにて伝送されてきたビット列の中から同期ビットを同期検出回路１１が検出すると、この同期ビットとビット列をＰＣＲ検出回路１２に供給する。ＰＣＲ検出回路１２は再生すべき番組のＰＣＲを含むパケットである場合、ＣＰＵ１４からＰＣＲ検出の指令を受け、ＰＣＲのデータを比較回路２３に供給する。また、同期検出回路１１からカウンタ２４に同期信号が供給されると、その時点でＶＣＯ２８からの計数値をラッチし、この計数値を比較回路２３に入力するが、ＰＣＲを含んだパケットの計数値の時のみ比較するようにＣＰＵ１４から指令されるようにする。
【選択図】図１

Description

【０００１】
【０００１】
【０００２】
【産業上の利用分野】本発明は、デジタルデータの送信方式において、送信側から送られる時刻基準値に基づいて受信側で再生用基準クロックを再生するためのクロック再生装置に関するものである。
【０００３】
【０００２】
【０００４】
【従来の技術】従来のテレビジョン放送ではテレビカメラや記録媒体再生装置から出力されるリアルタイムの映像信号が伝送・送信され、受信機においては受信されたリアルタイムの映像信号を処理して表示している。また、上記の記録媒体の記録フォーマットも基本的にはＶＴＲやＶＤ（ビデオディスク）に代表されるようにリアルタイムでの再生に適するものであった。
【０００５】近年、上記のような映像信号のリアルタイムの記録・再生、伝送・送信には大量の記録媒体を必要とすると共に、広帯域の周波数帯域を必要とすることから、これをデジタル技術を使って効率よく行う方法が研究されてきた。しかし、テレビジョン等の画像データ、特に動画の画像データは一般にデータ量が膨大であり、これをそのまま伝送すると高いビットレートのため広帯域が要求され、またこれをそのまま蓄積すると膨大な記録容量が必要となる。
【０００６】
【０００３】これらの問題を解決する方法としてデジタル画像符号化技術を応用した動画圧縮がある。動画圧縮の規格の一例として、高品質のデジタルビデオ／オーディオ信号を高能率で圧縮する符号化方式の一つとしてＭＰＥＧ（Moving Picture Expert Group ）により提唱されたＭＰＥＧ２（国際規格ＩＳＯ／ＩＥＣ１３８１８−１）がある。このＭＰＥＧ２においては、画像の空間的な方向の情報量削減のためのＤＣＴ（Discrete Cosine Transfom：離散コサイン変換）による入力画像自身の符号化（フレーム内符号化）、入力画像と以前の再生画像との差分を符号化するフレーム間予測符号化、前後の画像から中間の画像を予測する双方向予測符号化、及びこれらの時間方向の予測誤差パワーを減少させるために有効な動き補償（ＭＣ：Motion Conpensation ）等の技術が使用されて動画圧縮が行われる。
【０００７】
【０００４】一方、このようにデータ圧縮されたデジタルデータはパケット形式で伝送することが可能であり、これにより非同期伝送が可能となる。また、ビットレートを上げることで複数チャンネルの時分割多重化ができる。いずれの場合も、送信側と受信側でデータの過不足が生じず、即ち、送信されるデータ処理のスピードに対して受信側での復調のスピードが長期的にならして見たとき遅滞がなく、且つ所定周期のクロックに基づいて映像信号が出力されることが要求される。このような場合、受信側では再生の基準とすべき基準クロックを発生するための内部クロックを持ち、送信側から定期的に送信されるクロック基準データと内部クロックのカウント値を比較し、逐次誤差を補正するように内部クロックの周波数を補正する方法が取られる。
【０００８】
【０００５】図４はＭＰＥＧ２による画像データを送信するトランスポート・パケットを模式的に示したものであり、紙面の左から右の順に送信されるものとする。このトランスポート・パケット１、２は、いずれも或る１つの番組についての画像データを担っているものとする。各トランスポート・パケット１、２には４バイトからなる固定長のヘッダ３が設けられていて、このヘッダ３の先頭にはトランスポート・パケットの先頭を検出するための同期信号である８ビット（０ｘ４７のデータ）の同期ビット４が配置され、また、ヘッダ３の所定位置には１３ビットからなるＰＩＤ（パケットアイデンティファイア）５が設けられ、当該トランスポート・パケットの個別ストリームの属性、即ちどの番組か、画像か音声か等、パケットの内容が示されている。
【０００９】
【０００６】更に、ヘッダ３にはアダプテーション・フィールド制御６が設けてあり、このアダプテーション・フィールド制御６に後続するオプショナル・フィールド７を含むか否かを２ビットで記述している。このオプショナル・フィールド７には画像と音声の復調器を含むＭＰＥＧ２システム復調器において、時刻基準となるＳＴＣ（基準となる同期情報）の値を送信側で意図した値にセット・校正するための情報としてＰＣＲ（プログラム時刻基準参照値）８が設けられている。
【００１０】アダプテーション・フィールド制御６の上位ビットがオプショナル・フィールド７の有無を示し、下位ビットが後述するペイロード９（実行データ）の有無を示している。
【００１１】ペイロード９は実際の画像又は音声データが収納されている部分である。トランスポート・パケットにオプショナル・フィールド７が含まれない場合は拡張予備等の可変長のデータを設けることによってトランスポート・パケットを常に１８８バイトの固定長としている。また、ＰＣＲのデータ長は有効データ部分が３３ビットで無効ビットも含めて６バイトと規定されており、ヘッダ３の先頭からＰＣＲの先頭ビットまでの距離は一定（ＰＣＲの先頭ビットが４９ビット目）に規定されている。このＰＣＲは実際には各番組毎に例えば０．１秒毎に挿入される。また、ＭＰＥＧ２では、ＰＣＲの標準化位置をその有効データ部分（以下、ＰＣＲフィールドという）の最終ビットと規定しているため、復号器側ではＰＣＲフィールドの最終ビットの到着の時点にそのＰＣＲの示す値に従ってクロックを修正することが求められる。
【００１２】
【０００７】次に、トランスポート・パケットの復調方法について図５を用いて説明する。尚、簡略化のため１番組分のパケット受信装置のブロック図の説明にとどめる。図５において符号１０は入力端子で、トランスポートパケットを含むデジタル信号は入力端子１０から同期検出回路１１に入力される。同期検出回路１１の出力はバッファー回路１３を経てＣＰＵ１４に供給される。ＣＰＵ１４はＰＣＲ検出回路１２に指令を送出するために接続されている。また、同期検出回路１１の出力はＰＣＲ検出回路１２に接続され、ＰＣＲ検出回路１２の出力はＣＰＵ１４に設けられた比較回路２３の一方の入力に接続されている。また、ＰＣＲ検出回路１２の出力はカウンタ２４に後述のラッチ信号を送出するために接続されている。このカウンタ２４の出力は比較回路２３の他方の入力に接続されている。比較回路２３の出力はＰＷＭ（パルス幅変調）波発生回路２６に供給され、このＰＷＭ波発生回路２６の出力をＬＰＦ（ローパスフィルタ）２７で平滑し、得られた直流電圧でＶＣＯ（電圧制御発振器）２８を制御するように接続されている。
【００１３】上記のカウンタ２４、比較回路２３、ＰＷＭ波発生回路２６、ＬＰＦ２７及びＶＣＯ２８により内部クロック回路が構成されており、ＶＣＯ２８の出力はカウンタ２４、ＣＰＵ１４、映像信号デコーダ１７に夫々接続されている。
【００１４】
【０００８】また、ＣＰＵ１４からの映像信号出力はバッファー回路１５を経て映像信号デコーダ１７に供給され、ここでＶＣＯ２８からの２７ＭＨｚの信号をクロック信号に用い、ＭＰＥＧ２方式に従って映像信号を復調する。復調出力はＮＴＳＣエンコーダ１８によって標準テレビジョン信号とされ、出力端子１９に出力される。一方、ＣＰＵ１４からの音声信号出力はバッファー回路１６を経て音声信号デコーダ２０に供給され、ここでＶＣＯ２８からの信号から新たに設けたＰＬＬ回路２９及びＶＣＯ２８を用いて得られた２４．５ＭＨｚの信号をクロック信号に用い、ＭＰＥＧ方式に従って音声信号を復調する。復調出力はＤＡＣ（デジタル／アナログ変換回路）２１を介してアナログ信号とされ、出力端子２２に出力される。
【００１５】
【０００９】かかる構成において、例えば１番組が４．７１３８７８Ｍｂｐｓのプログラムストリーム４本が多重された２１Ｍｂｐｓのトランスポート・ストリームが伝送され、入力端子１０に入力される。同期検出回路１１は、到来するビット列の中からパケット同期信号である同期ビット４のデータ（０ｘ４７）を検出し、この同期ビット４をビット列と共にＰＣＲ検出回路１２に供給する。また、同期検出回路１１によって区切りが識別できた各パケットは一旦バッファー回路１３に取り込まれた後、適宜ＣＰＵ１４に取り込まれる。同期検出回路１１においては、実行データ等の他のデータ中にも偶然、同期ビット４と同一のデータ（０ｘ４７）が出現する可能性があることから、略所定の間隔で到来する同期ビット４のデ−タ（０ｘ４７）を多数回連続検出することによって、真のパケットの区切りを識別するようにしている。
【００１６】
【００１０】また、ＣＰＵ１４は取り込んだパケット中のＰＩＤ５及びアダプテーション・フィールド制御６を検出する。検出したＰＩＤ５及びアダプテーション・フィールド制御６の内容により、再生すべき番組の画像データ又は音声データを含むパケットであると判別したらそれらのデータを抽出し、画像データは一旦バッファ−回路１５に蓄えた後、映像信号デコーダ１７で復調し、ＮＴＳＣエンコーダ１８を経て出力端子１９に送出する。また、音声データは一旦バッファー回路１６に蓄えた後、音声信号デコーダ２０で復調し、ＤＡＣ２１を経て出力端子２２に送出する。
【００１７】また、パケットが当該番組のＰＣＲ８を含むものである場合は、ＣＰＵ１４はＰＣＲ検出回路１２にＰＣＲ８が記述されているＰＣＲフィールドを検出するように指令する。ＰＣＲ検出回路１２は同期ビット４から所定の位置にあるＰＣＲフィールドを検出し、ＰＣＲ８のデータを抽出して解読し、その結果としてＰＣＲ８が示す数値（基準値）を比較回路２３の一方の入力端に送出する。これと平行してＰＣＲ検出回路１２はＰＣＲフィールドの最終ビットの到来を検出し、この最終ビットが到来した時点でラッチ信号をカウンタ２４に供給する。
【００１８】
【００１１】ＶＣＯ２８の出力は再生された基準クロックとしてＣＰＵ１４及び映像復調回路１７に出力される一方、カウンタ２４に供給され波数が計数される。計数は常時継続して行われており、供給された上記ラッチ信号のタイミングでカウンタ２４の計数値がラッチされ（計数自体は停止せず、その時の途中経過値が別に保持される）、比較回路２３の他の入力端に入力される。比較回路２３ではＰＣＲ検出回路１２の出力とカウンタ２４に出力の計数値を比較し、内部クロックの進み遅れを示す差分（誤差）を求め、これに応じた信号をＰＷＭ波発生回路２６に送出する。ＰＷＭ波発生回路２６は、この信号により差分をパルス幅に反映させたＰＷＭ波を出力する。ＬＰＦ２７は、このＰＷＭ波の基本周波数成分やその高調波成分の他に、逐次得られる差分の比較的速い変動成分を除去し、直流電圧としてＶＣＯ２８に出力し、ＶＣＯ２８の発振周波数をこの差分が縮まる方向に修正する。
【００１９】前述のＭＰＥＧ２の規格に沿うために、上記の比較及びＰＷＭ波の生成はＶＣＯ２８の制御がＰＣＲフィールドの最終ビット時点で行われるようにする。以上により、原画像データを過不足なく復調して再生するための基準クロックが再生される。
【００２０】
【００１２】
【００２１】
【発明が解決しようとする課題】上述したようにＭＰＥＧ２の規定通りにクロックを再生するための構成にはＰＣＲフィールドの最終ビット時点を検出する検出手段が必要であり、且つ、それまでにＰＣＲの解読を完了しなければならないので、構成が複雑になる。即ち、ＰＣＲが到来した時点で、そのＰＣＲに基づいてクロックを修正することは、その時点までにそのＰＣＲの解読が終了し、且つ比較が終了していなければならないということであり、技術的に困難がある。つまり、ハードウエアで実現するには高速の回路が必要となり、ソフトウエアで実現するためには極めて高速のＣＰＵが必要になる。
【００２２】本発明は上述した問題点に着目してなされたもので、ソフトウエアやハードウエアを簡素に構成できるクロック再生装置を提供することにある。
【００２３】
【００１３】
【００２４】
【課題を解決するための手段】本発明は上述の課題を解決するためになされたものであり、送信側からパケットで順次送信され基準クロックに基づいて再生すべきデータを受信側において再生するための基準クロックを受信側で再生するためのクロック再生装置であって、パケットは所定の同期ビットを有し、少なくとも一部のパケットにはそのパケットの所定ビット数目を標本化位置とした基準クロックの計数基準値に関する情報を記述するフィールドが有るものであり、クロック再生装置は、パケットの同期ビットを検出する同期検出手段と、フィールドを検出しこのフィールドに記述された情報に基づいて計数基準値を求める計数基準検出手段と、制御信号により発振周波数が制御されこの発振出力を再生基準クロックとする可変周波発振手段と、再生基準クロックを計数する計数手段と、同期ビットの検出時点の再生基準クロックの計数値を記憶する記憶手段と、フィールドが検出されたときのみ、そのフィールドに記述された計数基準値とフィールドが検出された少なくとも今回のパケットにおける計数値とに基づいて制御信号を出力する比較手段とを備えて構成する。
【００２５】また、標本化位置がフィールドの最終ビットである場合、制御信号の出力時点がこのフィールドの最終ビットより後の所定時間内であることを特徴とする。
【００２６】
【００１４】
【００２７】
【作用】本発明のクロック再生装置においては、可変周波数発振手段の発振出力を再生基準クロックとして用い、計数手段はこのクロックを計数する。同期検出手段がパケットの同期信号を検出すると記憶手段はこの時点の計数値を記憶する。一方、計数基準検出手段はパケット中の基準クロックに関する計数基準値を記述したフィールドを検出すると共に、そこに記述された計数基準値を求める。比較手段はこのフィールドが検出されたときのみ、計数基準値とクロックの計数値とに基づいて可変周波数発振手段の発振周波数を制御する制御信号を出力する。
【００２８】これにより、可変周波数発振手段の発振周波数は、クロック波数の累計値が計数基準値に基づいた値にある一定の距離（時間差）分の偏倚をもって追従するようにフィードバック制御されるので、送信側に対して、長時間で見れば進み遅れのない基準クロックを再生することができる。
【００２９】また、本発明においては、クロックの計数値記憶タイミングが計数基準値の標本化位置と一致していなくてよいことを利用しているから、可変周波数発信手段の制御タイミングもこれと一致させなくても良いことになり、所定時間内に制御するようにした。
【００３０】これにより、かかる処理を行うハードウエアやソフトウエアの処理速度を遅くすることができる。
【００３１】
【００１５】
【００３２】
【実施例】本発明の実施例を図１を用いて説明する。尚、図１において図５に示した従来例のブロックに相当する部分には同一の符号を付し、重複する説明を省略する。ブロック図上異なる点は、従来例ではＰＣＲ検出回路１２の出力がラッチ信号としてカウンタ２４に接続されていたのに対し、本発明の実施例では同期検出回路１１の出力がラッチ信号として直接カウンタ２４に接続されている点である。
【００３３】動作の詳細については以下に説明する。
【００３４】先ず、トランスポート・パケットにて伝送されてきたビット列が入力端子１０を経て同期検出手段としての同期検出回路１１に入力される。同期検出回路１１は到来するビット列の中からパケット同期信号である同期ビット４のデータ（０ｘ４７）を検出すると、この同期ビット４をビット列と共に計数基準検出手段としてのＰＣＲ検出回路１２に供給する。
【００３５】
【００１６】また、同期検出回路１１によって区切りが識別できた各パケットはバッファー回路１３を介し、ＣＰＵ１４に取り込まれる。ＣＰＵ１４は取り込んだパケット中のＰＩＤ５及びアダプテーション・フィールド制御６を検出し、再生すべき番組の画像データ又は音声データを含むパケットであることを判別した場合はそれらのデータを抽出して夫々バッファー回路１５、１６に送出する。これと同時にＣＰＵ１４は当該番組のＰＣＲ８を含むパケットであるか判断し、パケットが当該番組のＰＣＲ８を含むものである場合はＰＣＲ検出回路１２にＰＣＲ８が記述されているＰＣＲフィールドを検出するように指令する。ＰＣＲ検出回路１２はＣＰＵ１４からこの指令を受けるとＰＣＲフィールドを検出し、そこに記述されているＰＣＲ８に関するデータを抽出して比較手段としての比較回路２３に一方の入力として供給する。また、同期検出回路１１は計数手段としてのカウンタ２４に上記検出された同期ビット４をラッチ信号として供給する。カウンタ２４は同期ビット４が入力された時点で、可変周波発振手段としてＶＣＯ２８出力の計数値をラッチする。つまり、当該番組と関係のないパケットの時でも全てラッチし、その時の計数値（途中経過値）を比較回路２３に他方の入力として供給する。しかし、ＣＰＵ１４によって当該番組のＰＣＲ８を含んだパケットの時の計数値の時のみ比較が行われるようにされている。
【００３６】
【００１７】（１）ＰＣＲ値が増加値の場合
ここで、カウンタ２４の計数値とＰＣＲ値の比較処理の方法を図２のフローチャートを用いて説明する。ここで用いられるＰＣＲ値は前回のＰＣＲ標準化位置からのクロックの進み（増加値）を示すものとする。また、パケット受信装置の電源が入るとカウンタ２４はリセットされ、すぐに計数を開始し、所定の最大値（上記予測される増加値より十分大きければよい）まで達すると０に戻って再び計数を繰り返すようになされている。尚、フローチャート中に用いられる符号の意味は以下に示すものとする。
【００３７】ＣＣ ：カウンタ２４の現在の計数値
ＣＭ ：カウンタ２４の途中経過値
ＣＭＬ：１回前の途中経過値
先ずステップＳ１において同期検出回路１１は、同期信号（同期ビット４）の到来を監視し、同期信号が検出されない場合はステップＳ１に戻る。同期信号が検出されるとカウンタ２４の現在の計数値ＣＣを途中経過値ＣＭとして記憶するためのラッチ信号をカウンタ２４に出力する。即ち、ステップＳ２に移行して、カウンタ２４は現在の計数値ＣＣをラッチし、ＣＰＵ１４はこの値を途中経過値ＣＭとして記憶する。次にＣＰＵ１４はステップＳ３で取り込んだパケット中のＰＩＤを検出する。そしてステップＳ４に移行し、検出したＰＩＤにより、そのパケットが当該番組のＰＣＲを含むかが判定される。
【００３８】
【００１８】ＰＣＲを含まない場合は、ステップＳ１に戻り、次の同期信号の到来を監視する。また、ＰＣＲを含んでいる場合は、次のステップＳ５に移行する。ステップＳ５でＣＰＵ１４はステップＳ２で記憶したカウンタ２４の途中経過値ＣＭを次にＰＣＲが到来したときの途中経過値ＣＭに対する１回前の途中経過値ＣＭＬとして記憶する。尚、ここまでは電源投入以降、最初の当該番組のＰＣＲを検出するまでの予備的な動作である。その後、ステップＳ６に移行し、同期信号の到来を監視する。検出されない場合はステップＳ６に戻る。同期信号が検出されるとカウンタ２４の現在の計数値ＣＣを途中経過値ＣＭとして記憶するためのラッチ信号をカウンタ２４に出力する。即ち、ステップＳ７に移行し、カウンタ２４の現在の計数値ＣＣをラッチし、ＣＰＵ１４はこの値を途中経過値ＣＭとして記憶する。次にＣＰＵ１４はステップＳ８で、取り込んだパケット中のＰＩＤを検出する。そして、ステップＳ９に移行し、検出したＰＩＤにより、そのパケットが当該番組のＰＣＲを含むかを判定する。
【００３９】
【００１９】ＰＣＲを含まない場合は、ステップＳ６に戻り、次の同期信号の到来を監視する。ＰＣＲを含んでいる場合は、ＣＰＵ１４はＰＣＲ検出回路１２にその値を読み取らせて比較回路２３に入力させ、次のステップＳ１０に移行する。ステップＳ１０でＣＰＵ１４はステップＳ７で記憶したカウンタ２４の今回の途中経過値ＣＭから１回前の途中経過値ＣＭＬを引き、増加値△ＣＣとして比較回路２３に入力する。
【００４０】尚、この差が負となった場合は、計数中に最大値を越えたということであるから、この最大値を加算することで補正する。次に、ステップＳ１１に移行して、ＣＰＵ１４は今回の途中経過値ＣＭを次にＰＣＲが到来したときの途中経過値ＣＭに対する１回前の途中経過値ＣＭＬとして記憶する。その後、ステップＳ１２に移行して、比較回路２３は増加値△ＣＣとステップＳ９で記憶したＰＣＲ値とを比較する。そして、ステップＳ１３に移行して、比較回路２３はステップＳ１２の比較の結果に応じてクロック周波数修正のための制御信号を生成し、ＰＷＭ波発生回路２６に供給する。その後、ステップＳ６に戻り、次の同期信号の到来を監視する。
【００４１】
【００２０】（２）ＰＣＲ値が累積値の場合
ＰＣＲが累積値であり、或る最大値を持って循環するような場合、例えば最大値を１００００とし、ＰＣＲ毎に１０００、２０００、・・・、１００００（＝０）、１０００、・・・というように計数する方式の場合、カウンタ２４もこの最大値を周期に循環的に計数するように設定する。この場合のフローチャートを図３に示した。
【００４２】この場合においても、カウンタ２４はパケット受信装置の電源が入るとリセットされ、すぐに計数を開始する。しかし、ＰＣＲ値とは最大値を同一として同期して循環するとしても、数値自体が一致しているとは限らない。ステップＳ１からステップＳ５までは、電源投入後、初めて到来するＰＣＲにより、この両者のずれＣＡを求めるためのものである。
【００４３】先ず、ステップＳ１において同期検出回路１１は同期信号の到来を監視し、同期信号が検出されない場合はステップＳ１に戻る。同期信号が検出されるとカウンタ２４の現在の計数値ＣＣを途中経過値ＣＭとして記憶するためのラッチ信号をカウンタ２４に出力する。即ち、ステップＳ２に移行して、カウンタ２４は現在の計数値ＣＣをラッチし、ＣＰＵ１４はこの値を途中経過値ＣＭとして記憶する。次にＣＰＵ１４はステップＳ３で取り込んだパケット中のＰＩＤを検出する。そしてステップＳ４に移行し、検出したＰＩＤにより、そのパケットが当該番組のＰＣＲを含むかを判定する。
【００４４】ＰＣＲを含まない場合は、ステップＳ１に戻り、次の同期信号の到来を監視する。また、ＰＣＲを含んでいる場合は、ＣＰＵ１４はＰＣＲ検出回路１２をしてその値を読み取らせて記憶し、ステップＳ５に移行する。ステップＳ５でＣＰＵ１４は、ステップＳ４で記憶したＰＣＲ値からステップＳ２で記憶した途中経過値ＣＭを減算し、ずれＣＡとして記憶する。
【００４５】その後、ステップＳ６に移行し、同期信号の到来を監視する。検出されない場合はステップＳ６に戻る。同期信号が検出されるとカウンタ２４の現在の計数値ＣＣを途中経過値ＣＭとして記憶するためのラッチ信号をカウンタ２４に出力する。
【００４６】
【００２１】即ち、ステップＳ７に移行し、カウンタ２４の現在の計数値ＣＣをラッチし、ＣＰＵ１４はこの値を途中経過値ＣＭとして記憶する。次にＣＰＵ１４はステップＳ８で、取り込んだパケット中のＰＩＤを検出する。そして、ステップＳ９に移行し、検出したＰＩＤにより、そのパケットが当該番組のＰＣＲを含むかを判定する。ＰＣＲを含まない場合は、ステップＳ６に戻り、次の同期信号の到来を監視する。ＰＣＲを含んでいる場合は、ＣＰＵ１４はＰＣＲ検出回路１２にその値を読み取らせて比較回路２３に入力させ、次のステップＳ１０に移行する。ステップＳ１０において、ＣＰＵ１４はステップＳ７で記憶した途中経過値ＣＭと、ステップＳ５で記憶したずれＣＡとを加算し、比較回路２３に入力する。比較回路２３はこの加算値とステップＳ９で入力されたＰＣＲ値とを比較する。そして、ステップＳ１１に移行して、比較回路２３はステップＳ１０の比較の結果に応じてクロック周波数修正のための制御信号を生成し、ＰＷＭ波発生回路２６に供給する。その後、ステップＳ６に戻り、次の同期信号の到来を監視する。
【００４７】尚、この方法では数値が最大値を持って循環しているので、常に同様な計算を行うと比較の結果が最大値分だけずれることが生じる。このような場合は、適宜最大値を加減することで比較結果を正しい範囲内に収めるように修正する。
【００４８】
【００２２】上記（１）、（２）のいずれにおいても、クロック波数累積値のＰＣＲに基づく値に対する誤差が収束するようにＶＣＯ２８の発振周波数がフィードバック制御される。
【００４９】ここで、最終的にＶＣＯ２８を制御するタイミングは、ＰＣＲ標準化位置（ＭＰＥＧ２においてはＰＣＲフィールドの最終ビット）である必要はなく、これより後であっても、タイミングのばらつきが無視できる程度であれば所定時間後でよいとすることができる。即ち、本発明においてはそもそも現在のクロックの計数値を読み込むタイミングを同期信号の時点とし、ＰＣＲ標準化位置からずれた時点としても上記フィードバック制御が可能であることに着目してなされたものであるから、もはやＶＣＯ２８の制御タイミングがＰＣＲ標準化位置である必要はないのである。
【００５０】よって、上記のようなステップを実行するハードウエア若しくはソフトウエアの処理速度は格別に高速である必要がなく、汎用のものが使用でき、従って装置の構成を簡素化することができる。
【００５１】
【００２３】尚、本発明における実施例の説明では、デジタルデータの伝送方式をパケットとして説明してきたが、これに限定されず、またパケット形式であったとしても固定長である必要はない。即ち、少なくともクロック基準信号に関して何らかの識別情報や同期信号が存在し、これら識別情報や同期信号から一定距離（時間）の関係でクロック基準信号が送信される形式のものであれば良い。
【００５２】また、送信すべきデジタルデータはＭＰＥＧ等による圧縮画像データに限らず、例えば音声データ、ＭＩＤＩデータ、ゲームソフト、コンピュータソフト等でも良い。即ち、送信されるクロック基準に基づいて受信側で所定の基準クロックを再生し、これに基づいてデータを再生するようにしたデータ通信全般に適用することができる。
【００５３】
【００２４】
【００５４】
【発明の効果】以上述べたように、本発明においては再生基準クロックの計数時点をパケット同期信号の検出時点としたので、計数基準値の標本化位置を検出する手段が不要になり、装置を簡素化することができる。また、可変周波数発振手段の発振周波数制御タイミングを計数基準値の標本化位値より所定時間後としたので、ハードウエアやソフトウエアの処理速度を遅くすることができ、装置を更に簡素化することができる。
【図面の簡単な説明】
【図１】本発明の実施例におけるパケット受信装置のブロック図。
【図２】本発明におけるクロック再生装置のフローチャート図（実施例１）。
【図３】本発明におけるクロック再生装置のフローチャート図（実施例２）。
【図４】ＭＰＥＧ２による画像データを送信するトランスポート・パケットの模式図。
【図５】従来例のパケット受信装置のブロック図。
【符号の説明】
１０・・・入力端子
１１・・・同期検出回路
１２・・・ＰＣＲ検出回路
１３・・・バッファー回路
１４・・・ＣＰＵ
２３・・・比較回路
２４・・・カウンタ
２６・・・ＰＷＭ波発生回路
２７・・・ＬＰＦ
２８・・・ＶＣＯ

Claims (2)

1. 送信側からパケットで順次送信され基準クロックに基づいて再生すべきデータを受信側において再生するための前記基準クロックを前記受信側で再生するためのクロック再生装置であって、
   前記パケットは所定の同期ビットを有し、少なくとも一部の前記パケットにはそのパケットの所定ビット数目を標本化位置とした前記基準クロックの計数基準値に関する情報を記述するフィールドが有るものであり、
   前記クロック再生装置は、
   前記パケットの同期ビットを検出する同期検出手段と、
   前記フィールドを検出しこのフィールドに記述された前記情報に基づいて前記計数基準値を求める計数基準検出手段と、
   制御信号により発振周波数が制御されこの発振出力を前記再生基準クロックとする可変周波発振手段と、
   前記再生基準クロックを計数する計数手段と、
   前記同期ビットの検出時点の前記再生基準クロックの計数値を記憶する記憶手段と、
   前記フィールドが検出されたときのみ、そのフィールドに記述された前記計数基準値と前記フィールドが検出された少なくとも今回のパケットにおける前記計数値とに基づいて前記制御信号を出力する比較手段とを備えたことを特徴とするクロック再生装置。
2. 前記標本化位置は前記フィールドの最終ビットであり、
   前記制御信号の出力時点が前記フィールドの最終ビットより後の所定時間内であることを特徴とする請求項１記載のクロック再生装置。