JPH0945643A - 半導体ウェハ及びその製造方法 - Google Patents
半導体ウェハ及びその製造方法Info
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- JPH0945643A JPH0945643A JP7226936A JP22693695A JPH0945643A JP H0945643 A JPH0945643 A JP H0945643A JP 7226936 A JP7226936 A JP 7226936A JP 22693695 A JP22693695 A JP 22693695A JP H0945643 A JPH0945643 A JP H0945643A
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- JP
- Japan
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- semiconductor wafer
- polishing
- peripheral edge
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- waxless
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02008—Multistep processes
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B28—WORKING CEMENT, CLAY, OR STONE
- B28D—WORKING STONE OR STONE-LIKE MATERIALS
- B28D5/00—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/974—Substrate surface preparation
Abstract
(57)【要約】
【課題】 テンプレートを使用したワックスレス研磨に
より生じた加工歪がその周縁部にない半導体ウェハを提
供する。 【解決手段】 半導体ウェハをテンプレートを使用した
ワックスレス研磨により研磨した後に、半導体ウェハの
周縁部をミラー面取り、又はエッチングする。
より生じた加工歪がその周縁部にない半導体ウェハを提
供する。 【解決手段】 半導体ウェハをテンプレートを使用した
ワックスレス研磨により研磨した後に、半導体ウェハの
周縁部をミラー面取り、又はエッチングする。
Description
【０００１】
【発明の属する技術分野】本発明は、表面（おもて
面）、又は表裏両面をワックスレス研磨、特にテンプレ
ートを使用した研磨方法により研磨して製造される半導
体ウェハおよびその製造方法に関するものである。
面）、又は表裏両面をワックスレス研磨、特にテンプレ
ートを使用した研磨方法により研磨して製造される半導
体ウェハおよびその製造方法に関するものである。
【０００２】
【発明が解決しようとする課題】近年、集積回路の製造
技術の発展に伴い、デバイス工程で使用される半導体ウ
ェハの品質向上が要求されてきている。特に、半導体ウ
ェハの周辺部における歩留りを向上させるために、表面
のみならず周縁部に欠陥の少ない半導体ウェハを製造す
る必要がある。特に、テンプレートを使用し、半導体ウ
ェハの片面若しくは両面を片面ずつワックスレス研磨す
る方法においては、テンプレートと半導体ウェハの周縁
部が衝突することにより生ずる酸化誘起積層欠陥（以下
ＯＳＦという）を含む加工歪みを取り除かなくてはなら
ないという問題がある。
技術の発展に伴い、デバイス工程で使用される半導体ウ
ェハの品質向上が要求されてきている。特に、半導体ウ
ェハの周辺部における歩留りを向上させるために、表面
のみならず周縁部に欠陥の少ない半導体ウェハを製造す
る必要がある。特に、テンプレートを使用し、半導体ウ
ェハの片面若しくは両面を片面ずつワックスレス研磨す
る方法においては、テンプレートと半導体ウェハの周縁
部が衝突することにより生ずる酸化誘起積層欠陥（以下
ＯＳＦという）を含む加工歪みを取り除かなくてはなら
ないという問題がある。
【０００３】本発明は、上記問題に鑑みなされたもの
で、ワックスレス研磨で生じた半導体ウェハ周縁部の加
工歪、特にＯＳＦを除去した半導体ウェハ及びその製造
方法を提供することを目的とするものである。
で、ワックスレス研磨で生じた半導体ウェハ周縁部の加
工歪、特にＯＳＦを除去した半導体ウェハ及びその製造
方法を提供することを目的とするものである。
【０００４】
【課題を解決するための手段】このため本発明では、ラ
ップドウェハの片面のみ、又は両面をワックスレス研磨
により研磨した半導体ウェハにおいて、テンプレートを
使用したワックスレス研磨により生じた加工歪が半導体
ウェハの周縁部にないようにしたものである。また、そ
の半導体ウェハの製造方法を、インゴットをスライスし
て半導体ウェハを得、スライスされた半導体ウェハの周
縁部を面取りし、面取りされた半導体ウェハの切断面を
ラッピングし、ラッピングされた半導体ウェハの表面
（おもて面）のみ、又は表裏両面を片面ずつテンプレー
トを使用したワックスレス研磨により研磨し、研磨され
た半導体ウェハの周縁部をミラー面取り、又はエッチン
グし、面取りされた半導体ウェハの表面（おもて面）、
又は表裏両面を鏡面仕上げし、鏡面仕上げされた半導体
ウェハを洗浄するようにしたものである。さらに、半導
体ウェハの製造方法を、インゴットをスライスして半導
体ウェハを得、スライスされた半導体ウェハの周縁部を
面取りし、面取りされた半導体ウェハの切断面をラッピ
ングし、ラッピングされた半導体ウェハの表面（おもて
面）のみ、又は表裏両面を片面ずつテンプレートを使用
したワックスレス研磨により研磨し、研磨された半導体
ウェハの表面（おもて面）、又は表裏両面を鏡面仕上げ
し、鏡面仕上げされた半導体ウェハの周縁部をミラー面
取り、又はエッチングし、面取りされた半導体ウェハを
洗浄するようにしたものである。また、ラップドウェハ
の片面のみ、または、両面を片面ずつテンプレートを使
用したワックスレス研磨により研磨した後に、研磨され
た片面若しくは両面を鏡面仕上げ研磨する半導体ウェハ
の製造方法において、前記鏡面仕上げ研磨の前または後
に半導体ウェハの周縁部をミラー面取りまたはエッチン
グし、その後にその周縁部に残存する酸化誘起積層欠陥
（ＯＳＦ）の数を解析するようにしたものである。
ップドウェハの片面のみ、又は両面をワックスレス研磨
により研磨した半導体ウェハにおいて、テンプレートを
使用したワックスレス研磨により生じた加工歪が半導体
ウェハの周縁部にないようにしたものである。また、そ
の半導体ウェハの製造方法を、インゴットをスライスし
て半導体ウェハを得、スライスされた半導体ウェハの周
縁部を面取りし、面取りされた半導体ウェハの切断面を
ラッピングし、ラッピングされた半導体ウェハの表面
（おもて面）のみ、又は表裏両面を片面ずつテンプレー
トを使用したワックスレス研磨により研磨し、研磨され
た半導体ウェハの周縁部をミラー面取り、又はエッチン
グし、面取りされた半導体ウェハの表面（おもて面）、
又は表裏両面を鏡面仕上げし、鏡面仕上げされた半導体
ウェハを洗浄するようにしたものである。さらに、半導
体ウェハの製造方法を、インゴットをスライスして半導
体ウェハを得、スライスされた半導体ウェハの周縁部を
面取りし、面取りされた半導体ウェハの切断面をラッピ
ングし、ラッピングされた半導体ウェハの表面（おもて
面）のみ、又は表裏両面を片面ずつテンプレートを使用
したワックスレス研磨により研磨し、研磨された半導体
ウェハの表面（おもて面）、又は表裏両面を鏡面仕上げ
し、鏡面仕上げされた半導体ウェハの周縁部をミラー面
取り、又はエッチングし、面取りされた半導体ウェハを
洗浄するようにしたものである。また、ラップドウェハ
の片面のみ、または、両面を片面ずつテンプレートを使
用したワックスレス研磨により研磨した後に、研磨され
た片面若しくは両面を鏡面仕上げ研磨する半導体ウェハ
の製造方法において、前記鏡面仕上げ研磨の前または後
に半導体ウェハの周縁部をミラー面取りまたはエッチン
グし、その後にその周縁部に残存する酸化誘起積層欠陥
（ＯＳＦ）の数を解析するようにしたものである。
【０００５】
【発明の実施の形態】次に、本発明に係る半導体ウェハ
及びその製造方法の各実施例を図面に基づき説明する。
図１は本発明に係る半導体ウェハの製造方法を示す工程
図、図２はテンプレートを使用したワックスレス研磨を
示す分解斜視図、図３はテンプレートを使用したワック
スレス研磨の研磨面を示す部分断面図、図４は本発明に
係る半導体ウェハの製造方法の各工程ににおけるＯＳＦ
評価の変化を示すグラフである。
及びその製造方法の各実施例を図面に基づき説明する。
図１は本発明に係る半導体ウェハの製造方法を示す工程
図、図２はテンプレートを使用したワックスレス研磨を
示す分解斜視図、図３はテンプレートを使用したワック
スレス研磨の研磨面を示す部分断面図、図４は本発明に
係る半導体ウェハの製造方法の各工程ににおけるＯＳＦ
評価の変化を示すグラフである。
【０００６】まず本発明に係る半導体ウェハの製造方法
について説明する。図１に示すように、本実施例の半導
体ウェハの製造方法では、インゴットをスライスして半
導体ウェハを得、スライスされた半導体ウェハの周縁部
を面取りし、面取りされた半導体ウェハの切断面をラッ
ピングにより平面化する。次に、このラッピングされた
半導体ウェハの表面（おもて面）のみ、又は表裏両面を
片面ずつテンプレートを使用したワックスレス研磨によ
り研磨する。
について説明する。図１に示すように、本実施例の半導
体ウェハの製造方法では、インゴットをスライスして半
導体ウェハを得、スライスされた半導体ウェハの周縁部
を面取りし、面取りされた半導体ウェハの切断面をラッ
ピングにより平面化する。次に、このラッピングされた
半導体ウェハの表面（おもて面）のみ、又は表裏両面を
片面ずつテンプレートを使用したワックスレス研磨によ
り研磨する。
【０００７】ここで、このテンプレートを使用したワッ
クスレス研磨について説明する。図２に示すように、こ
の研磨方法では貼付プレート４の底面にパッド３を貼付
し、さらに、その底面にテンプレート２を貼付し固定す
る。この貼付プレート２には半導体ウェハ１を保持する
保持孔２１が設けられ、研磨する半導体ウェハ１をそれ
ぞれ嵌合させる。
クスレス研磨について説明する。図２に示すように、こ
の研磨方法では貼付プレート４の底面にパッド３を貼付
し、さらに、その底面にテンプレート２を貼付し固定す
る。この貼付プレート２には半導体ウェハ１を保持する
保持孔２１が設けられ、研磨する半導体ウェハ１をそれ
ぞれ嵌合させる。
【０００８】図３に示すように、保持孔２１に半導体ウ
ェハ１を、押圧板７と上面に研磨クロス５が固定された
定盤６により挟圧し、定盤６を回転させることにより片
面ずつ研磨する。この際、テンプレート２の保持孔２１
の内縁部に半導体ウェハ１の周縁部が当接または衝突す
ることにより、加工歪みが生じる。
ェハ１を、押圧板７と上面に研磨クロス５が固定された
定盤６により挟圧し、定盤６を回転させることにより片
面ずつ研磨する。この際、テンプレート２の保持孔２１
の内縁部に半導体ウェハ１の周縁部が当接または衝突す
ることにより、加工歪みが生じる。
【０００９】この加工歪は、半導体ウェハ周縁部の単位
面積当りのＯＳＦの数を解析することにより、その状態
を知ることができる。すなわち、図４に示すように、こ
のテンプレートを使用したワックスレス研磨をする前
は、その数を示す指数が１０程度であったものが、約１
０倍に急増し、半導体ウェハの周縁部の状態が著しく劣
化することがわかる。
面積当りのＯＳＦの数を解析することにより、その状態
を知ることができる。すなわち、図４に示すように、こ
のテンプレートを使用したワックスレス研磨をする前
は、その数を示す指数が１０程度であったものが、約１
０倍に急増し、半導体ウェハの周縁部の状態が著しく劣
化することがわかる。
【００１０】そこで図１に戻り、このワックスレス研磨
をした半導体ウェハの周縁部をミラー面取りまたはエッ
チングすることにより、図４に示すようにそのＯＳＦ解
析の値は研磨する以前の状態よりよくなる。これは、ワ
ックスレス研磨で生じた加工歪に加え、ワックスレス研
磨以前に存在していたＯＳＦも同時に除去されることを
示している。
をした半導体ウェハの周縁部をミラー面取りまたはエッ
チングすることにより、図４に示すようにそのＯＳＦ解
析の値は研磨する以前の状態よりよくなる。これは、ワ
ックスレス研磨で生じた加工歪に加え、ワックスレス研
磨以前に存在していたＯＳＦも同時に除去されることを
示している。
【００１１】最後にミラー面取りされた半導体ウェハの
片面を仕上研磨により鏡面加工し、仕上研磨された半導
体ウェハを洗浄し工程を終了する。
片面を仕上研磨により鏡面加工し、仕上研磨された半導
体ウェハを洗浄し工程を終了する。
【００１２】尚、上記した工程ではミラー面取りまたは
エッチングといった周縁部の処理をワックスレス研磨の
後に実施しているが、これに限られるものではなく、ワ
ックスレス研磨と最終洗浄との間に行われれば良い。し
たがって、片面仕上げ研磨の後にこの周縁部の処理を行
っても同様の効果が得られる。
エッチングといった周縁部の処理をワックスレス研磨の
後に実施しているが、これに限られるものではなく、ワ
ックスレス研磨と最終洗浄との間に行われれば良い。し
たがって、片面仕上げ研磨の後にこの周縁部の処理を行
っても同様の効果が得られる。
【００１３】
【実施例】次に、本発明に係る具体的実施例を示す。こ
こで便宜上、このＯＳＦの数の解析方法について簡単に
説明する。まず、ワックスレス研磨を終了した半導体ウ
ェハを取り出し、その裏面中心を真空チャックにより保
持し、周縁部に光学顕微鏡を近接させ、半導体ウェハを
回転させながら目視により視野毎にＯＳＦの数を数え、
それぞれを合計して単位面積当たりの値に換算する。
こで便宜上、このＯＳＦの数の解析方法について簡単に
説明する。まず、ワックスレス研磨を終了した半導体ウ
ェハを取り出し、その裏面中心を真空チャックにより保
持し、周縁部に光学顕微鏡を近接させ、半導体ウェハを
回転させながら目視により視野毎にＯＳＦの数を数え、
それぞれを合計して単位面積当たりの値に換算する。
【００１４】実施例１ 表１は本発明に係る半導体ウェハの製造方法のうち、ミ
ラー面取りを用いた製造工程において半導体ウェハの周
縁部のＯＳＦを解析した結果を示す表である。尚、この
実施例におけるミラー面取りは、スラリーを用いたバフ
研磨により行った。
ラー面取りを用いた製造工程において半導体ウェハの周
縁部のＯＳＦを解析した結果を示す表である。尚、この
実施例におけるミラー面取りは、スラリーを用いたバフ
研磨により行った。
【表１】 この表１からわかるように、各半導体ウェハをワックス
レス研磨する前の周縁部における単位面積当たりのＯＳ
Ｆの数に対し、ワックスレス研磨した後では、その値は
約６倍〜１３倍へと急増している。ここで、これらの半
導体ウェハのそれぞれの周縁部をミラー面取りすること
により、それぞれのＯＳＦの数は１０分の１以下に極減
し、さらに、その値はワックスレス研磨する前よりも改
善された値を示している。
レス研磨する前の周縁部における単位面積当たりのＯＳ
Ｆの数に対し、ワックスレス研磨した後では、その値は
約６倍〜１３倍へと急増している。ここで、これらの半
導体ウェハのそれぞれの周縁部をミラー面取りすること
により、それぞれのＯＳＦの数は１０分の１以下に極減
し、さらに、その値はワックスレス研磨する前よりも改
善された値を示している。
【００１５】実施例２ 表２は本発明に係る半導体ウェハの製造方法のうち、エ
ッチングを用いた製造工程において半導体ウェハの周縁
部のＯＳＦを解析した結果を示す表である。尚、この実
施例におけるエッチングは、三種混酸（ＨＦ：ＨＮ
Ｏ３：ＣＨ３ＣＯＯＨ：Ｈ２Ｏ）を使用して行った。
ッチングを用いた製造工程において半導体ウェハの周縁
部のＯＳＦを解析した結果を示す表である。尚、この実
施例におけるエッチングは、三種混酸（ＨＦ：ＨＮ
Ｏ３：ＣＨ３ＣＯＯＨ：Ｈ２Ｏ）を使用して行った。
【表２】 この表２からわかるように、エッチングを用いた製造工
程においても、ワックスレス研磨により周縁部のＯＳＦ
の数が約７倍〜１０倍へと急増した半導体ウェハも、そ
の周縁部をエッチングすることにより、ＯＳＦの数が１
４分の１以下に極減している。さらに、その値はワック
スレス研磨する前の半分以下という優れた値を示してい
る。
程においても、ワックスレス研磨により周縁部のＯＳＦ
の数が約７倍〜１０倍へと急増した半導体ウェハも、そ
の周縁部をエッチングすることにより、ＯＳＦの数が１
４分の１以下に極減している。さらに、その値はワック
スレス研磨する前の半分以下という優れた値を示してい
る。
【００１６】
【発明の効果】本発明では以上のように構成したので、
半導体ウェハをワックスレス研磨することにより生じる
周縁部の加工歪、特にＯＳＦを除去し、デバイス工程に
おける歩留りを向上させることができるという優れた効
果がある。
半導体ウェハをワックスレス研磨することにより生じる
周縁部の加工歪、特にＯＳＦを除去し、デバイス工程に
おける歩留りを向上させることができるという優れた効
果がある。
【図１】本発明に係る半導体ウェハの製造方法を示す工
程図である。
程図である。
【図２】テンプレートを使用したワックスレス研磨を示
す分解斜視図である。
す分解斜視図である。
【図３】テンプレートを使用したワックスレス研磨の研
磨面を示す部分断面図である。
磨面を示す部分断面図である。
【図４】本発明に係る半導体ウェハの製造方法の各工程
ににおけるＯＳＦ評価の変化を示すグラフである。
ににおけるＯＳＦ評価の変化を示すグラフである。
１ 半導体ウェハ ２ テンプレート ２１ 保持孔 ３ パッド ４ 貼付プレート ５ 研磨クロス ６ 定盤 ７ 押圧盤
───────────────────────────────────────────────────── フロントページの続き (72)発明者 一 啓文 宮崎県宮崎郡清武町大字木原1112番地 九 州コマツ電子株式会社内 (72)発明者 山田 直貴 宮崎県宮崎郡清武町大字木原1112番地 九 州コマツ電子株式会社内
Claims (4)
- 【請求項１】 ラップドウェハの片面のみ、又は両面を
ワックスレス研磨により研磨した半導体ウェハにおい
て、テンプレートを使用したワックスレス研磨により生
じた加工歪が半導体ウェハの周縁部にないことを特徴と
する半導体ウェハ。 - 【請求項２】 次の工程からなることを特徴とする半導
体ウェハの製造方法。 （１）インゴットをスライスして半導体ウェハを得る切
断工程。 （２）スライスされた半導体ウェハの周縁部を面取りす
る面取り工程。 （３）面取りされた半導体ウェハの切断面を平面化する
ラッピング工程。 （４）ラッピングされた半導体ウェハの表面（おもて
面）のみ、又は表裏両面を片面ずつテンプレートを使用
したワックスレス研磨により研磨する研磨工程。 （５）研磨された半導体ウェハの周縁部をミラー面取
り、又はエッチングする面取り工程。 （６）面取りされた半導体ウェハの表面（おもて面）、
又は表裏両面を鏡面仕上げする仕上研磨工程。 （７）鏡面仕上げされた半導体ウェハを洗浄する洗浄工
程。 - 【請求項３】 次の工程からなることを特徴とする半導
体ウェハの製造方法。 （１）インゴットをスライスして半導体ウェハを得る切
断工程。 （２）スライスされた半導体ウェハの周縁部を面取りす
る面取り工程。 （３）面取りされた半導体ウェハの切断面を平面化する
ラッピング工程。 （４）ラッピングされた半導体ウェハの表面（おもて
面）のみ、又は表裏両面を片面ずつテンプレートを使用
したワックスレス研磨により研磨する研磨工程。 （５）研磨された半導体ウェハの表面（おもて面）、又
は表裏両面を鏡面仕上げする仕上研磨工程。 （６）鏡面仕上げされた半導体ウェハの周縁部をミラー
面取り、又はエッチングする面取り工程。 （７）面取りされた半導体ウェハを洗浄する洗浄工程。 - 【請求項４】 ラップドウェハの片面のみ、または、両
面を片面ずつテンプレートを使用したワックスレス研磨
により研磨した後に、研磨された片面若しくは両面を鏡
面仕上げ研磨する半導体ウェハの製造方法において、前
記鏡面仕上げ研磨の前または後に半導体ウェハの周縁部
をミラー面取りまたはエッチングし、その後にその周縁
部に残存する酸化誘起積層欠陥（ＯＳＦ）の数を解析す
ることを特徴とする半導体ウェハの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7226936A JPH0945643A (ja) | 1995-07-31 | 1995-07-31 | 半導体ウェハ及びその製造方法 |
| TW085109234A TW372903B (en) | 1995-07-31 | 1996-07-29 | Process and apparatus for fabricating semiconductor wafer |
| US08/824,301 US5747364A (en) | 1995-07-31 | 1997-03-26 | Method of making semiconductor wafers and semiconductor wafers made thereby |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7226936A JPH0945643A (ja) | 1995-07-31 | 1995-07-31 | 半導体ウェハ及びその製造方法 |
| US08/824,301 US5747364A (en) | 1995-07-31 | 1997-03-26 | Method of making semiconductor wafers and semiconductor wafers made thereby |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945643A true JPH0945643A (ja) | 1997-02-14 |
Family
ID=26527421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7226936A Pending JPH0945643A (ja) | 1995-07-31 | 1995-07-31 | 半導体ウェハ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5747364A (ja) |
| JP (1) | JPH0945643A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007306000A (ja) * | 2006-05-11 | 2007-11-22 | Siltronic Ag | 異形成形されたエッジを備えた半導体ウェーハを製作するための方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3620683B2 (ja) * | 1996-12-27 | 2005-02-16 | 信越半導体株式会社 | 半導体ウエーハの製造方法 |
| DE10004578C1 (de) * | 2000-02-03 | 2001-07-26 | Wacker Siltronic Halbleitermat | Verfahren zur Herstellung einer Halbleiterscheibe mit polierter Kante |
| US6709981B2 (en) * | 2000-08-16 | 2004-03-23 | Memc Electronic Materials, Inc. | Method and apparatus for processing a semiconductor wafer using novel final polishing method |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54110783A (en) * | 1978-02-20 | 1979-08-30 | Hitachi Ltd | Semiconductor substrate and its manufacture |
| DE4304849C2 (de) * | 1992-02-21 | 2000-01-27 | Mitsubishi Electric Corp | Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung |
| JP2839801B2 (ja) * | 1992-09-18 | 1998-12-16 | 三菱マテリアル株式会社 | ウェーハの製造方法 |
| JP2853506B2 (ja) * | 1993-03-24 | 1999-02-03 | 信越半導体株式会社 | ウエーハの製造方法 |
| JP2894153B2 (ja) * | 1993-05-27 | 1999-05-24 | 信越半導体株式会社 | シリコンウエーハの製造方法、およびその装置 |
| JPH0779266A (ja) * | 1993-06-30 | 1995-03-20 | Casio Comput Co Ltd | クロック同期方法及び回路 |
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-
1995
- 1995-07-31 JP JP7226936A patent/JPH0945643A/ja active Pending
-
1997
- 1997-03-26 US US08/824,301 patent/US5747364A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007306000A (ja) * | 2006-05-11 | 2007-11-22 | Siltronic Ag | 異形成形されたエッジを備えた半導体ウェーハを製作するための方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5747364A (en) | 1998-05-05 |
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