JPH0933876A - 液晶表示装置用基板 - Google Patents
液晶表示装置用基板Info
- Publication number
- JPH0933876A JPH0933876A JP18512895A JP18512895A JPH0933876A JP H0933876 A JPH0933876 A JP H0933876A JP 18512895 A JP18512895 A JP 18512895A JP 18512895 A JP18512895 A JP 18512895A JP H0933876 A JPH0933876 A JP H0933876A
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- JP
- Japan
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- short
- short ring
- voltage
- substrate
- ring conductive
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Abstract
(57)【要約】
【課題】 マトリクスの配線間に瞬時高電圧がが発生し
ても、円滑に除電してマトリクスの配線間やスイッチン
グ素子での放電を防止する。 【解決手段】 スイッチング素子１６を有するマトリク
ス基板１０上で交差する配線群１１、１３のぞれぞれに
接続されるショートリング導電膜１２、１４の交差部に
電流リーク部１７を形成する基板において、さらにこの
電流リーク部１７に高電圧除電部１８を並列接続する。
ても、円滑に除電してマトリクスの配線間やスイッチン
グ素子での放電を防止する。 【解決手段】 スイッチング素子１６を有するマトリク
ス基板１０上で交差する配線群１１、１３のぞれぞれに
接続されるショートリング導電膜１２、１４の交差部に
電流リーク部１７を形成する基板において、さらにこの
電流リーク部１７に高電圧除電部１８を並列接続する。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置用基板に関
し、とくに基板作製工程で基板に形成するショートリン
グに係わる。
し、とくに基板作製工程で基板に形成するショートリン
グに係わる。
【０００２】
【従来の技術】液晶表示装置例えばスイッチング素子を
各画素に設けたアクティブマトリクス型液晶表示装置
は、一方の基板上に画素電極、スイッチング素子をマト
リクス状に配置し、これらの画素電極をスイッチング素
子を介して配線群に接続した構造になっている。ところ
で製造の過程で真空吸着による基板の運搬やエアナイフ
による加工工程が含まれ、発生する静電気が配線を帯電
させ配線間に不所望な電圧差を生じて放電し、スイッチ
ング素子を破損したり、配線の断線、短絡を生じ、また
配向膜の配向処理方向を乱すなどの不都合を来す。
各画素に設けたアクティブマトリクス型液晶表示装置
は、一方の基板上に画素電極、スイッチング素子をマト
リクス状に配置し、これらの画素電極をスイッチング素
子を介して配線群に接続した構造になっている。ところ
で製造の過程で真空吸着による基板の運搬やエアナイフ
による加工工程が含まれ、発生する静電気が配線を帯電
させ配線間に不所望な電圧差を生じて放電し、スイッチ
ング素子を破損したり、配線の断線、短絡を生じ、また
配向膜の配向処理方向を乱すなどの不都合を来す。
【０００３】このため、各平行に並列された配線群を基
板の周辺部分で帯状導電膜で一体に接続して配線間を短
絡し電位差の発生を防ぐ対策が取られている。この導電
膜をショーとリングといい、一対の基板を合わせて液晶
セルを形成した後に、この導電膜と配線が切離されて導
電膜は除去される。
板の周辺部分で帯状導電膜で一体に接続して配線間を短
絡し電位差の発生を防ぐ対策が取られている。この導電
膜をショーとリングといい、一対の基板を合わせて液晶
セルを形成した後に、この導電膜と配線が切離されて導
電膜は除去される。
【０００４】図５に示すように、ショートリング導電膜
１、２は方形のガラス基板３の側辺と上下辺に延長され
た配線群４、５を基板辺縁部分で短絡するものであり、
画面の水平方向に延長さされた配線群４を短絡するショ
ートリング導電膜１と画面の垂直方向に延長された配線
群５を短絡するショートリング導電膜２とが基板３のコ
ーナーで交差する。交差部分は完全に短絡せずに、薄膜
抵抗素子またはＴＦＴ、ダイオードなど（以下ショート
用トランジスタと称する。）６を配置して、一定の除電
効果を得るとともに、マトリクス間の短絡状態などを測
定し確認できるようにしている。
１、２は方形のガラス基板３の側辺と上下辺に延長され
た配線群４、５を基板辺縁部分で短絡するものであり、
画面の水平方向に延長さされた配線群４を短絡するショ
ートリング導電膜１と画面の垂直方向に延長された配線
群５を短絡するショートリング導電膜２とが基板３のコ
ーナーで交差する。交差部分は完全に短絡せずに、薄膜
抵抗素子またはＴＦＴ、ダイオードなど（以下ショート
用トランジスタと称する。）６を配置して、一定の除電
効果を得るとともに、マトリクス間の短絡状態などを測
定し確認できるようにしている。
【０００５】
【発明が解決しようとする課題】しかしながら、このシ
ョート用トランジスタによる両配線間の除電は低電圧ま
たは緩慢に帯電する場合に効果があるが、瞬時高電圧が
かかる場合はショートトランジスタが放電して破壊した
り、マトリクス中で放電してしまい除電効果がない。こ
れは瞬時高電圧は帯電電荷量が多くショートトランジス
タの電流容量が不足し帯電電荷を逃がし切れないためと
考えられ、このため電流容量の大きいショートトランジ
スタを形成すると、基板上のパターン面積拡大や、低抵
抗化することになり、マトリクス間の短絡有無が確認で
きなくなるという不都合がある。
ョート用トランジスタによる両配線間の除電は低電圧ま
たは緩慢に帯電する場合に効果があるが、瞬時高電圧が
かかる場合はショートトランジスタが放電して破壊した
り、マトリクス中で放電してしまい除電効果がない。こ
れは瞬時高電圧は帯電電荷量が多くショートトランジス
タの電流容量が不足し帯電電荷を逃がし切れないためと
考えられ、このため電流容量の大きいショートトランジ
スタを形成すると、基板上のパターン面積拡大や、低抵
抗化することになり、マトリクス間の短絡有無が確認で
きなくなるという不都合がある。
【０００６】本発明は瞬時高電圧が発生したときに除電
して、上記不都合を解消する液晶表示装置用基板を得る
ことを目的とするものである。
して、上記不都合を解消する液晶表示装置用基板を得る
ことを目的とするものである。
【０００７】
【課題を解決するための手段】本発明は、基板上に複数
列に並列された第１の配線群と、この第１の配線群に交
差して複数列に並列された第２の配線群と、前記第１の
配線群と第２の配線群の各交差部分またはその近傍に設
けられ第１の配線群と第２の配線群に電気的に係合する
スイッチング素子と、前記基板において第１の配線群の
各端部に接続された第１のショートリング導電部と、前
記基板において第２の配線群の各端部に接続された第２
のショートリング導電部と、前記第１のショートリング
導電部と第２のショートリング導電部間に接続されその
交差部分に設けられこれらショートリング導電部間の電
圧を除電する電流リーク部と、前記第１のショートリン
グ導電部と第２のショートリング導電部間に接続され前
記電流リーク部の除電電圧より高い電圧を除電する高電
圧除電部とからなる液晶表示装置用基板を得るものであ
る。
列に並列された第１の配線群と、この第１の配線群に交
差して複数列に並列された第２の配線群と、前記第１の
配線群と第２の配線群の各交差部分またはその近傍に設
けられ第１の配線群と第２の配線群に電気的に係合する
スイッチング素子と、前記基板において第１の配線群の
各端部に接続された第１のショートリング導電部と、前
記基板において第２の配線群の各端部に接続された第２
のショートリング導電部と、前記第１のショートリング
導電部と第２のショートリング導電部間に接続されその
交差部分に設けられこれらショートリング導電部間の電
圧を除電する電流リーク部と、前記第１のショートリン
グ導電部と第２のショートリング導電部間に接続され前
記電流リーク部の除電電圧より高い電圧を除電する高電
圧除電部とからなる液晶表示装置用基板を得るものであ
る。
【０００８】さらに、高電圧除電部が第１のショートリ
ング導電部と第２のショートリング導電部の一部を形成
する導電膜間に絶縁膜が挟持されて構成された液晶表示
装置用基板を得るものである。
ング導電部と第２のショートリング導電部の一部を形成
する導電膜間に絶縁膜が挟持されて構成された液晶表示
装置用基板を得るものである。
【０００９】
【作用】ショートトランジスタ近傍にこのショートトラ
ンジスタに並列接続された高電圧除電部を形成する。こ
の除電部はショートリング導電膜またはその延長部分で
形成した導電膜間に絶縁膜を配置したサンドイッチ構造
であり、導電膜端に電界の集中しやすい鋭角部または針
状部を形成しておくことにより、絶縁膜を通して導電膜
間で放電する。したがって瞬時的に高電圧が第１のショ
ートリング導電膜と第２のショートリング導電膜間に生
じても、この高電圧除電部で放電を生じ、並列接続のシ
ョートトランジスタ中やマトリクス部分でで放電するこ
とがない。
ンジスタに並列接続された高電圧除電部を形成する。こ
の除電部はショートリング導電膜またはその延長部分で
形成した導電膜間に絶縁膜を配置したサンドイッチ構造
であり、導電膜端に電界の集中しやすい鋭角部または針
状部を形成しておくことにより、絶縁膜を通して導電膜
間で放電する。したがって瞬時的に高電圧が第１のショ
ートリング導電膜と第２のショートリング導電膜間に生
じても、この高電圧除電部で放電を生じ、並列接続のシ
ョートトランジスタ中やマトリクス部分でで放電するこ
とがない。
【００１０】低電圧帯電状態では、高電圧除電部は作用
せず、ショートトランジスタで緩慢な除電が行われる。
せず、ショートトランジスタで緩慢な除電が行われる。
【００１１】このように、高電圧除電部とショートトラ
ンジスタとで除電領域を分担することにより、円滑なシ
ョートリング作用を得ることができる。
ンジスタとで除電領域を分担することにより、円滑なシ
ョートリング作用を得ることができる。
【００１２】
【実施例】図１乃至図４は本発明をＴＦＴスイッチング
素子を有するアクティブマトリクス型液晶表示装置の基
板に適用した実施例を示すものである。
素子を有するアクティブマトリクス型液晶表示装置の基
板に適用した実施例を示すものである。
【００１３】図１及び図２において、４辺形のガラス基
板１０の一表面に基板の横方向に伸びる走査線であるゲ
ート配線群１１が複数、並列に配置され、各ゲート配線
の端部が縦方向の第１のショートリング導電膜１２で一
体に接続されている。このゲート配線群１１に直交する
方向に信号線であるソース配線群１３が伸びゲート配線
とソース配線とは各交差部分Ａで絶縁膜が介在して絶縁
される。ソース配線１３は各平行に配置されその端部を
基板下辺で横方向に延びる第２のショートリング導電膜
１４で一括して接続されている。これらの配線群が格子
状に囲む各領域に透明な画素電極１５がマトリクス状に
配置され、交差部分Ａ近傍に配置したａ−Ｓｉでできた
ＴＦＴスイッチング素子１６を経て配線１１、１３に接
続される。
板１０の一表面に基板の横方向に伸びる走査線であるゲ
ート配線群１１が複数、並列に配置され、各ゲート配線
の端部が縦方向の第１のショートリング導電膜１２で一
体に接続されている。このゲート配線群１１に直交する
方向に信号線であるソース配線群１３が伸びゲート配線
とソース配線とは各交差部分Ａで絶縁膜が介在して絶縁
される。ソース配線１３は各平行に配置されその端部を
基板下辺で横方向に延びる第２のショートリング導電膜
１４で一括して接続されている。これらの配線群が格子
状に囲む各領域に透明な画素電極１５がマトリクス状に
配置され、交差部分Ａ近傍に配置したａ−Ｓｉでできた
ＴＦＴスイッチング素子１６を経て配線１１、１３に接
続される。
【００１４】すなわち、ＴＦＴのゲート電極はゲート配
線１１に、ソース電極はソース配線１３に、ドレイン電
極は画素電極１５に接続される。
線１１に、ソース電極はソース配線１３に、ドレイン電
極は画素電極１５に接続される。
【００１５】基板１０のコーナー領域に第１のショート
リング導電膜１２と第２のショートリング導電膜１４の
交差部があり、ショートトランジスタ１７と高電圧除電
部１８が両ショートリング導電部１２、１４に並列接続
されている。
リング導電膜１２と第２のショートリング導電膜１４の
交差部があり、ショートトランジスタ１７と高電圧除電
部１８が両ショートリング導電部１２、１４に並列接続
されている。
【００１６】図３に示すように、ショートトランジスタ
１７は、ＴＦＴスイッチング素子の形成時に同時にパタ
ーン化されるもので、基板１０上にまず、ゲート配線１
１と同時に形成したショートリング導電膜１２の延長部
１２ａを形成し、次にＴＦＴゲートの絶縁膜形成時に同
時にパターン化した絶縁膜１９を積層し、さらにＴＦＴ
のａ−Ｓｉ形成と同時に、この絶縁膜上にａ−Ｓｉ膜２
０を形成する。
１７は、ＴＦＴスイッチング素子の形成時に同時にパタ
ーン化されるもので、基板１０上にまず、ゲート配線１
１と同時に形成したショートリング導電膜１２の延長部
１２ａを形成し、次にＴＦＴゲートの絶縁膜形成時に同
時にパターン化した絶縁膜１９を積層し、さらにＴＦＴ
のａ−Ｓｉ形成と同時に、この絶縁膜上にａ−Ｓｉ膜２
０を形成する。
【００１７】延長部１２ａ上の絶縁膜１９とａ−Ｓｉ膜
２０の一部にスルーホール２０ａを形成し、この部分の
上層金属膜１２ｂと、この膜から所定の間隔離れてソー
ス配線と同時にパターン化して蒸着した金属膜１４ａを
ａ−Ｓｉ膜上に形成する。金属膜１２ｂは第１のショー
トリング導電膜１２に電気的に接続され、一方、金属膜
１４ａは第２のショートリング導電膜１４の一部を形成
する。すなわち、第１のショートリング導電膜１２と第
２のショートリング導電膜１４はａ−Ｓｉ膜２０を介し
て接続される構造になり、この金属膜１２ｂ、１４ａ間
のａ−Ｓｉ膜が抵抗膜として機能することになる。この
ａ−Ｓｉ膜の暗抵抗は１０9 Ωｃｍ以上であり、金属膜
間の間隔と膜厚により抵抗値が設定される。一例として
膜厚１μｍ、配線幅１ｍｍとして間隔５０μｍであり、
抵抗値は５×１０11Ωである。
２０の一部にスルーホール２０ａを形成し、この部分の
上層金属膜１２ｂと、この膜から所定の間隔離れてソー
ス配線と同時にパターン化して蒸着した金属膜１４ａを
ａ−Ｓｉ膜上に形成する。金属膜１２ｂは第１のショー
トリング導電膜１２に電気的に接続され、一方、金属膜
１４ａは第２のショートリング導電膜１４の一部を形成
する。すなわち、第１のショートリング導電膜１２と第
２のショートリング導電膜１４はａ−Ｓｉ膜２０を介し
て接続される構造になり、この金属膜１２ｂ、１４ａ間
のａ−Ｓｉ膜が抵抗膜として機能することになる。この
ａ−Ｓｉ膜の暗抵抗は１０9 Ωｃｍ以上であり、金属膜
間の間隔と膜厚により抵抗値が設定される。一例として
膜厚１μｍ、配線幅１ｍｍとして間隔５０μｍであり、
抵抗値は５×１０11Ωである。
【００１８】図４は高電圧除電部１８を拡大して示す。
第１のショートリング導電膜１２の延長部１２ｃと第２
のショートリング導電膜１４の延長部１４ｂ間にＳｉＯ
X 絶縁膜２１とａ−Ｓｉ膜２２が挟持されている。この
延長部１２ｃ、１４ｂおよび絶縁膜２１、ａ−Ｓｉ膜２
２はマトリクスのＴＦＴスイッチング素子形成時に同時
にパターン化して形成される。
第１のショートリング導電膜１２の延長部１２ｃと第２
のショートリング導電膜１４の延長部１４ｂ間にＳｉＯ
X 絶縁膜２１とａ−Ｓｉ膜２２が挟持されている。この
延長部１２ｃ、１４ｂおよび絶縁膜２１、ａ−Ｓｉ膜２
２はマトリクスのＴＦＴスイッチング素子形成時に同時
にパターン化して形成される。
【００１９】各ショートリング導電膜の延長部は図２に
示すように、先端部１２ｄ、１４ｃを尖った鋭角状に形
成して、いわゆる避雷針パターンになっており、この部
分にて電界が集中して放電しやすい状態にしてある。放
電は絶縁膜を通してなされ、絶縁膜及びａ−Ｓｉ膜の層
厚が１μｍの場合、帯電電圧２０Ｖ以上で効果がある。
絶縁膜はＳｉＮなど他の絶縁膜でもよく、またａ−Ｓｉ
膜はＴＦＴ形成時に同時パターン化したために形成され
たものであるため、必ずしも必要ではない。
示すように、先端部１２ｄ、１４ｃを尖った鋭角状に形
成して、いわゆる避雷針パターンになっており、この部
分にて電界が集中して放電しやすい状態にしてある。放
電は絶縁膜を通してなされ、絶縁膜及びａ−Ｓｉ膜の層
厚が１μｍの場合、帯電電圧２０Ｖ以上で効果がある。
絶縁膜はＳｉＮなど他の絶縁膜でもよく、またａ−Ｓｉ
膜はＴＦＴ形成時に同時パターン化したために形成され
たものであるため、必ずしも必要ではない。
【００２０】以上のように、瞬時高電圧の帯電が生じて
も、高電圧除電部が放電し、第１及び第２のショートリ
ング導電部間の電位差を解消するので、マトリクス部分
で放電が生じることはなく、また電流リーク部に電流容
量の大きいショートトランジスタを形成する必要がな
く、基板上のパターン面積を最小限にとどめることがで
き、さらにショートトランジスタの低抵抗化が必要ない
のでマトリクス間の短絡有無の確認に支障を来さないと
いう効果がある。
も、高電圧除電部が放電し、第１及び第２のショートリ
ング導電部間の電位差を解消するので、マトリクス部分
で放電が生じることはなく、また電流リーク部に電流容
量の大きいショートトランジスタを形成する必要がな
く、基板上のパターン面積を最小限にとどめることがで
き、さらにショートトランジスタの低抵抗化が必要ない
のでマトリクス間の短絡有無の確認に支障を来さないと
いう効果がある。
【００２１】以上本発明を実施例により説明したが、電
流リーク部を形成するショートトランジスタは抵抗素
子、ダイオードなどマトリクスの構造に応じて適宜の素
子を形成することができ、また、高電圧除電部はショー
トリング導電部の延長部先端を必要とする放電電圧に応
じて針状など任意の形状にすることができるものである
ことはいうまでもない。
流リーク部を形成するショートトランジスタは抵抗素
子、ダイオードなどマトリクスの構造に応じて適宜の素
子を形成することができ、また、高電圧除電部はショー
トリング導電部の延長部先端を必要とする放電電圧に応
じて針状など任意の形状にすることができるものである
ことはいうまでもない。
【００２２】
【発明の効果】ショートトランジスタの近傍に並列に高
電圧除電部を形成することにより、ショートトランジス
タやマトリクス中で放電を生じるような瞬時的高電圧が
帯電しても、この高電圧除電部で放電し、第１及び第２
のショートリング導電部間の電位差を解消するので、静
電気に強い液晶表示装置基板が得られる。
電圧除電部を形成することにより、ショートトランジス
タやマトリクス中で放電を生じるような瞬時的高電圧が
帯電しても、この高電圧除電部で放電し、第１及び第２
のショートリング導電部間の電位差を解消するので、静
電気に強い液晶表示装置基板が得られる。
【図１】本発明の一実施例の部分的平面図、
【図２】図１の一部拡大平面図、
【図３】図２をＡ−Ａ線にそって切断し矢印方向に見た
断面図、
断面図、
【図４】図２をＢ−Ｂ線にそって切断し矢印方向に見た
断面図、
断面図、
【図５】従来装置の一部拡大平面図。
１０：ガラス基板 １１：ゲート線 １２：第１のショーシリング導電部 １３：ソース線 １４：第２のショートリング導電部 １５：画素電極 １６：スイッチング素子 １７：ショートトランジスタ（電流リーク部） １８：高電圧除電部
Claims (2)
- 【請求項１】 基板上に複数列に並列された第１の配線
群と、この第１の配線群に交差して複数列に並列された
第２の配線群と、前記第１の配線群と第２の配線群の各
交差部分またはその近傍に設けられ第１の配線群と第２
の配線群に電気的に係合するスイッチング素子と、前記
基板において第１の配線群の各端部に接続された第１の
シヨートリング導電部と、前記基板において第２の配線
群の各端部に接続された第２のショートリング導電部
と、前記第１のショートリング導電部と第２のショート
リング導電部間に接続されその交差部分に設けられこれ
らショートリング導電部間の電圧を除電する電流リーク
部と、前記第１のショートリング導電部と第２のショー
トリング導電部間に接続され前記電流リーク部の除電電
圧より高い電圧を除電する高電圧除電部とからなる液晶
表示装置用基板。 - 【請求項２】 高電圧除電部が第１のショートリング導
電部と第２のショートリング導電部の一部を形成する導
電膜間に絶縁膜が挟持されて構成されてなる請求項１に
記載の液晶表示装置用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18512895A JPH0933876A (ja) | 1995-07-21 | 1995-07-21 | 液晶表示装置用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18512895A JPH0933876A (ja) | 1995-07-21 | 1995-07-21 | 液晶表示装置用基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0933876A true JPH0933876A (ja) | 1997-02-07 |
Family
ID=16165369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18512895A Pending JPH0933876A (ja) | 1995-07-21 | 1995-07-21 | 液晶表示装置用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0933876A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380591B1 (en) | 1997-11-25 | 2002-04-30 | Kabushiki Kaisha Toshiba | Electrode wiring board subjected to counter measure against static electricity and display device using the same |
| JP2002287159A (ja) * | 2001-03-27 | 2002-10-03 | Fujitsu Ltd | 液晶表示装置用基板及びその製造方法 |
-
1995
- 1995-07-21 JP JP18512895A patent/JPH0933876A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380591B1 (en) | 1997-11-25 | 2002-04-30 | Kabushiki Kaisha Toshiba | Electrode wiring board subjected to counter measure against static electricity and display device using the same |
| JP2002287159A (ja) * | 2001-03-27 | 2002-10-03 | Fujitsu Ltd | 液晶表示装置用基板及びその製造方法 |
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