JPH09326638A

JPH09326638A - 水晶発振回路

Info

Publication number: JPH09326638A
Application number: JP8144716A
Authority: JP
Inventors: Shigeo Oishi; 重男大石
Original assignee: PFU Ltd
Current assignee: PFU Ltd
Priority date: 1996-06-06
Filing date: 1996-06-06
Publication date: 1997-12-16

Abstract

(57)【要約】【課題】従来技術では、水晶発振回路に電源が投入さ
れてから安定したクロック出力が得られるまでの間（以
降、発振起動時間と記す）において、デューティ、電圧
レベルを満足しないクロックが出力されるため、次段の
回路構成によっては誤動作を発生するという問題点があ
った。また、Ｅｎａｂｅｌｅ信号をゲート部を通して使
用した場合についても最初のクロックにおいて、グリッ
ジが発生するため、前記と同じに次段の回路構成によっ
ては誤動作を発生するという問題点があった。すなわ
ち、従来技術では水晶発振回路の発振起動時間に出力さ
れるクロックは、次段の回路構成によっては誤動作を発
生させるという問題点があった。【解決手段】水晶発振回路の発振起動時間に出力され
る不安定なクロックを取り除くことにより、電源が投入
された後、最初に発生するクロック出力波形からデュー
ティ、出力電圧とも満足するクロックを得る事ができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
クロック信号を供給する水晶発振回路に関するものであ
り、特に、発振回路に電源が投入された後、最初に発生
するクロック出力波形からデューティ、出力電圧とも満
足する水晶発振回路を提供する。

【０００２】

【従来の技術】図１０に、従来の水晶発振回路のブロッ
ク図を示す。図中、１０１は発振回路であり、発振回路
１０１は水晶を使用した発振部１０２と、発振部１０２
の出力クロックを発振回路１０１の出力１０５となるよ
うに通過または非通過させるゲート部１０３で構成され
る。そして、１０４はゲート部の入力となり、発振部１
０２のクロックの通過または非通過をゲート部に指示す
る信号である。

【０００３】図１１に従来の水晶発振回路の動作中にお
ける出力波形図を示す。図１１を参照しながら簡単に動
作を説明する。発振回路１０１に電源が投入され、発振
部１０２の出力はゲート部１０３に入力される。しか
し、ゲート部１０３に入力されるもう一つのＥｎａｂｌ
ｅ信号１０４がＬであり、ゲート部１０３は発振部１０
２の出力を通さない。その後、Ｅｎａｂｌｅ信号１０４
がＨとなり、ゲート部１０３は発振部１０２の出力を通
し、発振回路１０１の出力１０５となる。

【０００４】

【発明が解決しようとする課題】しかしながら、図１０
に示す従来技術では、水晶発振回路に電源が投入されて
から安定したクロック出力が得られるまでの間（以降、
発振起動時間と記す）において、デューティ、電圧レベ
ルを満足しないクロックが出力されるため、次段の回路
構成によっては誤動作を発生するという問題点があっ
た。

【０００５】また、Ｅｎａｂｌｅ信号をゲート部を通し
て使用した場合についても最初のクロックにおいて、グ
リッジが発生するため、前記と同じに次段の回路構成に
よっては誤動作を発生するという問題点があった。

【０００６】従来の水晶発振回路に電源が投入された
後、出力される出力波形図を図８と図９に示す。図８は
Ｅｎａｂｌｅ信号を使用しない場合の電源投入時の水晶
発振回路の出力波形図であり、水晶発振回路１０１の電
源電圧は、電源が投入されると供給電圧Ｖｃｃになるま
で上昇していき、また、水晶発振回路１０１の出力１０
５は、電源投入から発振起動時間ｔの間は、矢印Ａで示
す不安定なクロックが出力される。

【０００７】図９はＥｎａｂｌｅ信号を使用した場合の
電源投入時の水晶発振回路の出力波形図であり、発振回
路１０１の電源電圧は、電源が投入されると供給電圧Ｖ
ｃｃになるまで上昇していき、また、発振部１０２の出
力は、電源投入から発振起動時間ｔの間は、矢印Ａで示
す不安定なクロックが出力される。そして、矢印Ａで示
す不安定クロックを取り除くため、Ｅｎａｂｌｅ信号を
電源投入から発振起動時間ｔより大きな時間を待った
後、Ｈにするが、このタイミングにより発振回路１０１
の出力１０５は、矢印Ｂで示すグリッジが発生する場合
がある。

【０００８】すなわち、従来技術では水晶発振回路の発
振起動時間に出力されるクロックは、次段の回路構成に
よっては誤動作を発生させるという問題点があった。

【０００９】

【課題を解決するための手段】本発明は上記のような問
題点を考慮してなされたもので、水晶発振回路の発振起
動時間に出力される不安定なクロックを取り除き、電源
が投入された後、最初に発生するクロック出力波形から
デューティ、出力電圧とも満足するクロックを得る事が
できる。

【００１０】

【発明の実施の形態】水晶発振回路を発振起動時間を持
つ発振部と、発振部が発振起動時間内に出力する不安定
なクロックをゲート部で除去するように制御するクロッ
ク除去制御部と、発振部のクロックの通過／非通過を制
御するゲート部とで構成することにより、電源が投入さ
れた後、最初に発生するクロック出力波形からデューテ
ィ、出力電圧とも満足するクロックを得る事ができる。

【００１１】上記のクロック除去制御部を、発振回路の
電源電圧を発振部が安定したクロックを出力するように
なるまで監視する電源電圧監視部と、発振部のクロック
と同期してゲート部を開くためのクロック同期部とで構
成することにより、発振部の発振起動時間が発振回路の
電源電圧の立ち上がり時間より小さい場合に簡単な回路
構成で、電源が投入された後、最初に発生するクロック
出力波形からデューティ、出力電圧とも満足するクロッ
クを得る事ができる。

【００１２】上記のクロック除去制御部を、発振回路の
電源電圧を発振部が安定したクロックを出力するように
なるまで監視する電源電圧監視部と、発振回路に電源が
投入された時より発振起動時間の間、クロック同期部へ
の入力を制御するＥｎａｂｌｅ信号制御部と、発振部の
クロックと同期してゲート部を開くためのクロック同期
部とで構成することにより、発振部の発振起動時間が発
振回路の電源電圧の立ち上がり時間より小さい場合また
は大きい場合でも、電源が投入された後、最初に発生す
るクロック出力波形からデューティ、出力電圧とも満足
するクロックを得る事ができる。

【００１３】上記のクロック除去制御部を、発振回路に
電源が投入された時より発振起動時間の間、時間待ちを
する時間監視部と、発振部のクロックと同期してゲート
部を開くためのクロック同期部とで構成することによ
り、発振部の発振起動時間が発振回路の電源電圧の立ち
上がり時間より大きい場合に簡単な回路構成で、電源が
投入された後、最初に発生するクロック出力波形からデ
ューティ、出力電圧とも満足するクロックを得る事がで
きる。

【００１４】

【実施例】図１は本発明の水晶発振回路のブロック図で
あり、１は発振部、２はクロック除去制御部、３はゲー
ト部である。

【００１５】図２に本発明の水晶発振回路の請求項２の
一実施例図を示す。図中、１は発振部、２２は電源電圧
監視部、２３はクロック同期部、３はゲート部である。

【００１６】電源電圧監視部２２はコンパレータ２５で
構成され、クロック同期部２３は二つのフリップフロッ
プ２６、２７で構成され、ゲート部３はＡＮＤゲート２
８で構成されている。

【００１７】発振部１の出力端はＡＮＤゲート２８の片
側の入力とフリップフロップ２６、２７のクロック入力
ＣＬＫに接続されている。コンパレータ２５の入力の一
端は電源電圧の出力端Ｖｃｃに、他端はリファレンス電
源電圧Ｖｃｍｐに接続され、出力はフリップフロップ２
６のデータ入力Ｄとクリア入力ＣＬＲに接続されてい
る。フリップフロップ２６のデータ入力Ｄとクリア入力
ＣＬＲはコンパレータ２５の出力と接続され、クロック
入力ＣＬＫは発振部１の出力と接続され、出力Ｑはフリ
ップフロップ２７にデータ入力Ｄと接続されている。フ
リップフロップ２７のデータ入力Ｄはフリップフロップ
２６の出力Ｑと接続され、クリア入力ＣＬＲはフリップ
フロップ２６のクリア入力ＣＬＲと接続され、クロック
入力ＣＬＫはフリップフロップ２６のクロック入力ＣＬ
Ｋと接続され、出力ＱはＡＮＤゲート２８の入力に接続
されている。ＡＮＤゲート２８の入力の一端は発振部１
の出力と接続され、他端はフリップフロップ２７の出力
Ｑと接続され、出力は発振回路の出力端２９と接続され
ている。

【００１８】図３は本発明の水晶発振回路の請求項２の
一実施例における電源投入時の出力波形図である。図３
を参照しながら電源投入時の動作を説明する。

【００１９】水晶発振回路の電源電圧は、電源が投入さ
れると供給電圧Ｖｃｃになるまで上昇していき、また、
発振部１の出力は、電源投入から発振起動時間ｔの間は
不安定なクロックが出力される。コンパレータ２５の出
力は電源電圧Ｖｃｃがリファレンス電源電圧Ｖｃｍｐよ
り小さいとき、Ｌに設定され、フリップフロップ２６、
２７のクリア入力ＣＬＲはＬとなり、フリップフロップ
２７の出力ＱはＬとなる。フリップフロップ２７の出力
Ｑに接続されたＡＮＤゲート２８の入力の一端がＬとな
るため、ＡＮＤゲート２８の出力のＬが発振回路の出力
２９となる。

【００２０】電源電圧Ｖｃｃがリファレンス電源電圧Ｖ
ｃｍｐより大きくなった時にＨとなり、フリップフロッ
プ２６、２７のクリア入力ＣＬＲがＨとなる。そして、
フリップフロップ２６のデータ入力ＤがＨとなるが、出
力Ｑは次のクロック入力ＣＬＫに同期してＨとなる。ま
た、フリップフロップ２７のデータ入力ＤがＨとなり、
出力Ｑは次のクロック入力ＣＬＫに同期してＨとなる。
これにより、ＡＮＤゲート２８の入力の一端がＨとな
り、他端に入力されている発振部１の出力がＡＮＤゲー
ト２８を通して発振回路の出力２９となる。

【００２１】図４に本発明の水晶発振回路の請求項３の
一実施例図を示す。図中、１は発振部、４２は電源電圧
監視部、４３はクロック同期部、３はゲート部、４５は
Ｅｎａｂｌｅ信号制御部である。

【００２２】電源電圧監視部４２はコンパレータ４０２
で構成され、クロック同期部４３は二つのフリップフロ
ップ４０３、４０４で構成され、ゲート部３はＡＮＤゲ
ート４０５で構成され、Ｅｎａｂｌｅ信号制御部４５
はＡＮＤゲート４０７で構成されている。

【００２３】発振部１の出力端はＡＮＤゲート４０５の
片側の入力とフリップフロップ４０３、４０４のクロッ
ク入力ＣＬＫに接続されている。コンパレータ４０２の
入力の一端は電源電圧の出力端Ｖｃｃに、他端はリファ
レンス電源電圧Ｖｃｍｐに接続され、出力はＡＮＤゲー
ト４０７の入力に接続される。ＡＮＤゲート４０７の入
力の一端はＥｎａｂｌｅ信号出力端と接続され、他端は
コンパレータ４０２の出力と接続され、出力はフリップ
フロップ４０３のデータ入力Ｄに接続されてる。フリッ
プフロップ４０３のクリア入力ＣＬＲはコンパレータ４
０２の出力と接続され、データ入力ＤはＡＮＤゲート４
０７の出力と接続され、クロック入力ＣＬＫは発振部１
の出力と接続され、出力Ｑはフリップフロップ４０４の
データ入力Ｄと接続されている。フリップフロップ４０
４のクリア入力ＣＬＲはフリップフロップ４０３のクリ
ア入力ＣＬＲと接続され、データ入力Ｄはフリップフロ
ップ４０３の出力Ｑと接続され、クロック入力ＣＬＫは
フリップフロップ４０３のクロック入力ＣＬＫと接続さ
れ、出力ＱはＡＮＤゲート４０５の入力に接続されてい
る。ＡＮＤゲート４０５の入力の一端は発振部１の出力
と接続され、他端はフリップフロップ４０４の出力Ｑと
接続され、出力は発振回路の出力端４９と接続されてい
る。

【００２４】図５は本発明の水晶発振回路の請求項３の
一実施例における電源投入時の出力波形図である。図５
を参照しながら電源投入時の動作を説明する。

【００２５】水晶発振回路の電源電圧は、電源が投入さ
れると供給電圧Ｖｃｃになるまで上昇していき、また、
発振部１の出力は、電源投入から発振起動時間ｔの間は
不安定なクロックが出力される。コンパレータ４０２の
出力は電源電圧Ｖｃｃがリファレンス電源電圧Ｖｃｍｐ
より小さいとき、Ｌに設定され、フリップフロップ４０
３、４０４のクリア入力ＣＬＲはＬとなり、フリップフ
ロップ４０４の出力ＱはＬとなる。フリップフロップ４
０４の出力Ｑに接続されたＡＮＤゲート４０５の入力の
一端がＬとなるため、ＡＮＤゲート４０５の出力のＬが
発振回路の出力４９となる。

【００２６】コンパレータ４０２の出力は、電源電圧Ｖ
ｃｃがリファレンス電源電圧Ｖｃｍｐより大きくなった
時にＨとなり、フリップフロップ４０３、４０４のクリ
ア入力ＣＬＲがＨとなる。ＡＮＤゲート４０７の一端の
入力であるコンパレータの出力はＨであるが、他端のＥ
ｎａｂｌｅ信号がＬであるため、ＡＮＤゲート４０７の
出力はＬとなる。Ｅｎａｂｌｅ信号はマイコンなどで制
御され発振起動時間ｔを過ぎた後にＨとなると、これを
うけてＡＮＤゲート４０７の出力はＨとなる。フリップ
フロップ４０３の出力Ｑは次のクロック入力ＣＬＫと同
期してＨとなる。またフリップフロップ４０４の出力Ｑ
も次のクロック入力ＣＬＫと同期してＨとなる。ＡＮＤ
ゲート４０５の入力の一端がＨとなり、他端に入力され
ている発振部１の出力がＡＮＤゲート４０５を通して発
振回路の出力４９となる。

【００２７】図６に本発明の水晶発振回路の請求項４の
一実施例図を示す。図中、１は発振部、６２は時間監視
部、６３はクロック同期部、３はゲート部である。

【００２８】時間監視部６２はオープンコレクタ出力コ
ンパレータ６０２、抵抗Ｒ、コンデンサＣ、ヒステリシ
スを有するバッファ６０６で構成され、クロック同期部
６３は二つのフリップフロップ６０３、６０４で構成さ
れ、ゲート部３はＡＮＤゲート６０５で構成されてい
る。

【００２９】発振部１の出力端はＡＮＤゲート６０５の
片側の入力とフリップフロップ６０３、６０４のクロッ
ク入力ＣＬＫに接続されている。オープンコレクタ出力
コンパレータ６０２の入力の一端は電源電圧の出力端Ｖ
ｃｃに、他端はリファレンス電源電圧Ｖｃｍｐに接続さ
れ、出力はヒステリシスを有するバッファ６０６を介し
てフリップフロップ６０３のデータ入力Ｄに接続され、
また、出力とＶｃｃは抵抗Ｒで接続され、出力とＧＮＤ
はコンデンサＣで接続されている。フリップフロップ６
０３のクリア入力ＣＬＲとデータ入力Ｄはヒステリシス
を有するバッファ６０６と接続され、クロック入力ＣＬ
Ｋは発振部１の出力と接続され、出力Ｑはフリップフロ
ップ６０４のデータ入力Ｄと接続されている。フリップ
フロップ６０４のクリア入力ＣＬＲはフリップフロップ
６０３のクリア入力ＣＬＲと接続され、データ入力Ｄは
フリップフロップ６０３の出力Ｑと接続され、クロック
入力ＣＬＫはフリップフロップ６０３のクロック入力Ｃ
ＬＫと接続され、出力ＱはＡＮＤゲート６０５の入力に
接続されている。ＡＮＤゲート６０５の入力の一端は発
振部１の出力と接続され、他端はフリップフロップ６０
４の出力Ｑと接続され、出力は発振回路の出力端６９と
接続されている。

【００３０】図７は本発明の水晶発振回路の請求項４の
一実施例における電源投入時の出力波形図である。図７
を参照しながら電源投入時の動作を説明する。

【００３１】水晶発振回路の電源電圧は、電源が投入さ
れると供給電圧Ｖｃｃになるまで上昇していき、また、
発振部１の出力は、電源投入から発振起動時間ｔの間は
不安定なクロックが出力される。オープンコレクタ出力
コンパレータ６０２の出力は電源電圧Ｖｃｃがリファレ
ンス電源電圧Ｖｃｍｐより小さいとき、Ｌに設定され、
フリップフロップ６０３、６０４のクリア入力ＣＬＲは
Ｌとなり、フリップフロップ６０４の出力ＱはＬとな
る。フリップフロップ６０４の出力Ｑに接続されたＡＮ
Ｄゲート６０５の入力の一端がＬとなるため、ＡＮＤゲ
ート６０５の出力のＬが発振回路の出力６９となる。

【００３２】オープンコレクタ出力コンパレータ６０２
の出力は、電源電圧Ｖｃｃがリファレンス電源電圧Ｖｃ
ｍｐより大きくなった時にＨとなるが、出力に接続され
たコンデンサＣと抵抗Ｒの時定数ｔ２により、徐々に大
きくなって行く。オープンコレクタ出力コンパレータ６
０２の出力がＶｏを超えた時点でヒステリシスを有する
バッファ６０６が駆動し、出力がＨとなる。フリップフ
ロップ６０３、６０４のクリア入力ＣＬＲがＨとなり、
またフリップフロップ６０３のデータ入力ＤもＨとな
る。フリップフロップ６０３の出力Ｑは次のクロック入
力ＣＬＫと同期してＨとなる。またフリップフロップ６
０４の出力Ｑも次のクロック入力ＣＬＫと同期してＨと
なる。ＡＮＤゲート６０５の入力の一端がＨとなり、他
端に入力されている発振部１の出力がＡＮＤゲート６０
５を通して発振回路の出力６９となる。時定数ｔ２は、
ｔ２≒Ｃ×Ｒで設定され、ｔ２＞（ｔ１−ｔ３）となる
設定を行う。そのため、発振起動時間ｔ１＜（監視時間
ｔ２＋検出時間ｔ３）となり、発振回路の正常動作後
に、次段の回路が動作を開始し、安定出力を行う。

【００３３】

【発明の効果】本発明は、上記に説明したような形態で
実施され、以下の効果がある。

【００３４】水晶発振回路を発振起動時間を持つ発振部
と、発振部が発振起動時間内に出力する不安定なクロッ
クをゲート部で除去するように制御するクロック除去制
御部と、発振部のクロックの通過／非通過を制御するゲ
ート部とで構成することにより、電源が投入された後、
最初に発生するクロック出力波形からデューティ、出力
電圧とも満足するクロックを得る事ができる。

【００３５】上記のクロック除去制御部を発振回路の電
源電圧を発振部が安定したクロックを出力するようにな
るまで監視する電源電圧監視部と、発振部のクロックと
同期してゲート部を開くためのクロック同期部とで構成
することにより、発振部の発振起動時間が発振回路の電
源電圧の立ち上がり時間より小さい場合に簡単な回路構
成で、電源が投入された後、最初に発生するクロック出
力波形からデューティ、出力電圧とも満足するクロック
を得る事ができる。

【００３６】上記のクロック除去制御部を発振回路の電
源電圧を発振部が安定したクロックを出力するようにな
るまで監視する電源電圧監視部と、発振回路に電源が投
入された時より発振起動時間の間、時間待ちをする時間
監視部と、発振部のクロックと同期してゲート部を開く
ためのクロック同期部とで構成することにより、発振部
の発振起動時間が発振回路の電源電圧の立ち上がり時間
より小さい場合または大きい場合でも、電源が投入され
た後、最初に発生するクロック出力波形からデューテ
ィ、出力電圧とも満足するクロックを得る事ができる。

【００３７】上記のクロック除去制御部を発振回路に電
源が投入された時より発振起動時間の間、時間待ちをす
る時間監視部と、発振部のクロックと同期してゲート部
を開くためのクロック同期部とで構成することにより、
発振部の発振起動時間が発振回路の電源電圧の立ち上が
り時間より大きい場合に簡単な回路構成で、電源が投入
された後、最初に発生するクロック出力波形からデュー
ティ、出力電圧とも満足するクロックを得る事ができ
る。

【図面の簡単な説明】

【図１】本発明の水晶発振回路のブロック図である。

【図２】本発明の水晶発振回路の請求項２の一実施例図
である。

【図３】本発明の水晶発振回路の請求項２の一実施例に
おける電源投入時の出力波形図である。

【図４】本発明の水晶発振回路の請求項３の一実施例図
である。

【図５】本発明の水晶発振回路の請求項３の一実施例に
おける電源投入時の出力波形図である。

【図６】本発明の水晶発振回路の請求項４の一実施例図
である。

【図７】本発明の水晶発振回路の請求項４の一実施例に
おける電源投入時の出力波形図である。

【図８】Ｅｎａｂｌｅ信号を使用しない場合の電源投
入時の水晶発振回路の出力波形図である。

【図９】Ｅｎａｂｌｅ信号を使用した場合の電源投入
時の水晶発振回路の出力波形図である。

【図１０】従来の水晶発振回路のブロック図である。

【図１１】従来の水晶発振回路の動作中における出力波
形図である。

【符号の説明】

１発振部２クロック除去制御部３ゲート部２２電源電圧監視部２３クロック同期部４２電源電圧監視部４３クロック同期部４５Ｅｎａｂｌｅ信号制御部６２時間監視部６３クロック同期部

Claims

【特許請求の範囲】

【請求項１】発振起動時間を持つ発振部（１）と、発
振部（１）が発振起動時間内に出力する不安定なクロッ
クをゲート部（３）で除去するように制御するクロック
除去制御部（２）と、発振部（１）のクロックの通過／
非通過を制御するゲート部（３）とで構成されることを
特徴とする水晶発振回路。
【請求項２】前記クロック除去制御部（２）を、発振
回路の電源電圧を発振部（１）が安定したクロックを出
力するようになるまで監視する電源電圧監視部（２２）
と、発振部（１）のクロックと同期してゲート部（３）
を開くためのクロック同期部（２３）と、で構成される
ことを特徴とする請求項1記載の水晶発振回路。
【請求項３】前記クロック除去制御部（２）を、発振
回路の電源電圧を発振部（１）が安定したクロックを出
力するようになるまで監視する電源電圧監視部（４２）
と、発振回路に電源が投入された時より発振起動時間の
間、クロック同期部への入力を制御するＥｎａｂｌｅ信
号制御部（４５）と、発振部（１）のクロックと同期し
てゲート部（３）を開くためのクロック同期部（４３）
と、で構成されることを特徴とする請求項１記載の水晶
発振回路。
【請求項４】前記クロック除去制御部（２）を、発振
回路に電源が投入された時より発振起動時間の間、時間
待ちをする時間監視部（６２）と、発振部（１）のクロ
ックと同期してゲート部を開くためのクロック同期部
（６３）と、で構成されることを特徴とする請求項１記
載の水晶発振回路。