JPH09320288A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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- JPH09320288A JPH09320288A JP16072396A JP16072396A JPH09320288A JP H09320288 A JPH09320288 A JP H09320288A JP 16072396 A JP16072396 A JP 16072396A JP 16072396 A JP16072396 A JP 16072396A JP H09320288 A JPH09320288 A JP H09320288A
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Abstract
(57)【要約】
【課題】 高精度の内部動作電圧を形成することが可能
なチャージポンプ回路を備えた不揮発性メモリを提供す
る。 【解決手段】 比較的大きな電流供給能力を持つように
された第１のチャージポンプ回路により所望の出力電圧
に対して絶対値的に小さな電圧のプリチャージ電圧を形
成し、スイッチからなるプリチャージ回路により出力電
圧を途中電位まで高速に立ち上げ、比較的小さな電流供
給能力を持つようにされた第２のチャージポンプの動作
を所望の出力電圧が得られるように制御するとともに、
上記出力電圧がプリチャージ電圧に到達した時点で上記
プリチャージ回路を構成するスイッチをオフ状態にさせ
る。
なチャージポンプ回路を備えた不揮発性メモリを提供す
る。 【解決手段】 比較的大きな電流供給能力を持つように
された第１のチャージポンプ回路により所望の出力電圧
に対して絶対値的に小さな電圧のプリチャージ電圧を形
成し、スイッチからなるプリチャージ回路により出力電
圧を途中電位まで高速に立ち上げ、比較的小さな電流供
給能力を持つようにされた第２のチャージポンプの動作
を所望の出力電圧が得られるように制御するとともに、
上記出力電圧がプリチャージ電圧に到達した時点で上記
プリチャージ回路を構成するスイッチをオフ状態にさせ
る。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性メモリ
に関し、特に不揮発性メモリに内蔵されるチャージポン
プ回路に利用して有効な技術に関するものである。
に関し、特に不揮発性メモリに内蔵されるチャージポン
プ回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】電気的一括消去型ＥＥＰＲＯＭは、チッ
プに形成されたメモリセルの全てを一括して、又はチッ
プに形成されたメモリセルのうち、あるひとまとまりの
メモリセル群を一括して電気的に消去する機能を持つ不
揮発性記憶装置である。このような一括消去型ＥＥＰＲ
ＯＭに関しては、１９８０年のアイ・イー・イー・イ
ー、インターナショナル、ソリッド−ステート サーキ
ッツ コンファレンス（IEEE INTERNATIONAL SOLID-STA
TE CIRCUITS CONFERENCE) の頁152 〜153、１９８７年
のアイ・イー・イー・イー、インターナショナル、ソリ
ッド−ステート サーキッツ コンファレンス(IEEE IN
TERNATIONAL SOLID-STATE CIRCUITSCONFERENCE)の頁76
〜77、アイ・イー・イー・イー・ジャーナル オブ ソ
リッドステート サーキッツ，第２３巻第５号（１９８
８年）第1157頁から第1163頁(IEEE,J. Solid-State Cic
uits, vol.23(1988) pp.1157-1163)に記載されている。
プに形成されたメモリセルの全てを一括して、又はチッ
プに形成されたメモリセルのうち、あるひとまとまりの
メモリセル群を一括して電気的に消去する機能を持つ不
揮発性記憶装置である。このような一括消去型ＥＥＰＲ
ＯＭに関しては、１９８０年のアイ・イー・イー・イ
ー、インターナショナル、ソリッド−ステート サーキ
ッツ コンファレンス（IEEE INTERNATIONAL SOLID-STA
TE CIRCUITS CONFERENCE) の頁152 〜153、１９８７年
のアイ・イー・イー・イー、インターナショナル、ソリ
ッド−ステート サーキッツ コンファレンス(IEEE IN
TERNATIONAL SOLID-STATE CIRCUITSCONFERENCE)の頁76
〜77、アイ・イー・イー・イー・ジャーナル オブ ソ
リッドステート サーキッツ，第２３巻第５号（１９８
８年）第1157頁から第1163頁(IEEE,J. Solid-State Cic
uits, vol.23(1988) pp.1157-1163)に記載されている。
【０００３】１９８７年の国際電子デバイス会議(Inter
national ElectronDevice Meeting)において発表された
電気的一括消去型ＥＥＰＲＯＭのメモリセルは、通常の
ＥＰＲＯＭのメモリセルとよく似た構造を有している。
すなわち、メモリセルは、２層ゲート構造の絶縁ゲート
型電界効果トランジスタ（以下、ＭＯＳＦＥＴ又は単に
トランジスタと称する）により構成され、情報は実質的
にしきい値電圧の変化としてトランジスタに保持され
る。上記メモリセルへの情報の書き込み動作は、ＥＰＲ
ＯＭのそれと同様である。
national ElectronDevice Meeting)において発表された
電気的一括消去型ＥＥＰＲＯＭのメモリセルは、通常の
ＥＰＲＯＭのメモリセルとよく似た構造を有している。
すなわち、メモリセルは、２層ゲート構造の絶縁ゲート
型電界効果トランジスタ（以下、ＭＯＳＦＥＴ又は単に
トランジスタと称する）により構成され、情報は実質的
にしきい値電圧の変化としてトランジスタに保持され
る。上記メモリセルへの情報の書き込み動作は、ＥＰＲ
ＯＭのそれと同様である。
【０００４】すなわち、書き込み動作は、ドレイン電極
に接続されたドレイン領域の近傍で発生させたホットキ
ャリアをフローティングゲートに注入することにより行
われる。この書き込み動作により記憶トランジスタは、
そのコントロールゲートからみたしきい値電圧が、書き
込み動作を行わなかった記憶トランジスタに比べ高くな
る。
に接続されたドレイン領域の近傍で発生させたホットキ
ャリアをフローティングゲートに注入することにより行
われる。この書き込み動作により記憶トランジスタは、
そのコントロールゲートからみたしきい値電圧が、書き
込み動作を行わなかった記憶トランジスタに比べ高くな
る。
【０００５】消去動作においては、コントロールゲート
を接地し、ソース電極に高電圧を印加することによりフ
ローティングゲートとソース電極に接続されたソース領
域との間に高電界が発生され、薄い酸化膜を通したトン
ネル現象を利用してフローティングゲートに蓄積された
電子がソース領域を介してソース電極に引き抜かれる。
これにより、記憶情報の消去が行われる。すなわち、消
去動作により記憶トランジスタはそのコントロールゲー
トからみたしきい値電圧が低くなる。
を接地し、ソース電極に高電圧を印加することによりフ
ローティングゲートとソース電極に接続されたソース領
域との間に高電界が発生され、薄い酸化膜を通したトン
ネル現象を利用してフローティングゲートに蓄積された
電子がソース領域を介してソース電極に引き抜かれる。
これにより、記憶情報の消去が行われる。すなわち、消
去動作により記憶トランジスタはそのコントロールゲー
トからみたしきい値電圧が低くなる。
【０００６】読み出し動作におていは、上記メモリセル
に対して弱い書き込み、すなわち、フローティングゲー
トに対して不所望なキャリアの注入が行われないよう
に、ドレイン電極及びコントロールゲートに印加される
電圧が比較的低い値に制限される。例えば、１Ｖ程度の
低電圧がドレイン電極に印加されるとともに、コントロ
ールゲートに５Ｖ程度の低電圧が印加される。これらの
印加電圧によって記憶トランジスタを流れるチャンネル
電流の大小を検出することにより、メモリセルに記憶さ
れている情報の“０”，“１”を判定する。
に対して弱い書き込み、すなわち、フローティングゲー
トに対して不所望なキャリアの注入が行われないよう
に、ドレイン電極及びコントロールゲートに印加される
電圧が比較的低い値に制限される。例えば、１Ｖ程度の
低電圧がドレイン電極に印加されるとともに、コントロ
ールゲートに５Ｖ程度の低電圧が印加される。これらの
印加電圧によって記憶トランジスタを流れるチャンネル
電流の大小を検出することにより、メモリセルに記憶さ
れている情報の“０”，“１”を判定する。
【０００７】
【発明が解決しようとする課題】上記のような不揮発性
のメモリセルに対する消去動作や書き込み動作には、比
較的大きな電圧を必要とし、これとともに過消去や過書
き込みを防止するためにコントロールゲートが接続され
るワード線の電位を消去量（しいき値電圧）や書き込み
量（しきい値電圧）に対応して設定し、上記メモリセル
の消去ベリファイ及び書き込みベリファイを行うことが
必要とされる。これらの消去動作、書き込み動作及びそ
のベリファイ及び読み出し動作のためには、それぞれの
動作モードに対応した多種類の電圧が必要である。この
ような多種類の電圧を外部端子から供給するようにする
と、電源装置が複雑となり、かつ電源端子が増大するの
で不揮発性メモリの使い勝手が極めて悪くなる。
のメモリセルに対する消去動作や書き込み動作には、比
較的大きな電圧を必要とし、これとともに過消去や過書
き込みを防止するためにコントロールゲートが接続され
るワード線の電位を消去量（しいき値電圧）や書き込み
量（しきい値電圧）に対応して設定し、上記メモリセル
の消去ベリファイ及び書き込みベリファイを行うことが
必要とされる。これらの消去動作、書き込み動作及びそ
のベリファイ及び読み出し動作のためには、それぞれの
動作モードに対応した多種類の電圧が必要である。この
ような多種類の電圧を外部端子から供給するようにする
と、電源装置が複雑となり、かつ電源端子が増大するの
で不揮発性メモリの使い勝手が極めて悪くなる。
【０００８】そこで、ダイナミック型ＲＡＭの基板バッ
クバイアス電圧発生回路として利用されているチャージ
ポンプ回路を用いて、上記動作電圧を内部回路で形成す
ることを考えた。この場合、ダイナミック型ＲＡＭに使
用されているチャージポンプ回路は、もともとが基板電
圧を一定の幅の負電圧に保つようにすればよく、そのま
までは上記不揮発性メモリでの各種動作電圧を形成する
に利用できないという問題を有することが判明した。つ
まり、不揮発性メモリでは、上記のようにワード線の選
択レベルがメモリセルの書き込み量、あるいは消去量及
び記憶される情報の“０”，“１”を判定するのに重要
な役割を持つため、高い精度で安定した電圧にすること
が必要であるからである。そして、電源投入されている
間一定の基板バックバイアス電圧を定常的に形成するも
のではなく、電源が投入された状態であって、かつ、上
記書き込みや消去モードとされたときに対応して動作さ
れ、できるだけ短い時間内に所望の電圧を発生させるこ
とが必要とされる。
クバイアス電圧発生回路として利用されているチャージ
ポンプ回路を用いて、上記動作電圧を内部回路で形成す
ることを考えた。この場合、ダイナミック型ＲＡＭに使
用されているチャージポンプ回路は、もともとが基板電
圧を一定の幅の負電圧に保つようにすればよく、そのま
までは上記不揮発性メモリでの各種動作電圧を形成する
に利用できないという問題を有することが判明した。つ
まり、不揮発性メモリでは、上記のようにワード線の選
択レベルがメモリセルの書き込み量、あるいは消去量及
び記憶される情報の“０”，“１”を判定するのに重要
な役割を持つため、高い精度で安定した電圧にすること
が必要であるからである。そして、電源投入されている
間一定の基板バックバイアス電圧を定常的に形成するも
のではなく、電源が投入された状態であって、かつ、上
記書き込みや消去モードとされたときに対応して動作さ
れ、できるだけ短い時間内に所望の電圧を発生させるこ
とが必要とされる。
【０００９】この発明の目的は、高精度の内部動作電圧
を形成することが可能なチャージポンプ回路を備えた不
揮発性メモリを提供することにある。この発明の前記な
らびにそのほかの目的と新規な特徴は、本明細書の記述
および添付図面から明らかになるであろう。
を形成することが可能なチャージポンプ回路を備えた不
揮発性メモリを提供することにある。この発明の前記な
らびにそのほかの目的と新規な特徴は、本明細書の記述
および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、比較的大きな電流供給能力
を持つようにされた第１のチャージポンプ回路により所
望の出力電圧に対して絶対値的に小さな電圧のプリチャ
ージ電圧を形成し、スイッチからなるプリチャージ回路
により出力電圧を途中電位まで高速に立ち上げ、比較的
小さな電流供給能力を持つようにされた第２のチャージ
ポンプの動作を所望の出力電圧が得られるように制御す
るとともに、上記出力電圧がプリチャージ電圧に到達し
た時点で上記プリチャージ回路を構成するスイッチをオ
フ状態にさせる。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、比較的大きな電流供給能力
を持つようにされた第１のチャージポンプ回路により所
望の出力電圧に対して絶対値的に小さな電圧のプリチャ
ージ電圧を形成し、スイッチからなるプリチャージ回路
により出力電圧を途中電位まで高速に立ち上げ、比較的
小さな電流供給能力を持つようにされた第２のチャージ
ポンプの動作を所望の出力電圧が得られるように制御す
るとともに、上記出力電圧がプリチャージ電圧に到達し
た時点で上記プリチャージ回路を構成するスイッチをオ
フ状態にさせる。
【００１１】
【発明の実施の形態】図１には、この発明に係る不揮発
性メモリに設けられる電圧発生回路の一実施例のブロッ
ク図が示されている。同図の各回路ブロックは、公知の
半導体集積回路の製造技術により、不揮発性メモリを構
成する他の回路ブロックとともに、単結晶シリコンのよ
うな１個の半導体基板上において形成される。
性メモリに設けられる電圧発生回路の一実施例のブロッ
ク図が示されている。同図の各回路ブロックは、公知の
半導体集積回路の製造技術により、不揮発性メモリを構
成する他の回路ブロックとともに、単結晶シリコンのよ
うな１個の半導体基板上において形成される。
【００１２】この実施例の電圧発生回路は、特に制限さ
れないが、３．３Ｖのような電源電圧ＶＣＣと、それに
基づいて形成されたパルス信号とを用いて、上記電源電
圧ＶＣＣより高くされた昇圧電圧を形成する。この出力
電圧は、後述するようなフラッシュＥＥＰＲＯＭの消去
動作において利用される。この実施例の電圧発生回路
は、出力電圧の高精度制御と高速応答性とを実現するた
めに、プリチャージ電源回路と主電源回路とからなる２
つの電源回路から構成される。
れないが、３．３Ｖのような電源電圧ＶＣＣと、それに
基づいて形成されたパルス信号とを用いて、上記電源電
圧ＶＣＣより高くされた昇圧電圧を形成する。この出力
電圧は、後述するようなフラッシュＥＥＰＲＯＭの消去
動作において利用される。この実施例の電圧発生回路
は、出力電圧の高精度制御と高速応答性とを実現するた
めに、プリチャージ電源回路と主電源回路とからなる２
つの電源回路から構成される。
【００１３】プリチャージ電源回路と主電源回路とは、
互いに類似する各回路から構成される。２つの電源回路
の相違は、第１にプリチャージ電源回路が電流供給能力
が比較的大きくされるのに対して、主電源回路の電流供
給能力は比較的小さくされる。上記２つの電源回路の相
違は、第２にプリチャージ電源回路で形成されるプリチ
ャージ電圧は、出力電圧に対して若干低い電圧に設定さ
れ、主電源回路は上記消去動作に必要な例えば１２Ｖの
ような所望の動作電圧に設定される。
互いに類似する各回路から構成される。２つの電源回路
の相違は、第１にプリチャージ電源回路が電流供給能力
が比較的大きくされるのに対して、主電源回路の電流供
給能力は比較的小さくされる。上記２つの電源回路の相
違は、第２にプリチャージ電源回路で形成されるプリチ
ャージ電圧は、出力電圧に対して若干低い電圧に設定さ
れ、主電源回路は上記消去動作に必要な例えば１２Ｖの
ような所望の動作電圧に設定される。
【００１４】上記プリチャージ電源回路は、上記プリチ
ャージ電圧を形成するためにチャージポンプ回路からな
る昇圧回路と、かかる昇圧回路の昇圧電圧が上記プリチ
ャージ電圧に到達することを検出し、昇圧電圧がプリチ
ャージ電圧より低いときにはかかるチャージポンプ回路
を動作させ、昇圧電圧がプリチャージ電圧より高くなる
と上記チャージポンプ回路の動作を停止させて昇圧電圧
が所望のプリチャージ電圧になるように制御する電源出
力電位制御回路と、かかる電圧比較動作のために基準電
圧を形成する基準電圧発生回路から構成される。上記昇
圧回路を構成するチャージポンプ回路は、それを構成す
る整流ダイオード又はダイオード形態のＭＯＳＦＥＴが
比較的大きなサイズにされ、かつ、ブートストラップ動
作により昇圧された電圧を形成するキャパシタが大きい
容量を持つようにされることにより、単位のチャージポ
ンプ動作当たりの電流供給能力が大きくされる。
ャージ電圧を形成するためにチャージポンプ回路からな
る昇圧回路と、かかる昇圧回路の昇圧電圧が上記プリチ
ャージ電圧に到達することを検出し、昇圧電圧がプリチ
ャージ電圧より低いときにはかかるチャージポンプ回路
を動作させ、昇圧電圧がプリチャージ電圧より高くなる
と上記チャージポンプ回路の動作を停止させて昇圧電圧
が所望のプリチャージ電圧になるように制御する電源出
力電位制御回路と、かかる電圧比較動作のために基準電
圧を形成する基準電圧発生回路から構成される。上記昇
圧回路を構成するチャージポンプ回路は、それを構成す
る整流ダイオード又はダイオード形態のＭＯＳＦＥＴが
比較的大きなサイズにされ、かつ、ブートストラップ動
作により昇圧された電圧を形成するキャパシタが大きい
容量を持つようにされることにより、単位のチャージポ
ンプ動作当たりの電流供給能力が大きくされる。
【００１５】上記主電源回路は、上記出力電圧を形成す
るためにチャージポンプ回路からなる昇圧回路と、かか
る昇圧回路の昇圧電圧が上記所望の出力電圧に到達する
ことを検出し、昇圧電圧が所望の出力電圧より低いとき
にはかかるチャージポンプ回路を動作させ、昇圧電圧が
所望の出力電圧より高くなると上記チャージポンプ回路
の動作を停止させて昇圧電圧が所望の出力電圧になるよ
うに制御する電源出力電位制御回路と、かかる電圧比較
動作のために基準電圧を形成する基準電圧発生回路から
構成される。上記昇圧回路を構成するチャージポンプ回
路は、それを構成する整流ダイオード又はダイオード形
態のＭＯＳＦＥＴが比較的小さなサイズにされ、かつ、
ブートストラップ動作により昇圧された電圧を形成する
キャパシタが小さな容量を持つようにされることによ
り、単位のチャージポンプ動作当たりの電流供給能力が
小さくされる。上記主電源回路側は、プリチャージ電源
回路において、昇圧電圧がプリチャージ電圧に到達した
後に上記昇圧回路のチャージポンプ動作を開始させるよ
うにしてもよい。
るためにチャージポンプ回路からなる昇圧回路と、かか
る昇圧回路の昇圧電圧が上記所望の出力電圧に到達する
ことを検出し、昇圧電圧が所望の出力電圧より低いとき
にはかかるチャージポンプ回路を動作させ、昇圧電圧が
所望の出力電圧より高くなると上記チャージポンプ回路
の動作を停止させて昇圧電圧が所望の出力電圧になるよ
うに制御する電源出力電位制御回路と、かかる電圧比較
動作のために基準電圧を形成する基準電圧発生回路から
構成される。上記昇圧回路を構成するチャージポンプ回
路は、それを構成する整流ダイオード又はダイオード形
態のＭＯＳＦＥＴが比較的小さなサイズにされ、かつ、
ブートストラップ動作により昇圧された電圧を形成する
キャパシタが小さな容量を持つようにされることによ
り、単位のチャージポンプ動作当たりの電流供給能力が
小さくされる。上記主電源回路側は、プリチャージ電源
回路において、昇圧電圧がプリチャージ電圧に到達した
後に上記昇圧回路のチャージポンプ動作を開始させるよ
うにしてもよい。
【００１６】上記プリチャージ電源回路により形成され
るプリチャージ電圧と、上記主電源回路により形成され
る出力電圧とは、上記のように異なる電圧とされる。そ
れ故、２つの電源回路の出力は定常的に接続されるので
はなく、プリチャージ回路を介して接続される。つま
り、電源出力がプリチャージ電圧に到達するまでの間、
上記プリチャージ回路を構成するスイッチがオン状態と
なり、プリチャージ電源回路で形成された昇圧電圧が電
源出力側に伝えられる。そして、電源出力が上記プリチ
ャージ電圧に到達すると、上記プリチャージ回路のスイ
ッチがオフ状態にされて、上記プリチャージ電源回路が
電源出力から切り離されるとともに、特に制限されない
が、低消費電力化のためにプリチャージ電源回路のチャ
ージポンプ回路の動作そのものも停止させられる。
るプリチャージ電圧と、上記主電源回路により形成され
る出力電圧とは、上記のように異なる電圧とされる。そ
れ故、２つの電源回路の出力は定常的に接続されるので
はなく、プリチャージ回路を介して接続される。つま
り、電源出力がプリチャージ電圧に到達するまでの間、
上記プリチャージ回路を構成するスイッチがオン状態と
なり、プリチャージ電源回路で形成された昇圧電圧が電
源出力側に伝えられる。そして、電源出力が上記プリチ
ャージ電圧に到達すると、上記プリチャージ回路のスイ
ッチがオフ状態にされて、上記プリチャージ電源回路が
電源出力から切り離されるとともに、特に制限されない
が、低消費電力化のためにプリチャージ電源回路のチャ
ージポンプ回路の動作そのものも停止させられる。
【００１７】これにより、第２図の動作波形図に示すよ
うに、例えば消去動作モードが指示されて、基準電圧発
生回路により発生される基準電圧（１）が所定電位に立
ち上がり、プリチャージ電源制御信号（４）がハイレベ
ルにされると、昇圧回路に対して順相クロック（２）と
逆相クロック（３）の供給が開始され、それに基づいて
その昇圧電圧が段階的に高くされる。このとき、プリチ
ャージ電源回路の昇圧回路は、上記のように電流供給能
力が大きくされているから、１回当たりのチャージポン
プ動作による電圧の変化が大きくされる。この結果、所
望のプリチャージ電圧に到達するまでのクロック数が少
なく、言い換えるならば、プリチャージ電圧までの立ち
上がりを高速にできる。
うに、例えば消去動作モードが指示されて、基準電圧発
生回路により発生される基準電圧（１）が所定電位に立
ち上がり、プリチャージ電源制御信号（４）がハイレベ
ルにされると、昇圧回路に対して順相クロック（２）と
逆相クロック（３）の供給が開始され、それに基づいて
その昇圧電圧が段階的に高くされる。このとき、プリチ
ャージ電源回路の昇圧回路は、上記のように電流供給能
力が大きくされているから、１回当たりのチャージポン
プ動作による電圧の変化が大きくされる。この結果、所
望のプリチャージ電圧に到達するまでのクロック数が少
なく、言い換えるならば、プリチャージ電圧までの立ち
上がりを高速にできる。
【００１８】このとき、プリチャージ回路を構成するス
イッチがオン状態にされているので、上記プリチャージ
電源回路の昇圧電圧がそのまま電源出力（９）として出
力される。このとき、スイッチが後述するようなＭＯＳ
ＦＥＴにより構成されているために、プリチャージ電源
回路の昇圧電圧がかかるＭＯＳＦＥＴのしきい値電圧分
だけレベル低下させられて伝えられる。このため、上記
プリチャージ電源回路がプリチャージ電圧に対して、プ
リチャージ回路を介した電源出力（９）は上記しきい値
電圧分だけ低くされている。
イッチがオン状態にされているので、上記プリチャージ
電源回路の昇圧電圧がそのまま電源出力（９）として出
力される。このとき、スイッチが後述するようなＭＯＳ
ＦＥＴにより構成されているために、プリチャージ電源
回路の昇圧電圧がかかるＭＯＳＦＥＴのしきい値電圧分
だけレベル低下させられて伝えられる。このため、上記
プリチャージ電源回路がプリチャージ電圧に対して、プ
リチャージ回路を介した電源出力（９）は上記しきい値
電圧分だけ低くされている。
【００１９】プリチャージ電源回路は、昇圧電圧が上記
プリチャージ電圧に到達すると電源出力電位制御回路が
これを検出して、上記プリチャージ電源制御信号（４）
がロウレベルにされて上記チャージポンプ動作が停止さ
せられる。これとともに上記プリチャージ回路のスイッ
チがオフ状態にされる。それ故、プリチャージ電源回路
のプリチャージ電圧は、リーク電流等により低下させら
れる。
プリチャージ電圧に到達すると電源出力電位制御回路が
これを検出して、上記プリチャージ電源制御信号（４）
がロウレベルにされて上記チャージポンプ動作が停止さ
せられる。これとともに上記プリチャージ回路のスイッ
チがオフ状態にされる。それ故、プリチャージ電源回路
のプリチャージ電圧は、リーク電流等により低下させら
れる。
【００２０】上記プリチャージ電源回路の動作停止を受
けて、主電源制御信号（５）がハイレベルになり、昇圧
回路に対して順相クロック（２）と逆相クロック（３）
の供給が開始され、それに基づいてその昇圧電圧が段階
的に高くされる。このとき、主電源回路の昇圧回路は、
上記のように電流供給能力が小さくされているから、１
回当たりのチャージポンプ動作による電圧の変化が小さ
くされる。この結果、所望の出力電圧に対して高い精度
で到達することができる。上記のように１回のチャージ
ポンプ動作による電圧変化は小さいが、上記プリチャー
ジ動作により主電源回路による電圧変化幅が小さくされ
ているから、上記のように１回のチャージポンプ動作に
よる電圧変化は小さくとも、上記所望の出力電圧を得る
のに要する時間は短くできる。
けて、主電源制御信号（５）がハイレベルになり、昇圧
回路に対して順相クロック（２）と逆相クロック（３）
の供給が開始され、それに基づいてその昇圧電圧が段階
的に高くされる。このとき、主電源回路の昇圧回路は、
上記のように電流供給能力が小さくされているから、１
回当たりのチャージポンプ動作による電圧の変化が小さ
くされる。この結果、所望の出力電圧に対して高い精度
で到達することができる。上記のように１回のチャージ
ポンプ動作による電圧変化は小さいが、上記プリチャー
ジ動作により主電源回路による電圧変化幅が小さくされ
ているから、上記のように１回のチャージポンプ動作に
よる電圧変化は小さくとも、上記所望の出力電圧を得る
のに要する時間は短くできる。
【００２１】主電源回路は、昇圧電圧が上記所望の出力
電圧に到達すると電源出力電位制御回路がこれを検出し
て、上記主電源制御信号（５）をロウレベルにして上記
チャージポンプ動作を停止させる。同図では省略されて
いるが、消去動作により費やされる電流によって上記出
力電圧が低下したなら、電源出力電位制御回路がこれを
検出して、上記主電源制御信号（５）をハイレベルにし
て上記チャージポンプ動作を再開し、上記所望の出力電
圧に回復すると上記チャージポンプ動作を停止させると
いう制御動作によって一定の出力電圧を形成する。この
ような制御動作においても、上記のように１回当たりの
チャージポンプ動作による電圧の変化が小さいから高い
精度での所望の出力電圧を維持することができる。
電圧に到達すると電源出力電位制御回路がこれを検出し
て、上記主電源制御信号（５）をロウレベルにして上記
チャージポンプ動作を停止させる。同図では省略されて
いるが、消去動作により費やされる電流によって上記出
力電圧が低下したなら、電源出力電位制御回路がこれを
検出して、上記主電源制御信号（５）をハイレベルにし
て上記チャージポンプ動作を再開し、上記所望の出力電
圧に回復すると上記チャージポンプ動作を停止させると
いう制御動作によって一定の出力電圧を形成する。この
ような制御動作においても、上記のように１回当たりの
チャージポンプ動作による電圧の変化が小さいから高い
精度での所望の出力電圧を維持することができる。
【００２２】消去モードの終了により、主電源制御信号
（５）がロウレベルにされると、かかる電圧発生回路の
動作が停止させられる。これにより、電源出力（９）
は、リーク電流等により低下させられる。
（５）がロウレベルにされると、かかる電圧発生回路の
動作が停止させられる。これにより、電源出力（９）
は、リーク電流等により低下させられる。
【００２３】図３には、図１の電圧発生回路をより詳細
に説明するためのブロック図が示されている。プリチャ
ージ電源回路は、バイアス回路１、逓倍回路１、正電圧
電源制御信号発生回路１及び正電圧昇圧回路１から構成
される。バイアス回路１は、逓倍回路１及び正電圧電源
制御信号発生回路１の動作に必要なバイアス電圧を形成
する。主電源回路は、バイアス回路２、逓倍回路２、正
電圧電源制御信号発生回路２及び正電圧昇圧回路２から
構成される。バイアス回路２は、逓倍回路２及び正電圧
電源制御信号発生回路２の動作に必要なバイアス電圧を
形成する。正電圧昇圧回路１と２は、順相クロック信号
と逆相クロック信号と出力制御信号とによりチャージポ
ンプ動作を間欠的に行うようにされる。同図には、基準
電圧発生回路は省略されている。
に説明するためのブロック図が示されている。プリチャ
ージ電源回路は、バイアス回路１、逓倍回路１、正電圧
電源制御信号発生回路１及び正電圧昇圧回路１から構成
される。バイアス回路１は、逓倍回路１及び正電圧電源
制御信号発生回路１の動作に必要なバイアス電圧を形成
する。主電源回路は、バイアス回路２、逓倍回路２、正
電圧電源制御信号発生回路２及び正電圧昇圧回路２から
構成される。バイアス回路２は、逓倍回路２及び正電圧
電源制御信号発生回路２の動作に必要なバイアス電圧を
形成する。正電圧昇圧回路１と２は、順相クロック信号
と逆相クロック信号と出力制御信号とによりチャージポ
ンプ動作を間欠的に行うようにされる。同図には、基準
電圧発生回路は省略されている。
【００２４】図４には、図３に示した電圧発生回路の各
回路ブロックに対応した一実施例の具体的回路図が示さ
れている。同図の各回路ブロックは、上記プリチャージ
電源回路と主電源回路に対して素子定数等を除いて回路
形式が同一のものが用いられることを示している。な
お、同図ではＰチャンネル型ＭＯＳＦＥＴに対して、そ
のチャンネル部分に矢印を付することにより、Ｎチャン
ネル型ＭＯＳＦＥＴと区別されている。このことは、以
下の図面においても同様である。
回路ブロックに対応した一実施例の具体的回路図が示さ
れている。同図の各回路ブロックは、上記プリチャージ
電源回路と主電源回路に対して素子定数等を除いて回路
形式が同一のものが用いられることを示している。な
お、同図ではＰチャンネル型ＭＯＳＦＥＴに対して、そ
のチャンネル部分に矢印を付することにより、Ｎチャン
ネル型ＭＯＳＦＥＴと区別されている。このことは、以
下の図面においても同様である。
【００２５】同図（Ａ）は、正電圧昇圧回路ブロックが
示されている。電源出力制御信号により２つのナンドゲ
ート回路を制御し、かかる２つのナンドゲート回路が開
いたときに順相のクロック信号と逆相のクロック信号を
取り込むようにして、チャージポンプ動作を上記電圧出
力制御信号に対応して間欠的に行うようにされる。チャ
ージポンプ回路は、正電圧昇圧出力を得るものであるた
めに、電源電圧を基準にして、ダイオード（又はダイオ
ード接続されたＭＯＳＦＥＴ）とキャパシタとから構成
され、キャパシタに対して順相クロック信号と逆相クロ
ック信号を順に供給するようにされる。
示されている。電源出力制御信号により２つのナンドゲ
ート回路を制御し、かかる２つのナンドゲート回路が開
いたときに順相のクロック信号と逆相のクロック信号を
取り込むようにして、チャージポンプ動作を上記電圧出
力制御信号に対応して間欠的に行うようにされる。チャ
ージポンプ回路は、正電圧昇圧出力を得るものであるた
めに、電源電圧を基準にして、ダイオード（又はダイオ
ード接続されたＭＯＳＦＥＴ）とキャパシタとから構成
され、キャパシタに対して順相クロック信号と逆相クロ
ック信号を順に供給するようにされる。
【００２６】上記ナンドゲート回路の出力には、駆動用
のインバータ回路が設けられ、この駆動回路を構成する
ＭＯＳＦＥＴのサイズ、上記ダイオードのサイズ及びキ
ャパシタの容量値が、上記出力電流供給能力に対応して
プリチャージ電源回路のものは大きく、主電源回路のも
のは小さく形成される。また、プリチャージ電源回路
は、上記ダイオードとキャパシタの段数がプリチャージ
電圧が上記主電源回路により形成される出力電圧に対し
て小さくされることに対応して上記主電源回路のものに
比べて少ない数とされる。
のインバータ回路が設けられ、この駆動回路を構成する
ＭＯＳＦＥＴのサイズ、上記ダイオードのサイズ及びキ
ャパシタの容量値が、上記出力電流供給能力に対応して
プリチャージ電源回路のものは大きく、主電源回路のも
のは小さく形成される。また、プリチャージ電源回路
は、上記ダイオードとキャパシタの段数がプリチャージ
電圧が上記主電源回路により形成される出力電圧に対し
て小さくされることに対応して上記主電源回路のものに
比べて少ない数とされる。
【００２７】同図（Ｂ）は、正電圧逓倍回路が示されて
いる。この逓倍回路は、実質的に昇圧電圧をレベルシフ
トする作用を行う。つまり、昇圧電圧が所望のプリチャ
ージ電圧や出力電圧に到達したことを検出する場合、電
圧比較回路を用いるようにするものであるが、上記プリ
チャージ電圧や出力電圧そのものを直接的に比較するこ
とは、動作電圧の関係から不可能であるので、電源電圧
ＶＣＣ以下の低い電圧にレベルシフトされたレベルセン
ス信号を得るためのものである。
いる。この逓倍回路は、実質的に昇圧電圧をレベルシフ
トする作用を行う。つまり、昇圧電圧が所望のプリチャ
ージ電圧や出力電圧に到達したことを検出する場合、電
圧比較回路を用いるようにするものであるが、上記プリ
チャージ電圧や出力電圧そのものを直接的に比較するこ
とは、動作電圧の関係から不可能であるので、電源電圧
ＶＣＣ以下の低い電圧にレベルシフトされたレベルセン
ス信号を得るためのものである。
【００２８】この実施例では、ドレインとゲートとが接
続されてダイオード形態にされたｎ−１個のＰチャンネ
ル型ＭＯＳＦＥＴの一端側に昇圧出力が印加され、他端
側にはｎ個目のＰチャンネル型ＭＯＳＦＥＴとして基準
電圧が印加される。そして、かかるＭＯＳＦＥＴのドレ
インと接地電位との間には、そのゲートに接地電位が印
加されたＰチャンネル型ＭＯＳＦＥＴとゲートにバイア
ス電圧が印加されたＮチャンネル型ＭＯＳＦＥＴが設け
られる。上記ｎ番目のＰチャンネル型ＭＯＳＦＥＴのド
レイン側からレベルセンス信号を得るものである。
続されてダイオード形態にされたｎ−１個のＰチャンネ
ル型ＭＯＳＦＥＴの一端側に昇圧出力が印加され、他端
側にはｎ個目のＰチャンネル型ＭＯＳＦＥＴとして基準
電圧が印加される。そして、かかるＭＯＳＦＥＴのドレ
インと接地電位との間には、そのゲートに接地電位が印
加されたＰチャンネル型ＭＯＳＦＥＴとゲートにバイア
ス電圧が印加されたＮチャンネル型ＭＯＳＦＥＴが設け
られる。上記ｎ番目のＰチャンネル型ＭＯＳＦＥＴのド
レイン側からレベルセンス信号を得るものである。
【００２９】上記接地電位がゲートに印加されたｎ＋１
番目のＰチャンネル型ＭＯＳＦＥＴのゲート，ソース間
電圧Ｖgsがレベルセンス電位とされる。上からｎ−１番
目のｎ−１個のＰチャンネル型ＭＯＳＦＥＴは、ダイオ
ード接続されているので、それぞれのゲート，ソース間
電圧Ｖgsは、ゲート，ドレイン間電圧Ｖdsと等しくされ
る。したがって、基準電圧がゲートに印加されたＰチャ
ンネル型ＭＯＳＦＥＴのドレイン電圧Ｖd がレベルセン
ス電位であり、ソース電位Ｖs は（ｎ−１）・レベルセ
ンス電位、ゲート電圧Ｖg はＶref2とする。
番目のＰチャンネル型ＭＯＳＦＥＴのゲート，ソース間
電圧Ｖgsがレベルセンス電位とされる。上からｎ−１番
目のｎ−１個のＰチャンネル型ＭＯＳＦＥＴは、ダイオ
ード接続されているので、それぞれのゲート，ソース間
電圧Ｖgsは、ゲート，ドレイン間電圧Ｖdsと等しくされ
る。したがって、基準電圧がゲートに印加されたＰチャ
ンネル型ＭＯＳＦＥＴのドレイン電圧Ｖd がレベルセン
ス電位であり、ソース電位Ｖs は（ｎ−１）・レベルセ
ンス電位、ゲート電圧Ｖg はＶref2とする。
【００３０】したがって、後述する電圧比較回路の基準
電圧Ｖref1により、昇圧電圧が所望の電圧に到達したと
きの条件（レベルセンス電位≧Ｖref1) は、上記ｎ個目
の基準電圧Ｖref2がゲートに印加されたＰチャンネル型
ＭＯＳＦＥＴのドレイン電圧が上記Ｖref1と高くされた
時であり、昇圧電圧をＶout とすると次式のように表す
ことができる。 Ｖout −（ｎ−１）Ｖref1−Ｖref2≧Ｖref1 ・・・（１） Ｖout ≧ ｎＶref1＋Ｖref2 ・・・（２） つまり、昇圧電圧Ｖout がｎＶref1＋Ｖref2に到達した
ときに、チャージポンプ動作が停止させられる。
電圧Ｖref1により、昇圧電圧が所望の電圧に到達したと
きの条件（レベルセンス電位≧Ｖref1) は、上記ｎ個目
の基準電圧Ｖref2がゲートに印加されたＰチャンネル型
ＭＯＳＦＥＴのドレイン電圧が上記Ｖref1と高くされた
時であり、昇圧電圧をＶout とすると次式のように表す
ことができる。 Ｖout −（ｎ−１）Ｖref1−Ｖref2≧Ｖref1 ・・・（１） Ｖout ≧ ｎＶref1＋Ｖref2 ・・・（２） つまり、昇圧電圧Ｖout がｎＶref1＋Ｖref2に到達した
ときに、チャージポンプ動作が停止させられる。
【００３１】同図（Ｃ）には、正電圧電源制御信号発生
回路が示されている。この回路は、電圧比較回路から構
成される。Ｎチャンネル型ＭＯＳＦＥＴの差動ＭＯＳＦ
ＥＴのゲートには、上記基準電圧（Ｖref1) と上記逓倍
回路で形成されたレベルセンス信号が供給される。差動
ＭＯＳＦＥＴの共通化されたソースには、ゲートバイア
ス電圧が印加されることにより定電流源として動作させ
られるＮチャンネル型ＭＯＳＦＥＴが設けられる。上記
差動ＭＯＳＦＥＴのドレインには、電流ミラー形態にさ
れたＰチャンネル型ＭＯＳＦＥＴが負荷回路として設け
られ、その出力信号がＰチャンネル型ＭＯＳＦＥＴと上
記ゲートバイアス電圧により定電流源負荷として動作す
るＮチャンネル型ＭＯＳＦＥＴからなる反転増幅回路及
びインバータ回路を介して電源出力制御信号が形成され
る。
回路が示されている。この回路は、電圧比較回路から構
成される。Ｎチャンネル型ＭＯＳＦＥＴの差動ＭＯＳＦ
ＥＴのゲートには、上記基準電圧（Ｖref1) と上記逓倍
回路で形成されたレベルセンス信号が供給される。差動
ＭＯＳＦＥＴの共通化されたソースには、ゲートバイア
ス電圧が印加されることにより定電流源として動作させ
られるＮチャンネル型ＭＯＳＦＥＴが設けられる。上記
差動ＭＯＳＦＥＴのドレインには、電流ミラー形態にさ
れたＰチャンネル型ＭＯＳＦＥＴが負荷回路として設け
られ、その出力信号がＰチャンネル型ＭＯＳＦＥＴと上
記ゲートバイアス電圧により定電流源負荷として動作す
るＮチャンネル型ＭＯＳＦＥＴからなる反転増幅回路及
びインバータ回路を介して電源出力制御信号が形成され
る。
【００３２】同図（Ｄ）には、バイアス回路が示されて
いる。しきい値電圧が異なるようにされたＮチャンネル
型ＭＯＳＦＥＴのゲートとソースを共通化し、しきい値
電圧が低くされた一方のＮチャンネル型ＭＯＳＦＥＴの
ドレイン電流をＰチャンネル型ＭＯＳＦＥＴからなる電
流ミラー回路を介して上記他方のダイオード形態とされ
たＮチャンネル型ＭＯＳＦＥＴのドレインに供給するこ
とにより定電圧を発生させる。
いる。しきい値電圧が異なるようにされたＮチャンネル
型ＭＯＳＦＥＴのゲートとソースを共通化し、しきい値
電圧が低くされた一方のＮチャンネル型ＭＯＳＦＥＴの
ドレイン電流をＰチャンネル型ＭＯＳＦＥＴからなる電
流ミラー回路を介して上記他方のダイオード形態とされ
たＮチャンネル型ＭＯＳＦＥＴのドレインに供給するこ
とにより定電圧を発生させる。
【００３３】同図（Ｅ）には、昇圧電位プリチャージ回
路が示されている。プリチャージ回路は、Ｎチャンネル
型ＭＯＳＦＥＴから構成される。Ｎチャンネル型ＭＯＳ
ＦＥＴのドレインには、上記プリチャージ入力であるプ
リチャージ電源回路の出力電圧が供給され、ソースは電
源出力に接続される。ゲートには、プリチャージ回路制
御信号が印加される。上記のように電源出力がプリチャ
ージ電圧以下のときには、かかるスイッチＭＯＳＦＥＴ
がオン状態となり、電源出力が上記プリチャージ電圧に
到達すると、上記制御信号によりオフ状態にされる。こ
れにより、プリチャージ電源回路は、主電源回路の電源
出力から切り離される。
路が示されている。プリチャージ回路は、Ｎチャンネル
型ＭＯＳＦＥＴから構成される。Ｎチャンネル型ＭＯＳ
ＦＥＴのドレインには、上記プリチャージ入力であるプ
リチャージ電源回路の出力電圧が供給され、ソースは電
源出力に接続される。ゲートには、プリチャージ回路制
御信号が印加される。上記のように電源出力がプリチャ
ージ電圧以下のときには、かかるスイッチＭＯＳＦＥＴ
がオン状態となり、電源出力が上記プリチャージ電圧に
到達すると、上記制御信号によりオフ状態にされる。こ
れにより、プリチャージ電源回路は、主電源回路の電源
出力から切り離される。
【００３４】図５には、この発明に係る不揮発性メモリ
に設けられる電圧発生回路の他の一実施例のブロック図
が示されている。この実施例の電圧発生回路は、不揮発
性メモリに供給される電源電圧ＶＣＣと同程度の電圧を
形成する回路に向けられている。周知のように、半導体
メモリに供給される電源電圧は、±１０％程度の変動が
許容される。このような電源電圧ＶＣＣをそのまま用い
ると、上記電源変動により、不揮発性メモリに対して精
度よく制御された消去動作や書き込み動作を行うことが
できない。そこで、この実施例の電圧発生回路は、上記
電源電圧の変動に影響されないようにチャージポンプ回
路を利用して、上記電源電圧ＶＣＣ付近の任意の電圧を
形成するようにするものである。
に設けられる電圧発生回路の他の一実施例のブロック図
が示されている。この実施例の電圧発生回路は、不揮発
性メモリに供給される電源電圧ＶＣＣと同程度の電圧を
形成する回路に向けられている。周知のように、半導体
メモリに供給される電源電圧は、±１０％程度の変動が
許容される。このような電源電圧ＶＣＣをそのまま用い
ると、上記電源変動により、不揮発性メモリに対して精
度よく制御された消去動作や書き込み動作を行うことが
できない。そこで、この実施例の電圧発生回路は、上記
電源電圧の変動に影響されないようにチャージポンプ回
路を利用して、上記電源電圧ＶＣＣ付近の任意の電圧を
形成するようにするものである。
【００３５】降圧回路は、電源電圧ＶＣＣを一定の低い
電圧に降圧するものであり、かかる降圧電圧をプリチャ
ージ電圧として出力する。バイアス回路、逓倍回路、正
電圧電源制御信号発生回路、正電圧昇圧回路は、前記の
ような主電源回路と類似のチャージポンプ回路を制御し
て、所望の電源出力を得る回路である。つまり、降圧回
路により、電源出力を所望の出力電圧に対して低い電位
に高速にプリチャージし、それに対してチャージポンプ
回路により所望の電圧の電源出力まで立ち上げるように
するものである。この場合において、前記主電源回路と
同様に、チャージポンプ回路は、１回当たりのポンピン
グによる電流供給能力が小さくされて、高い精度により
制御された所望の電源出力を得るようにするものであ
る。
電圧に降圧するものであり、かかる降圧電圧をプリチャ
ージ電圧として出力する。バイアス回路、逓倍回路、正
電圧電源制御信号発生回路、正電圧昇圧回路は、前記の
ような主電源回路と類似のチャージポンプ回路を制御し
て、所望の電源出力を得る回路である。つまり、降圧回
路により、電源出力を所望の出力電圧に対して低い電位
に高速にプリチャージし、それに対してチャージポンプ
回路により所望の電圧の電源出力まで立ち上げるように
するものである。この場合において、前記主電源回路と
同様に、チャージポンプ回路は、１回当たりのポンピン
グによる電流供給能力が小さくされて、高い精度により
制御された所望の電源出力を得るようにするものであ
る。
【００３６】つまり、電源電圧ＶＣＣ以上に高くされた
昇圧電圧を得る場合にはプリチャージ電源回路により電
源出力を所望の電源出力に対して若干低い電位まで立ち
上げたるのと実質的に同様に、降圧回路により高速に電
源出力を所望の電源出力に対して若干低い電位にプリチ
ャージし、そこから１回当たりのポンピングによる電流
供給能力が小さいチャージポンプ回路を用い、高い精度
により制御された所望の電源出力を得るようにするもの
である。したがって、上記降圧回路は、前記プリチャー
ジ電源回路と実質的に同じ役割を果たすものである。
昇圧電圧を得る場合にはプリチャージ電源回路により電
源出力を所望の電源出力に対して若干低い電位まで立ち
上げたるのと実質的に同様に、降圧回路により高速に電
源出力を所望の電源出力に対して若干低い電位にプリチ
ャージし、そこから１回当たりのポンピングによる電流
供給能力が小さいチャージポンプ回路を用い、高い精度
により制御された所望の電源出力を得るようにするもの
である。したがって、上記降圧回路は、前記プリチャー
ジ電源回路と実質的に同じ役割を果たすものである。
【００３７】ただ、前記図１の実施例のプリチャージ電
源回路では、電源電圧ＶＣＣ以上のプリチャージ電圧を
形成するものであるために、主電源回路と同様な昇圧回
路を用い、しかも高速にプリチャージ電圧を得るために
電流供給能力を大きく設定している。これに対して、こ
の実施例の電圧発生回路では、上記のように電源電圧と
ほぼ同程度の電源出力を得る場合には、プリチャージ電
圧が電源電圧ＶＣＣより必然的に低くされるから、上記
のような降圧回路を用いることになるものである。
源回路では、電源電圧ＶＣＣ以上のプリチャージ電圧を
形成するものであるために、主電源回路と同様な昇圧回
路を用い、しかも高速にプリチャージ電圧を得るために
電流供給能力を大きく設定している。これに対して、こ
の実施例の電圧発生回路では、上記のように電源電圧と
ほぼ同程度の電源出力を得る場合には、プリチャージ電
圧が電源電圧ＶＣＣより必然的に低くされるから、上記
のような降圧回路を用いることになるものである。
【００３８】図６には、図５に示した電圧発生回路の各
回路ブロックに対応した一実施例の具体的回路図が示さ
れている。同図（Ａ）の正電圧昇圧回路ブロック、同図
（Ｂ）の正電圧逓倍回路、同図（Ｃ）の正電圧電源制御
信号発生回路、同図（Ｄ）のバイアス回路、同図（Ｅ）
の降圧電位プリチャージ回路は、前記図４と同様な回路
が利用される。ただし、電源電圧以下の降圧電圧をプリ
チャージするものであるために、プリチャージ回路を構
成するスイッチは、Ｐチャンネル型ＭＯＳＦＥＴが用い
られる。
回路ブロックに対応した一実施例の具体的回路図が示さ
れている。同図（Ａ）の正電圧昇圧回路ブロック、同図
（Ｂ）の正電圧逓倍回路、同図（Ｃ）の正電圧電源制御
信号発生回路、同図（Ｄ）のバイアス回路、同図（Ｅ）
の降圧電位プリチャージ回路は、前記図４と同様な回路
が利用される。ただし、電源電圧以下の降圧電圧をプリ
チャージするものであるために、プリチャージ回路を構
成するスイッチは、Ｐチャンネル型ＭＯＳＦＥＴが用い
られる。
【００３９】同図は、電源電圧付近の任意の電圧を得る
ものであるために、一般的に示されている。前記のよう
に３．３Ｖの電源電圧に対し３．５Ｖ程度の電源出力を
得る場合には、その電源電圧に対応して上記昇圧回路の
段数が決められる。つまり、電源電圧ＶＣＣの変動幅の
ワーストケースと前記ダイオードでのレベル損失を考慮
して、１段当たりの昇圧電圧から必要な電圧が得られる
ように段数が決められる。例えば、上記３．３Ｖの電源
電圧ＶＣＣにより、上記３．５Ｖの電源出力を得る場
合、電源変動幅を考慮した最低電源電圧は約３Ｖである
から、最大でも０．５Ｖだけ昇圧する能力があればよ
い。したがって、この場合の昇圧回路は、上記ダイオー
ドとキャパシタとを１組とし、クロック信号は順相クロ
ック信号のみで構成することができる。これに応じて、
上記逓倍回路のＭＯＳＦＥＴの数も決められる。
ものであるために、一般的に示されている。前記のよう
に３．３Ｖの電源電圧に対し３．５Ｖ程度の電源出力を
得る場合には、その電源電圧に対応して上記昇圧回路の
段数が決められる。つまり、電源電圧ＶＣＣの変動幅の
ワーストケースと前記ダイオードでのレベル損失を考慮
して、１段当たりの昇圧電圧から必要な電圧が得られる
ように段数が決められる。例えば、上記３．３Ｖの電源
電圧ＶＣＣにより、上記３．５Ｖの電源出力を得る場
合、電源変動幅を考慮した最低電源電圧は約３Ｖである
から、最大でも０．５Ｖだけ昇圧する能力があればよ
い。したがって、この場合の昇圧回路は、上記ダイオー
ドとキャパシタとを１組とし、クロック信号は順相クロ
ック信号のみで構成することができる。これに応じて、
上記逓倍回路のＭＯＳＦＥＴの数も決められる。
【００４０】同図（Ｆ）の降圧回路においては、回路が
複雑であるので、主要な回路素子に対しては回路記号が
付されている。この実施例の降圧回路の基本的な降圧動
作は、２組の差動回路により基準電圧を用いて降圧出力
に接続される図示しないキャパシタの充放電動作を行う
ものである。つまり、図７の動作波形図に示すように、
降圧電源回路出力制御信号（１０）がロウレベルのとき
には、出力のＰチャンネル型ＭＯＳＦＥＴＱ８がオン状
態となって降圧出力（１４）を電源電圧ＶＣＣにしてい
る。上記制御信号（１０）がハイレベルになると、上記
Ｐチャンネル型ＭＯＳＦＥＴＱ８がオフ状態となり、Ｎ
チャンネル型ＭＯＳＦＥＴＱ９がオン状態にされて、そ
れと直列に接続されたＮチャンネル型ＭＯＳＦＥＴ１０
を通して、上記キャパシタが放電される。
複雑であるので、主要な回路素子に対しては回路記号が
付されている。この実施例の降圧回路の基本的な降圧動
作は、２組の差動回路により基準電圧を用いて降圧出力
に接続される図示しないキャパシタの充放電動作を行う
ものである。つまり、図７の動作波形図に示すように、
降圧電源回路出力制御信号（１０）がロウレベルのとき
には、出力のＰチャンネル型ＭＯＳＦＥＴＱ８がオン状
態となって降圧出力（１４）を電源電圧ＶＣＣにしてい
る。上記制御信号（１０）がハイレベルになると、上記
Ｐチャンネル型ＭＯＳＦＥＴＱ８がオフ状態となり、Ｎ
チャンネル型ＭＯＳＦＥＴＱ９がオン状態にされて、そ
れと直列に接続されたＮチャンネル型ＭＯＳＦＥＴ１０
を通して、上記キャパシタが放電される。
【００４１】上記Ｎチャンネル型ＭＯＳＦＥＴ１０のゲ
ート電圧は、ＭＯＳＦＥＴＱ１とＱ２からなる差動回路
において、基準電圧と上記降圧出力とが比較されてい
る。つまり、上記差動回路は、ＭＯＳＦＥＴＱ２のゲー
トが出力に接続されていることによりボルティージフォ
ロワ形態とされ、ＭＯＳＦＥＴＱ３のソースを基準電圧
にしている。上記ＭＯＳＦＥＴＱ３とゲートが共通にさ
れたＭＯＳＦＥＴＱ４のソースは、上記降圧出力が印加
されており、上記のように降圧電圧がＶＣＣのときに
は、かかるＭＯＳＦＥＴＱ４のゲート，ソース間電圧が
大きくなって、大きなソース−ドレイン電流を流して降
圧出力をディスチャージさせる。このとき、ＭＯＳＦＥ
ＴＱ５とＱ６からなる差動回路では、ＭＯＳＦＥＴＱ６
のゲート電圧が上記のような降圧出力が基準電圧に対し
て高いので、オン状態となり、ＭＯＳＦＥＴＱ５のドレ
イン電圧を高くして、出力のＰチャンネル型ＭＯＳＦＥ
ＴＱ７をオフ状態にさせている。
ート電圧は、ＭＯＳＦＥＴＱ１とＱ２からなる差動回路
において、基準電圧と上記降圧出力とが比較されてい
る。つまり、上記差動回路は、ＭＯＳＦＥＴＱ２のゲー
トが出力に接続されていることによりボルティージフォ
ロワ形態とされ、ＭＯＳＦＥＴＱ３のソースを基準電圧
にしている。上記ＭＯＳＦＥＴＱ３とゲートが共通にさ
れたＭＯＳＦＥＴＱ４のソースは、上記降圧出力が印加
されており、上記のように降圧電圧がＶＣＣのときに
は、かかるＭＯＳＦＥＴＱ４のゲート，ソース間電圧が
大きくなって、大きなソース−ドレイン電流を流して降
圧出力をディスチャージさせる。このとき、ＭＯＳＦＥ
ＴＱ５とＱ６からなる差動回路では、ＭＯＳＦＥＴＱ６
のゲート電圧が上記のような降圧出力が基準電圧に対し
て高いので、オン状態となり、ＭＯＳＦＥＴＱ５のドレ
イン電圧を高くして、出力のＰチャンネル型ＭＯＳＦＥ
ＴＱ７をオフ状態にさせている。
【００４２】上記ディスチャージ動作によって降圧出力
と上記基準電圧とが一致すると、ＭＯＳＦＥＴＱ３とＱ
４に同じ電流が流れるようにされ、それぞれの電流は、
ソース側に設けられたＰチャンネル型ＭＯＳＦＥＴによ
るの電流源及びドレイン側に設けられたＮチャンネル型
ＭＯＳＦＥＴによる電流源による等しいバイアス電流の
みとなり、上記降圧電圧をそれ以上低くしない。何らか
の原因で、降圧電圧が基準電圧より低くなると、差動Ｍ
ＯＳＦＥＴＱ５とＱ６において、ＭＯＳＦＥＴＱ５側に
流れる電流が大きくなり、Ｐチャンネル型ＭＯＳＦＥＴ
Ｑ７のゲート電圧を下げて、かかるＭＯＳＦＥＴＱ７を
通して降圧出力の基準電圧まで回復させる。つまり、降
圧電圧と基準電圧とがバランスした状態では、ＭＯＳＦ
ＥＴＱ５とＱ６に同じ電流が流れ、ＭＯＳＦＥＴＱ５の
ドレイン電圧は、バイアス回路側からのバイアス電流に
より高い電位にされており、上記Ｐチャンネル型ＭＯＳ
ＦＥＴＱ７をオフ状態にするものである。
と上記基準電圧とが一致すると、ＭＯＳＦＥＴＱ３とＱ
４に同じ電流が流れるようにされ、それぞれの電流は、
ソース側に設けられたＰチャンネル型ＭＯＳＦＥＴによ
るの電流源及びドレイン側に設けられたＮチャンネル型
ＭＯＳＦＥＴによる電流源による等しいバイアス電流の
みとなり、上記降圧電圧をそれ以上低くしない。何らか
の原因で、降圧電圧が基準電圧より低くなると、差動Ｍ
ＯＳＦＥＴＱ５とＱ６において、ＭＯＳＦＥＴＱ５側に
流れる電流が大きくなり、Ｐチャンネル型ＭＯＳＦＥＴ
Ｑ７のゲート電圧を下げて、かかるＭＯＳＦＥＴＱ７を
通して降圧出力の基準電圧まで回復させる。つまり、降
圧電圧と基準電圧とがバランスした状態では、ＭＯＳＦ
ＥＴＱ５とＱ６に同じ電流が流れ、ＭＯＳＦＥＴＱ５の
ドレイン電圧は、バイアス回路側からのバイアス電流に
より高い電位にされており、上記Ｐチャンネル型ＭＯＳ
ＦＥＴＱ７をオフ状態にするものである。
【００４３】上記降圧電位プリチャージ回路のスイッチ
ＭＯＳＦＥＴのゲートに供給されるプリチャージ回路制
御信号（１２）は、上記降圧電源回路出力制御信号（１
０）と逆相の信号とされる。それ故、上記降圧電源回路
が動作している期間にロウレベルにされており、電源出
力（１５）を上記降圧電圧に対応して変化させるもので
ある。
ＭＯＳＦＥＴのゲートに供給されるプリチャージ回路制
御信号（１２）は、上記降圧電源回路出力制御信号（１
０）と逆相の信号とされる。それ故、上記降圧電源回路
が動作している期間にロウレベルにされており、電源出
力（１５）を上記降圧電圧に対応して変化させるもので
ある。
【００４４】上記降圧電源回路出力制御信号（１０）が
ロウレベルにされ、上記プリチャージ回路制御信号（１
２）がハイレベルにされて、クランプ電源降圧停止が行
われ、降圧回路の出力は電源電圧に復帰する。主電源制
御信号（１１）がハイレベルにされると、チャージポン
プ回路が動作を開始して、段階的に所望の出力電圧にな
るまで上記電源出力を立ち上げる。そして、所望の電圧
に到達すると、主電源出力制御信号（１３）がハイレベ
ルとなり、昇圧制御が開始される。つまり、この出力制
御信号（１３）がハイレベルのときには、チャージポン
プ動作が停止させられて、それ以上電位が上昇しないよ
うにされる。同図では、省略されているが、不揮発性メ
モリの動作より低下すると、上記出力制御信号（１３）
がロウレベルとなって、チャージポンプ動作を再開して
上記所望の電位になるように制御するものである。
ロウレベルにされ、上記プリチャージ回路制御信号（１
２）がハイレベルにされて、クランプ電源降圧停止が行
われ、降圧回路の出力は電源電圧に復帰する。主電源制
御信号（１１）がハイレベルにされると、チャージポン
プ回路が動作を開始して、段階的に所望の出力電圧にな
るまで上記電源出力を立ち上げる。そして、所望の電圧
に到達すると、主電源出力制御信号（１３）がハイレベ
ルとなり、昇圧制御が開始される。つまり、この出力制
御信号（１３）がハイレベルのときには、チャージポン
プ動作が停止させられて、それ以上電位が上昇しないよ
うにされる。同図では、省略されているが、不揮発性メ
モリの動作より低下すると、上記出力制御信号（１３）
がロウレベルとなって、チャージポンプ動作を再開して
上記所望の電位になるように制御するものである。
【００４５】上記のような内部電圧を使用する動作モー
ドが終了すると、主電源制御信号（１１）がロウレベル
にされて、電源出力はもとの状態に復帰する。このと
き、上記出力制御信号（１３）も上記主電源制御信号
（１１）のロウレベルに対応してロウレベルにされるも
のである。
ドが終了すると、主電源制御信号（１１）がロウレベル
にされて、電源出力はもとの状態に復帰する。このと
き、上記出力制御信号（１３）も上記主電源制御信号
（１１）のロウレベルに対応してロウレベルにされるも
のである。
【００４６】図８には、この発明に係る不揮発性メモリ
に設けられる電圧発生回路の一実施例のブロック図が示
されている。この実施例の電圧発生回路は、特に制限さ
れないが、３．３Ｖのような電源電圧ＶＣＣと、それに
基づいて形成されたパルス信号とを用いて、−１０Ｖの
ような負電圧を形成する。この出力電圧は、後述するよ
うなフラッシュＥＥＰＲＯＭの書き込み動作において利
用される。この実施例の電圧発生回路は、出力電圧の高
精度制御と高速応答性とを実現するために、前記同様
に、プリチャージ電源回路と主電源回路とからなる２つ
の電源回路から構成される。
に設けられる電圧発生回路の一実施例のブロック図が示
されている。この実施例の電圧発生回路は、特に制限さ
れないが、３．３Ｖのような電源電圧ＶＣＣと、それに
基づいて形成されたパルス信号とを用いて、−１０Ｖの
ような負電圧を形成する。この出力電圧は、後述するよ
うなフラッシュＥＥＰＲＯＭの書き込み動作において利
用される。この実施例の電圧発生回路は、出力電圧の高
精度制御と高速応答性とを実現するために、前記同様
に、プリチャージ電源回路と主電源回路とからなる２つ
の電源回路から構成される。
【００４７】前記図３に示した正の昇圧電圧発生回路と
同様に、プリチャージ電源回路と主電源回路とは、互い
に類似する各回路から構成される。２つの電源回路の相
違は、第１にプリチャージ電源回路が電流供給能力が比
較的大きくされるのに対して、主電源回路の電流供給能
力は比較的小さくされる。上記２つの電源回路の相違
は、第２にプリチャージ電源回路で形成されるプリチャ
ージ電圧は、出力電圧に対して若干高い電圧（絶対値的
には小さな電圧）に設定され、主電源回路は上記書き込
み動作に必要な上記−１０Ｖのような所望の動作電圧に
設定される。
同様に、プリチャージ電源回路と主電源回路とは、互い
に類似する各回路から構成される。２つの電源回路の相
違は、第１にプリチャージ電源回路が電流供給能力が比
較的大きくされるのに対して、主電源回路の電流供給能
力は比較的小さくされる。上記２つの電源回路の相違
は、第２にプリチャージ電源回路で形成されるプリチャ
ージ電圧は、出力電圧に対して若干高い電圧（絶対値的
には小さな電圧）に設定され、主電源回路は上記書き込
み動作に必要な上記−１０Ｖのような所望の動作電圧に
設定される。
【００４８】上記プリチャージ電源回路は、上記プリチ
ャージ電圧を形成するためにチャージポンプ回路からな
る負の昇圧回路と、かかる負の昇圧回路により形成され
た負電圧が上記プリチャージ電圧に到達することを検出
し、かかる負電圧がプリチャージ電圧より高い（絶対値
的に小さい）ときにはかかるチャージポンプ回路を動作
させ、負の昇圧電圧がプリチャージ電圧より低く（絶対
値的に大きく）なると上記チャージポンプ回路の動作を
停止させて負の昇圧電圧が所望のプリチャージ電圧にな
るように制御する電源出力電位制御回路と、かかる電圧
比較動作のために基準電圧を形成する基準電圧発生回路
から構成される。
ャージ電圧を形成するためにチャージポンプ回路からな
る負の昇圧回路と、かかる負の昇圧回路により形成され
た負電圧が上記プリチャージ電圧に到達することを検出
し、かかる負電圧がプリチャージ電圧より高い（絶対値
的に小さい）ときにはかかるチャージポンプ回路を動作
させ、負の昇圧電圧がプリチャージ電圧より低く（絶対
値的に大きく）なると上記チャージポンプ回路の動作を
停止させて負の昇圧電圧が所望のプリチャージ電圧にな
るように制御する電源出力電位制御回路と、かかる電圧
比較動作のために基準電圧を形成する基準電圧発生回路
から構成される。
【００４９】上記負の昇圧回路を構成するチャージポン
プ回路は、それを構成する整流ダイオード又はダイオー
ド形態のＭＯＳＦＥＴが比較的大きなサイズにされ、か
つ、ブートストラップ動作により極性が反転させられた
電圧を形成するキャパシタが大きい容量を持つようにさ
れることにより、単位のチャージポンプ動作当たりの電
流供給能力が大きくされる。
プ回路は、それを構成する整流ダイオード又はダイオー
ド形態のＭＯＳＦＥＴが比較的大きなサイズにされ、か
つ、ブートストラップ動作により極性が反転させられた
電圧を形成するキャパシタが大きい容量を持つようにさ
れることにより、単位のチャージポンプ動作当たりの電
流供給能力が大きくされる。
【００５０】上記主電源回路は、上記負の出力電圧を形
成するためにチャージポンプ回路からなる負の昇圧回路
と、かかる負の昇圧回路の負電圧が上記所望の出力電圧
に到達することを検出し、負の昇圧電圧が所望の出力電
圧より高い（絶対値的に小さい）ときにはかかるチャー
ジポンプ回路を動作させ、負の昇圧電圧が所望の出力電
圧より低く（絶対値的に大きく）なると上記チャージポ
ンプ回路の動作を停止させて負の昇圧電圧が所望の出力
電圧になるように制御する電源出力電位制御回路と、か
かる電圧比較動作のために基準電圧を形成する基準電圧
発生回路から構成される。上記負の昇圧回路を構成する
チャージポンプ回路は、それを構成する整流ダイオード
又はダイオード形態のＭＯＳＦＥＴが比較的小さなサイ
ズにされ、かつ、ブートストラップ動作により極性が反
転させられた負電圧を形成するキャパシタが小さな容量
を持つようにされることにより、単位のチャージポンプ
動作当たりの電流供給能力が小さくされる。上記主電源
回路側は、プリチャージ電源回路において、その出力電
圧が上記プリチャージ電圧に到達した後に上記負の昇圧
回路のチャージポンプ動作を開始させるようにしてもよ
い。
成するためにチャージポンプ回路からなる負の昇圧回路
と、かかる負の昇圧回路の負電圧が上記所望の出力電圧
に到達することを検出し、負の昇圧電圧が所望の出力電
圧より高い（絶対値的に小さい）ときにはかかるチャー
ジポンプ回路を動作させ、負の昇圧電圧が所望の出力電
圧より低く（絶対値的に大きく）なると上記チャージポ
ンプ回路の動作を停止させて負の昇圧電圧が所望の出力
電圧になるように制御する電源出力電位制御回路と、か
かる電圧比較動作のために基準電圧を形成する基準電圧
発生回路から構成される。上記負の昇圧回路を構成する
チャージポンプ回路は、それを構成する整流ダイオード
又はダイオード形態のＭＯＳＦＥＴが比較的小さなサイ
ズにされ、かつ、ブートストラップ動作により極性が反
転させられた負電圧を形成するキャパシタが小さな容量
を持つようにされることにより、単位のチャージポンプ
動作当たりの電流供給能力が小さくされる。上記主電源
回路側は、プリチャージ電源回路において、その出力電
圧が上記プリチャージ電圧に到達した後に上記負の昇圧
回路のチャージポンプ動作を開始させるようにしてもよ
い。
【００５１】上記プリチャージ電源回路により形成され
るプリチャージ電圧と、上記主電源回路により形成され
る出力電圧とは、上記のように異なる電圧とされる。そ
れ故、２つの電源回路の出力は定常的に接続されるので
はなく、プリチャージ回路を介して接続される。つま
り、電源出力がプリチャージ電圧に到達するまでの間、
上記プリチャージ回路を構成するスイッチがオン状態と
なり、プリチャージ電源回路で形成された昇圧電圧が電
源出力側に伝えられる。そして、電源出力が上記プリチ
ャージ電圧に到達すると、上記プリチャージ回路のスイ
ッチがオフ状態にされて、上記プリチャージ電源回路が
電源出力から切り離されるとともに、特に制限されない
が、低消費電力化のためにプリチャージ電源回路のチャ
ージポンプ回路の動作そのものも停止させられる。
るプリチャージ電圧と、上記主電源回路により形成され
る出力電圧とは、上記のように異なる電圧とされる。そ
れ故、２つの電源回路の出力は定常的に接続されるので
はなく、プリチャージ回路を介して接続される。つま
り、電源出力がプリチャージ電圧に到達するまでの間、
上記プリチャージ回路を構成するスイッチがオン状態と
なり、プリチャージ電源回路で形成された昇圧電圧が電
源出力側に伝えられる。そして、電源出力が上記プリチ
ャージ電圧に到達すると、上記プリチャージ回路のスイ
ッチがオフ状態にされて、上記プリチャージ電源回路が
電源出力から切り離されるとともに、特に制限されない
が、低消費電力化のためにプリチャージ電源回路のチャ
ージポンプ回路の動作そのものも停止させられる。
【００５２】これにより、第１０図の動作波形図に示す
ように、例えば書き込み動作モードが指示されて、基準
電圧発生回路により発生される基準電圧（１）が所定電
位に立ち上がり、これと同期して電源電圧を基準とした
基準電圧発生回路により発生される基準電圧（１）’が
所定の電位に立ち下がる。そして、プリチャージ電源制
御信号（１６）がハイレベルにされると、プリチャージ
電源回路の負の昇圧回路に対して順相クロック（２）と
逆相クロック（３）の供給が開始され、それに基づいて
そのプリチャージ電圧として用いられる出力電圧（２
０）が負極性側に段階的に低く（絶対値的に大きく）さ
れる。
ように、例えば書き込み動作モードが指示されて、基準
電圧発生回路により発生される基準電圧（１）が所定電
位に立ち上がり、これと同期して電源電圧を基準とした
基準電圧発生回路により発生される基準電圧（１）’が
所定の電位に立ち下がる。そして、プリチャージ電源制
御信号（１６）がハイレベルにされると、プリチャージ
電源回路の負の昇圧回路に対して順相クロック（２）と
逆相クロック（３）の供給が開始され、それに基づいて
そのプリチャージ電圧として用いられる出力電圧（２
０）が負極性側に段階的に低く（絶対値的に大きく）さ
れる。
【００５３】上記プリチャージ電源回路は、上記のよう
に電流供給能力が大きくされているから、１回当たりの
チャージポンプ動作による電圧の変化が大きくされる。
この結果、所望のプリチャージ電圧に到達するまでのク
ロック数が少なく、言い換えるならば、プリチャージ電
圧までの立ち下がりを高速にできる。プリチャージ回路
を構成するスイッチは、後述するようにダイオード形態
のＰチャンネル型ＭＯＳＦＥＴにより構成されているの
で、かかるプリチャージ電源回路により形成されたプリ
チャージ電圧（２０）は、上記プリチャージ回路を介し
て電源出力（２１）として出力される。
に電流供給能力が大きくされているから、１回当たりの
チャージポンプ動作による電圧の変化が大きくされる。
この結果、所望のプリチャージ電圧に到達するまでのク
ロック数が少なく、言い換えるならば、プリチャージ電
圧までの立ち下がりを高速にできる。プリチャージ回路
を構成するスイッチは、後述するようにダイオード形態
のＰチャンネル型ＭＯＳＦＥＴにより構成されているの
で、かかるプリチャージ電源回路により形成されたプリ
チャージ電圧（２０）は、上記プリチャージ回路を介し
て電源出力（２１）として出力される。
【００５４】プリチャージ電源回路は、昇圧電圧が上記
プリチャージ電圧に到達すると電源出力電位制御回路が
これを検出して、上記プリチャージ電源制御信号（１
６）がロウレベルにされて上記チャージポンプ動作が停
止させられる。それ故、プリチャージ電源回路のプリチ
ャージ電圧は、リーク電流等により低下させられる。
プリチャージ電圧に到達すると電源出力電位制御回路が
これを検出して、上記プリチャージ電源制御信号（１
６）がロウレベルにされて上記チャージポンプ動作が停
止させられる。それ故、プリチャージ電源回路のプリチ
ャージ電圧は、リーク電流等により低下させられる。
【００５５】上記プリチャージ電源回路の動作停止を受
けて、主電源制御信号（１７）がハイレベルになり、昇
圧回路に対して順相クロック（２）と逆相クロック
（３）の供給が開始され、それに基づいてその出力電圧
が負極性側に段階的に低くされる。このとき、主電源回
路においては、上記のように電流供給能力が小さくされ
ているから、１回当たりのチャージポンプ動作による電
圧の変化が小さくされる。この結果、所望の出力電圧に
対して高い精度で到達することができる。上記のように
１回のチャージポンプ動作による電圧変化は小さいが、
上記プリチャージ動作により主電源回路による電圧変化
幅が小さくされているから、上記のように１回のチャー
ジポンプ動作による電圧変化は小くとも、上記所望の出
力電圧を得るのに要する時間は短くできる。
けて、主電源制御信号（１７）がハイレベルになり、昇
圧回路に対して順相クロック（２）と逆相クロック
（３）の供給が開始され、それに基づいてその出力電圧
が負極性側に段階的に低くされる。このとき、主電源回
路においては、上記のように電流供給能力が小さくされ
ているから、１回当たりのチャージポンプ動作による電
圧の変化が小さくされる。この結果、所望の出力電圧に
対して高い精度で到達することができる。上記のように
１回のチャージポンプ動作による電圧変化は小さいが、
上記プリチャージ動作により主電源回路による電圧変化
幅が小さくされているから、上記のように１回のチャー
ジポンプ動作による電圧変化は小くとも、上記所望の出
力電圧を得るのに要する時間は短くできる。
【００５６】主電源回路は、昇圧電圧が上記所望の出力
電圧に到達すると電源出力電位制御回路がこれを検出し
て、上記主電源制御信号（１７）をロウレベルにして上
記チャージポンプ動作を停止させる。同図では省略され
ているが、書き込み動作により費やされる電流によって
上記出力電圧が低下したなら、電源出力電位制御回路が
これを検出して、上記主電源制御信号（１７）をハイレ
ベルにして上記チャージポンプ動作を再開し、上記所望
の出力電圧に回復すると上記チャージポンプ動作を停止
させるという制御動作によって一定の出力電圧を形成す
る。このような制御動作においても、上記のように１回
当たりのチャージポンプ動作による電圧の変化が小さい
から高い精度での所望の出力電圧を維持することができ
る。
電圧に到達すると電源出力電位制御回路がこれを検出し
て、上記主電源制御信号（１７）をロウレベルにして上
記チャージポンプ動作を停止させる。同図では省略され
ているが、書き込み動作により費やされる電流によって
上記出力電圧が低下したなら、電源出力電位制御回路が
これを検出して、上記主電源制御信号（１７）をハイレ
ベルにして上記チャージポンプ動作を再開し、上記所望
の出力電圧に回復すると上記チャージポンプ動作を停止
させるという制御動作によって一定の出力電圧を形成す
る。このような制御動作においても、上記のように１回
当たりのチャージポンプ動作による電圧の変化が小さい
から高い精度での所望の出力電圧を維持することができ
る。
【００５７】書き込み動作モードの終了により、主電源
制御信号（１７）がロウレベルにされると、かかる電圧
発生回路の動作が停止させられる。これにより、電源出
力（２１）は、リーク電流等により低下させられる。
制御信号（１７）がロウレベルにされると、かかる電圧
発生回路の動作が停止させられる。これにより、電源出
力（２１）は、リーク電流等により低下させられる。
【００５８】図９には、図８に示した電圧発生回路の各
回路ブロックに対応した一実施例の具体的回路図が示さ
れている。同図の各回路ブロックは、前記同様に上記プ
リチャージ電源回路と主電源回路に対して素子定数等を
除いて回路形式が同一のものが用いられることを示して
いる。
回路ブロックに対応した一実施例の具体的回路図が示さ
れている。同図の各回路ブロックは、前記同様に上記プ
リチャージ電源回路と主電源回路に対して素子定数等を
除いて回路形式が同一のものが用いられることを示して
いる。
【００５９】同図（Ａ）は、負電圧昇圧回路ブロックが
示されている。電源出力制御信号により２つのナンドゲ
ート回路を制御し、かかる２つのナンドゲート回路が開
いたときに順相のクロック信号と逆相のクロック信号を
取り込むようにして、チャージポンプ動作を上記電圧出
力制御信号に対応して間欠的に行うようにされる。チャ
ージポンプ回路は、負電圧昇圧出力を得るものであるた
めに、接地電位を基準にして、ダイオード（又はダイオ
ード接続されたＭＯＳＦＥＴ）とキャパシタとから構成
され、キャパシタに対して順相クロック信号と逆相クロ
ック信号を順に供給するようにされる。
示されている。電源出力制御信号により２つのナンドゲ
ート回路を制御し、かかる２つのナンドゲート回路が開
いたときに順相のクロック信号と逆相のクロック信号を
取り込むようにして、チャージポンプ動作を上記電圧出
力制御信号に対応して間欠的に行うようにされる。チャ
ージポンプ回路は、負電圧昇圧出力を得るものであるた
めに、接地電位を基準にして、ダイオード（又はダイオ
ード接続されたＭＯＳＦＥＴ）とキャパシタとから構成
され、キャパシタに対して順相クロック信号と逆相クロ
ック信号を順に供給するようにされる。
【００６０】上記ナンドゲート回路の出力には、駆動用
のインバータ回路が設けられ、この駆動回路を構成する
ＭＯＳＦＥＴのサイズ、上記ダイオードのサイズ及びキ
ャパシタの容量値が、上記出力電流供給能力に対応して
プリチャージ電源回路のものは大きく、主電源回路のも
のは小さく形成される。また、プリチャージ電源回路
は、上記ダイオードとキャパシタの段数がプリチャージ
電圧が上記主電源回路により形成される出力電圧に対し
て絶対値的に小さくされることに対応して上記主電源回
路のものに比べて少ない数とされる。
のインバータ回路が設けられ、この駆動回路を構成する
ＭＯＳＦＥＴのサイズ、上記ダイオードのサイズ及びキ
ャパシタの容量値が、上記出力電流供給能力に対応して
プリチャージ電源回路のものは大きく、主電源回路のも
のは小さく形成される。また、プリチャージ電源回路
は、上記ダイオードとキャパシタの段数がプリチャージ
電圧が上記主電源回路により形成される出力電圧に対し
て絶対値的に小さくされることに対応して上記主電源回
路のものに比べて少ない数とされる。
【００６１】同図（Ｂ）は、負電圧逓倍回路が示されて
いる。この逓倍回路は、実質的に負の昇圧電圧をレベル
シフトする作用を行う。つまり、負の昇圧電圧が所望の
プリチャージ電圧や出力電圧に到達したことを検出する
場合、電圧比較回路を用いるようにするものであるが、
上記プリチャージ電圧や出力電圧をそのものを直接的に
比較することは、動作電圧の関係から不可能であるの
で、電源電圧ＶＣＣと回路の接地電位の範囲に入る所定
の電圧にレベルシフトされたレベルセンス信号を得るた
めのものである。
いる。この逓倍回路は、実質的に負の昇圧電圧をレベル
シフトする作用を行う。つまり、負の昇圧電圧が所望の
プリチャージ電圧や出力電圧に到達したことを検出する
場合、電圧比較回路を用いるようにするものであるが、
上記プリチャージ電圧や出力電圧をそのものを直接的に
比較することは、動作電圧の関係から不可能であるの
で、電源電圧ＶＣＣと回路の接地電位の範囲に入る所定
の電圧にレベルシフトされたレベルセンス信号を得るた
めのものである。
【００６２】この実施例では、ドレインとゲートとが接
続されてダイオード形態にされたｎ−１個のＮチャンネ
ル型ＭＯＳＦＥＴの一端側に負電圧昇圧出力が印加さ
れ、他端側にはｎ個目のＮチャンネル型ＭＯＳＦＥＴと
して基準電圧が印加される。そして、かかるＭＯＳＦＥ
Ｔのドレインと電源電圧ＶＣＣとの間には、そのゲート
にバイアス電圧が印加されたＰチャンネル型ＭＯＳＦＥ
Ｔが設けられる。上記ｎ番目のＮチャンネル型ＭＯＳＦ
ＥＴのドレイン側からレベルセンス信号を得るものであ
る。上記のレベルセンス信号により、前記同様なレベル
シフトされたセンスレベル信号を得ることができる。
続されてダイオード形態にされたｎ−１個のＮチャンネ
ル型ＭＯＳＦＥＴの一端側に負電圧昇圧出力が印加さ
れ、他端側にはｎ個目のＮチャンネル型ＭＯＳＦＥＴと
して基準電圧が印加される。そして、かかるＭＯＳＦＥ
Ｔのドレインと電源電圧ＶＣＣとの間には、そのゲート
にバイアス電圧が印加されたＰチャンネル型ＭＯＳＦＥ
Ｔが設けられる。上記ｎ番目のＮチャンネル型ＭＯＳＦ
ＥＴのドレイン側からレベルセンス信号を得るものであ
る。上記のレベルセンス信号により、前記同様なレベル
シフトされたセンスレベル信号を得ることができる。
【００６３】同図（Ｃ）には、負電圧電源制御信号発生
回路が示されている。この回路は、電圧比較回路から構
成される。前記とは逆に、Ｐチャンネル型ＭＯＳＦＥＴ
の差動ＭＯＳＦＥＴのゲートには、上記基準電圧と上記
逓倍回路で形成されたレベルセンス信号が供給される。
差動ＭＯＳＦＥＴの共通化されたソースには、ゲートバ
イアス電圧が印加されることにより定電流源として動作
させられるＰチャンネル型ＭＯＳＦＥＴが設けられる。
上記差動ＭＯＳＦＥＴのドレインには、電流ミラー形態
にされたＮチャンネル型ＭＯＳＦＥＴが負荷回路として
設けられ、その出力信号がＮチャンネル型ＭＯＳＦＥＴ
と上記ゲートバイアス電圧により定電流源負荷として動
作するＰチャンネル型ＭＯＳＦＥＴからなる反転増幅回
路及びインバータ回路を介して電源出力制御信号が形成
される。
回路が示されている。この回路は、電圧比較回路から構
成される。前記とは逆に、Ｐチャンネル型ＭＯＳＦＥＴ
の差動ＭＯＳＦＥＴのゲートには、上記基準電圧と上記
逓倍回路で形成されたレベルセンス信号が供給される。
差動ＭＯＳＦＥＴの共通化されたソースには、ゲートバ
イアス電圧が印加されることにより定電流源として動作
させられるＰチャンネル型ＭＯＳＦＥＴが設けられる。
上記差動ＭＯＳＦＥＴのドレインには、電流ミラー形態
にされたＮチャンネル型ＭＯＳＦＥＴが負荷回路として
設けられ、その出力信号がＮチャンネル型ＭＯＳＦＥＴ
と上記ゲートバイアス電圧により定電流源負荷として動
作するＰチャンネル型ＭＯＳＦＥＴからなる反転増幅回
路及びインバータ回路を介して電源出力制御信号が形成
される。
【００６４】同図（Ｄ）には、プリチャージ回路が示さ
れている。プリチャージ回路は、Ｐチャンネル型ＭＯＳ
ＦＥＴから構成される。Ｐチャンネル型ＭＯＳＦＥＴの
ゲートとドレインとを共通接続して、ダイオード形態と
して負電圧をプリチャージ電源回路側から主電源回路側
に伝え、その電位が逆転したらオフ状態となり、主電源
側の負電圧がプリチャージ電源側に抜けてしまうのを防
止する。
れている。プリチャージ回路は、Ｐチャンネル型ＭＯＳ
ＦＥＴから構成される。Ｐチャンネル型ＭＯＳＦＥＴの
ゲートとドレインとを共通接続して、ダイオード形態と
して負電圧をプリチャージ電源回路側から主電源回路側
に伝え、その電位が逆転したらオフ状態となり、主電源
側の負電圧がプリチャージ電源側に抜けてしまうのを防
止する。
【００６５】同図（Ｅ）には、バイアス回路が示されて
いる。しきい値電圧が異なるようにされたＮチャンネル
型ＭＯＳＦＥＴのゲートとソースを共通化し、しきい値
電圧が低くされた一方のＮチャンネル型ＭＯＳＦＥＴの
ドレインドレイン電流をＰチャンネル型ＭＯＳＦＥＴか
らなる電流ミラー回路を介して上記他方のダイオード形
態とされたＮチャンネル型ＭＯＳＦＥＴのドレインに供
給し、上記電流ミラー形態にされたＰチャンネル型ＭＯ
ＳＦＥＴのゲート電圧をバイアス電圧として用いるよう
にするものである。
いる。しきい値電圧が異なるようにされたＮチャンネル
型ＭＯＳＦＥＴのゲートとソースを共通化し、しきい値
電圧が低くされた一方のＮチャンネル型ＭＯＳＦＥＴの
ドレインドレイン電流をＰチャンネル型ＭＯＳＦＥＴか
らなる電流ミラー回路を介して上記他方のダイオード形
態とされたＮチャンネル型ＭＯＳＦＥＴのドレインに供
給し、上記電流ミラー形態にされたＰチャンネル型ＭＯ
ＳＦＥＴのゲート電圧をバイアス電圧として用いるよう
にするものである。
【００６６】図１１には、この発明に係る不揮発性メモ
リの一実施例の概略ブロック図が示されている。同図の
各回路ブロックは、公知の半導体集積回路の製造技術に
より、単結晶シリコンのような１個の半導体基板上にお
いて形成される。
リの一実施例の概略ブロック図が示されている。同図の
各回路ブロックは、公知の半導体集積回路の製造技術に
より、単結晶シリコンのような１個の半導体基板上にお
いて形成される。
【００６７】メモリマトリックス（Memory Matrix)は、
コントロールゲートとフローティングゲートとを備えた
スタックドゲート構造の不揮発性メモリセルが、ワード
線とデータ線との交点にマトリックス配置されてなるも
のである。上記メモリセルのコントロールゲートは対応
するワード線に接続され、ドレインは対応するデータ線
に接続され、ソースは対応するソース線に接続される。
ＳＶＣは、ソース電位制御回路である。
コントロールゲートとフローティングゲートとを備えた
スタックドゲート構造の不揮発性メモリセルが、ワード
線とデータ線との交点にマトリックス配置されてなるも
のである。上記メモリセルのコントロールゲートは対応
するワード線に接続され、ドレインは対応するデータ線
に接続され、ソースは対応するソース線に接続される。
ＳＶＣは、ソース電位制御回路である。
【００６８】アドレスバッファＸＡＤＢは、外部端子Ａ
Ｘから供給されるＸアドレス信号の取り込みを行い、デ
コーダＸＤＣＲは、上記取り込まれたアドレス信号と内
部電圧Ｖrw、Ｖww、Ｖwv、Ｖew及びＶevを受けて、選択
ワード線及び非選択ワード線の電位を書き込み、消去及
び読み出しの各動作モードに応じて設定する。
Ｘから供給されるＸアドレス信号の取り込みを行い、デ
コーダＸＤＣＲは、上記取り込まれたアドレス信号と内
部電圧Ｖrw、Ｖww、Ｖwv、Ｖew及びＶevを受けて、選択
ワード線及び非選択ワード線の電位を書き込み、消去及
び読み出しの各動作モードに応じて設定する。
【００６９】この実施例のメモリマトリックス（Memory
Matrix)のデータ線には、一対一に対応してセンスアン
プＳＡ及び書き込み回路ＤＲが設けられる。アドレスバ
ッファＹＡＤＢは、外部端子ＡＹから供給されるＹアド
レス信号の取り込みを行い、デコーダＹＤＣＲは、上記
取り込まれたアドレス信号を解読してデータ線選択回路
ＹＧにデータ線選択信号を供給する。データ線選択回路
ＹＧは、上記選択信号に従い実質的なデータ線の選択動
作を行う。つまり、読み出し動作のときには、上記セン
スアンプＳＡの増幅信号を選択して、書き込み動作のと
きには書き込みデータを上記書き込み回路ＤＲに伝え
る。電圧Ｖrd及びＶwdは読み出し動作と書き込み動作の
ときに用いられる。
Matrix)のデータ線には、一対一に対応してセンスアン
プＳＡ及び書き込み回路ＤＲが設けられる。アドレスバ
ッファＹＡＤＢは、外部端子ＡＹから供給されるＹアド
レス信号の取り込みを行い、デコーダＹＤＣＲは、上記
取り込まれたアドレス信号を解読してデータ線選択回路
ＹＧにデータ線選択信号を供給する。データ線選択回路
ＹＧは、上記選択信号に従い実質的なデータ線の選択動
作を行う。つまり、読み出し動作のときには、上記セン
スアンプＳＡの増幅信号を選択して、書き込み動作のと
きには書き込みデータを上記書き込み回路ＤＲに伝え
る。電圧Ｖrd及びＶwdは読み出し動作と書き込み動作の
ときに用いられる。
【００７０】マルチプレクサＭＰは、データ端子Ｉ／Ｏ
から供給されたコマンドをモードコントロール回路ＭＣ
に伝える動作と、データ端子Ｉ／Ｏから供給された書き
込みデータを上記データ入力回路ＤＩＢに伝える動作と
を行う。データ出力回路ＤＯＢの出力信号は、上記マル
チプレクサＭＰを通してデータ端子Ｉ／Ｏに伝えられ
る。
から供給されたコマンドをモードコントロール回路ＭＣ
に伝える動作と、データ端子Ｉ／Ｏから供給された書き
込みデータを上記データ入力回路ＤＩＢに伝える動作と
を行う。データ出力回路ＤＯＢの出力信号は、上記マル
チプレクサＭＰを通してデータ端子Ｉ／Ｏに伝えられ
る。
【００７１】制御信号入力回路ＣＳＢは、外部端子から
供給される制御信号／ＣＥ、／ＯＥ、／ＷＥ及びクロッ
ク信号ＳＣを受けて上記モード制御回路ＭＣに伝え、こ
こで書き込み、読み出し及び消去等の他、コマンド取り
込み等の各種のモード判定が行われる。Ｖccは電源端子
であり、特に制限されないが、３．３Ｖのような電源電
圧が供給される。Ｖssは接地端子であり、０Ｖのような
回路の接地電位が与えられる。
供給される制御信号／ＣＥ、／ＯＥ、／ＷＥ及びクロッ
ク信号ＳＣを受けて上記モード制御回路ＭＣに伝え、こ
こで書き込み、読み出し及び消去等の他、コマンド取り
込み等の各種のモード判定が行われる。Ｖccは電源端子
であり、特に制限されないが、３．３Ｖのような電源電
圧が供給される。Ｖssは接地端子であり、０Ｖのような
回路の接地電位が与えられる。
【００７２】電圧発生回路ＶＳは、前記説明したような
＋１２Ｖのような正昇圧電圧発生回路、−１０Ｖのよう
な負電圧発生回路、及び電源電圧Ｖcc付近の中間電圧発
生回路を含み、例示的に示されている電圧Ｖrw、Ｖww、
Ｖwv、Ｖew、Ｖev、Ｖec、Ｖrd、Ｖwdを形成する。
＋１２Ｖのような正昇圧電圧発生回路、−１０Ｖのよう
な負電圧発生回路、及び電源電圧Ｖcc付近の中間電圧発
生回路を含み、例示的に示されている電圧Ｖrw、Ｖww、
Ｖwv、Ｖew、Ｖev、Ｖec、Ｖrd、Ｖwdを形成する。
【００７３】図１２には、この発明に係る一括消去型Ｅ
ＥＰＲＯＭの他の一実施例のブロック図が示されてい
る。この実施例では、特に制限されないが、メモリアレ
イは４つのメモリマットＭＡＴから構成される。それぞ
れのメモリマットＭＡＴには、ワード線ＷＬの選択信号
を形成するサブデコーダＳＵＢ−ＤＣＲが設けられる。
高集積化のためにワード線のピッチが狭く形成されるの
で、メモリマットＭＡＴ間に挟まれたサブデコーダＳＵ
Ｂ−ＤＣＲは、両側のメモリマットＭＡＴに対してワー
ド線の選択信号を形成する。それ故、例示的に示されて
いるように、メモリマットＭＡＴのワード線は、それを
挟んで設けられた２つのサブデコーダＳＵＢ−ＤＣＲに
対して１つ置きに交互に接続される。
ＥＰＲＯＭの他の一実施例のブロック図が示されてい
る。この実施例では、特に制限されないが、メモリアレ
イは４つのメモリマットＭＡＴから構成される。それぞ
れのメモリマットＭＡＴには、ワード線ＷＬの選択信号
を形成するサブデコーダＳＵＢ−ＤＣＲが設けられる。
高集積化のためにワード線のピッチが狭く形成されるの
で、メモリマットＭＡＴ間に挟まれたサブデコーダＳＵ
Ｂ−ＤＣＲは、両側のメモリマットＭＡＴに対してワー
ド線の選択信号を形成する。それ故、例示的に示されて
いるように、メモリマットＭＡＴのワード線は、それを
挟んで設けられた２つのサブデコーダＳＵＢ−ＤＣＲに
対して１つ置きに交互に接続される。
【００７４】メインデコーダＭＡＮ−ＤＣＲは、後述す
るように複数のメモリセルを選択する選択ＭＯＳＦＥＴ
の選択信号と、サブデコーダＳＵＢ−ＤＣＲの選択レベ
ルと非選択レベルを形成する回路から構成される。ゲー
トデコーダＧＤＣＲは、上記メインデコーダＭＡＮ−Ｄ
ＣＲによって選択された１つのメモリブロックの中の１
つのメモリセルを選択する選択信号を形成する。
るように複数のメモリセルを選択する選択ＭＯＳＦＥＴ
の選択信号と、サブデコーダＳＵＢ−ＤＣＲの選択レベ
ルと非選択レベルを形成する回路から構成される。ゲー
トデコーダＧＤＣＲは、上記メインデコーダＭＡＮ−Ｄ
ＣＲによって選択された１つのメモリブロックの中の１
つのメモリセルを選択する選択信号を形成する。
【００７５】メモリマットＭＡＴに形成される不揮発性
のメモリセルを構成する記憶トランジスタは、特に制限
されないが、消去及び書き込み動作も共にトンネル電流
によってフローティングゲートに電荷の注入と放出を行
うようにするものである。この他に、前記説明したよう
に消去動作のみをトンネル電流によって行うようにして
もよい。
のメモリセルを構成する記憶トランジスタは、特に制限
されないが、消去及び書き込み動作も共にトンネル電流
によってフローティングゲートに電荷の注入と放出を行
うようにするものである。この他に、前記説明したよう
に消去動作のみをトンネル電流によって行うようにして
もよい。
【００７６】センスアンプＳＡは、特に制限されない
が、後述するように２組に分けられて、それぞれがセン
スアンプ制御回路ＳＡＣによって増幅動作の制御が行わ
れる。特に制限されないが、最初の読み出しサイクルで
は２組ともにセンスアンプが活性化され、以後ワード線
の切り替えを伴う連続読み出しのときには、一方のセン
スアンプ群からの読み出し信号が終了して、他方のセン
スアンプ群からのシリアルな読み出し信号の出力を行っ
ている間に、ワード線の切り替えが行われるとともに上
記一方のセンスアンプ群が増幅動作を開始するようにさ
れる。
が、後述するように２組に分けられて、それぞれがセン
スアンプ制御回路ＳＡＣによって増幅動作の制御が行わ
れる。特に制限されないが、最初の読み出しサイクルで
は２組ともにセンスアンプが活性化され、以後ワード線
の切り替えを伴う連続読み出しのときには、一方のセン
スアンプ群からの読み出し信号が終了して、他方のセン
スアンプ群からのシリアルな読み出し信号の出力を行っ
ている間に、ワード線の切り替えが行われるとともに上
記一方のセンスアンプ群が増幅動作を開始するようにさ
れる。
【００７７】上記センスアンプＳＡはラッチ機能を持っ
ており、データ線から増幅動作に必要な読み出し信号を
受け取ると、データ線とは切り離されて上記取り込んだ
信号の増幅を行って保持している。それ故、データ選択
回路ＹＧにより選択された信号がデータ出力バッファＯ
Ｂを通して出力させることができ、このような信号出力
動作と並行して、上述のように次のアドレスに対応した
ワード線の切り替えを行うことができる。
ており、データ線から増幅動作に必要な読み出し信号を
受け取ると、データ線とは切り離されて上記取り込んだ
信号の増幅を行って保持している。それ故、データ選択
回路ＹＧにより選択された信号がデータ出力バッファＯ
Ｂを通して出力させることができ、このような信号出力
動作と並行して、上述のように次のアドレスに対応した
ワード線の切り替えを行うことができる。
【００７８】ステイタスレジスタＳＲＥＧは、信号ＴＳ
によりスタータスデータを受け取り、必要に応じてデー
タ出力バッファＯＢを通して外部から動作状態をモニタ
ーすることができる。この実施例では、連続アクセス動
作や上記のように電気的に書き込みと消去動作が行われ
るものであり、それぞれの動作の途中において内部の状
態を外部から知る必要があるので、上記のようなステイ
タスレジスタＳＲＥＧが設けられるものである。
によりスタータスデータを受け取り、必要に応じてデー
タ出力バッファＯＢを通して外部から動作状態をモニタ
ーすることができる。この実施例では、連続アクセス動
作や上記のように電気的に書き込みと消去動作が行われ
るものであり、それぞれの動作の途中において内部の状
態を外部から知る必要があるので、上記のようなステイ
タスレジスタＳＲＥＧが設けられるものである。
【００７９】電圧発生回路ＶＳは、３．３Ｖのような電
源電圧ＶＣＣと回路の接地電位ＶＳＳを受け、制御信号
ＴＶにより書き込み、読み出し及び消去の各動作に必要
とされる各種電圧Ｖpw、Ｖpv、Ｖew、Ｖed、Ｖev及びＶ
r を形成するＤＣ−ＤＣコンバータとしての役割を果た
すものである。この電圧発生回路ＶＳは、前記図１（図
３）、図５及び図８に示した電圧発生回路を含むもので
ある。
源電圧ＶＣＣと回路の接地電位ＶＳＳを受け、制御信号
ＴＶにより書き込み、読み出し及び消去の各動作に必要
とされる各種電圧Ｖpw、Ｖpv、Ｖew、Ｖed、Ｖev及びＶ
r を形成するＤＣ−ＤＣコンバータとしての役割を果た
すものである。この電圧発生回路ＶＳは、前記図１（図
３）、図５及び図８に示した電圧発生回路を含むもので
ある。
【００８０】アドレスバッファＡＤＢは、外部端子から
供給されるアドレス信号Ａｉの取り込みを行んで、アド
レスラッチＡＬＨにアドレス信号を保持させる。信号Ｔ
Ａは、上記アドレス信号をラッチさせる制御信号であ
り、ＴＳＣは内部シリアルクロックである。
供給されるアドレス信号Ａｉの取り込みを行んで、アド
レスラッチＡＬＨにアドレス信号を保持させる。信号Ｔ
Ａは、上記アドレス信号をラッチさせる制御信号であ
り、ＴＳＣは内部シリアルクロックである。
【００８１】アドレス発生回路ＡＤＧは、外部から供給
されるクロックＳＣに同期して発生された内部シリアル
クロックＴＳＣによりアドレス歩進動作を行い、奇数番
目のデータ線に対応したセンスアンプＳＡを活性化する
アドレス信号Ａyoと、偶数番目のデータ線に対応したセ
ンスアンプＳＡを活性化するアドレス信号Ａye及びワー
ド線切り替え信号ＡＣを発生させる。すなわち、この実
施例の半導体記憶装置では、指定されたスタートアドレ
スを入力するだけで、その後の連続アクセスのためのア
ドレス信号は、外部端子から供給されるクロックＳＣに
対応して内部において発生される。上記クロック信号Ｓ
Ｃは、特に制限されないが、前記チャージポンプ回路の
クロック信号を形成するために利用することができる。
上記信号ＡyoとＡye及びＡＣと／ＡＣは、センスアンプ
制御回路ＳＡＣに供給される。ここで、信号ＡＣに付さ
れた／は、バー信号であることを示すものであり、かか
る信号／ＡＣはロウレベルがアクティブレベルであるこ
とを表している。このことは、以下の他の信号において
も同様である。
されるクロックＳＣに同期して発生された内部シリアル
クロックＴＳＣによりアドレス歩進動作を行い、奇数番
目のデータ線に対応したセンスアンプＳＡを活性化する
アドレス信号Ａyoと、偶数番目のデータ線に対応したセ
ンスアンプＳＡを活性化するアドレス信号Ａye及びワー
ド線切り替え信号ＡＣを発生させる。すなわち、この実
施例の半導体記憶装置では、指定されたスタートアドレ
スを入力するだけで、その後の連続アクセスのためのア
ドレス信号は、外部端子から供給されるクロックＳＣに
対応して内部において発生される。上記クロック信号Ｓ
Ｃは、特に制限されないが、前記チャージポンプ回路の
クロック信号を形成するために利用することができる。
上記信号ＡyoとＡye及びＡＣと／ＡＣは、センスアンプ
制御回路ＳＡＣに供給される。ここで、信号ＡＣに付さ
れた／は、バー信号であることを示すものであり、かか
る信号／ＡＣはロウレベルがアクティブレベルであるこ
とを表している。このことは、以下の他の信号において
も同様である。
【００８２】データ選択回路ＹＧは、Ｙ系のアドレス信
号Ａｙにより、読み出し動作のときには１つのデータ線
の選択信号を形成して、それに対応されたセンスアンプ
の増幅信号を選択してデータ出力バッファＯＢに伝え
る。書き込み動作のときには、１つのデータ線の選択信
号を形成して、データ入力バッファＩＢから入力された
書き込みデータに対応された信号をデータ線に伝える。
号Ａｙにより、読み出し動作のときには１つのデータ線
の選択信号を形成して、それに対応されたセンスアンプ
の増幅信号を選択してデータ出力バッファＯＢに伝え
る。書き込み動作のときには、１つのデータ線の選択信
号を形成して、データ入力バッファＩＢから入力された
書き込みデータに対応された信号をデータ線に伝える。
【００８３】コマンドデコーダＣＤＣＲは、データ入力
バッファＩＢから入力されたコレンドを解読して、コマ
ンドデータＤｉを次に説明する制御回路ＣＯＮＴに伝え
る。信号ＴＣは、コマンドデコーダ制御信号であり、コ
マンドの取り込みや、デコーダの制御を行う。
バッファＩＢから入力されたコレンドを解読して、コマ
ンドデータＤｉを次に説明する制御回路ＣＯＮＴに伝え
る。信号ＴＣは、コマンドデコーダ制御信号であり、コ
マンドの取り込みや、デコーダの制御を行う。
【００８４】制御回路ＣＳＢは、モードコントロール回
路ＭＣを含み、外部端子から供給されるチップイネブー
ブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、
ライトイネーブル信号／ＷＥ及びクロックＳＣとリセッ
ト信号ＲＳを受けて、内部回路の動作に必要な各種タイ
ミング信号を形成する。信号ＴＭＸは、メインデコーダ
制御信号であり、プログラム−プログラムベリファイ時
に正／負論理を切り替える信号である。信号ＴＸＧは、
ゲートデコーダ制御信号である。信号ＴＶは電源回路制
御信号である。信号ＴＡは、アドレスバッファ制御信号
であり、アドレスのラッチ等の制御を行う。信号ＴＩ
は、データ入力バッファ制御信号であり、データやコマ
ンドの取り込み等の制御を行う。
路ＭＣを含み、外部端子から供給されるチップイネブー
ブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、
ライトイネーブル信号／ＷＥ及びクロックＳＣとリセッ
ト信号ＲＳを受けて、内部回路の動作に必要な各種タイ
ミング信号を形成する。信号ＴＭＸは、メインデコーダ
制御信号であり、プログラム−プログラムベリファイ時
に正／負論理を切り替える信号である。信号ＴＸＧは、
ゲートデコーダ制御信号である。信号ＴＶは電源回路制
御信号である。信号ＴＡは、アドレスバッファ制御信号
であり、アドレスのラッチ等の制御を行う。信号ＴＩ
は、データ入力バッファ制御信号であり、データやコマ
ンドの取り込み等の制御を行う。
【００８５】信号ＴＯはデータ出力バッファ制御信号で
あり、データの出力等の制御を行う。信号ＴＣは、コマ
ンドデコーダ制御信号であり、コマンドの取り込み、デ
コード等の制御を行う。信号ＴＳは、ステイタスレジス
タ制御信号であり、ステイタスレジスタＳＲＥＧのセッ
トあるいはリセット等の制御を行う。信号ＴＳＡは、セ
ンスアンプ制御信号であり、活性化タイミングの制御に
用いられる。信号ＴＳＣは内部シリアルクロックであ
る。信号ＡＣはワード線の切り替え信号である。信号Ｏ
ｉは、データ出力バッファＯＢから出力される出力デー
タであり、信号Ｄｏはステイタスデータであり、信号Ｄ
ｉはコマンドデータである。また、信号ＲＤＹ／ＢＵＳ
Ｙは、チップの状態を出力する信号である。
あり、データの出力等の制御を行う。信号ＴＣは、コマ
ンドデコーダ制御信号であり、コマンドの取り込み、デ
コード等の制御を行う。信号ＴＳは、ステイタスレジス
タ制御信号であり、ステイタスレジスタＳＲＥＧのセッ
トあるいはリセット等の制御を行う。信号ＴＳＡは、セ
ンスアンプ制御信号であり、活性化タイミングの制御に
用いられる。信号ＴＳＣは内部シリアルクロックであ
る。信号ＡＣはワード線の切り替え信号である。信号Ｏ
ｉは、データ出力バッファＯＢから出力される出力デー
タであり、信号Ｄｏはステイタスデータであり、信号Ｄ
ｉはコマンドデータである。また、信号ＲＤＹ／ＢＵＳ
Ｙは、チップの状態を出力する信号である。
【００８６】この他、アドレスラッチＡＬＨからメイン
デコーダＭＡＮ−ＤＣＲに供給される信号Ａx0は、上記
選択されるべきメモリブロックを指示するＸ系のアドレ
ス信号であり、アドレスラッチＡＬＨからゲートデコー
ダＧＤＣＲに供給される信号Ａx1は、１つのメモリブロ
ック中の１つのワード線を指示するＸ系のアドレス信号
である。ＹゲートＹＧに供給される信号Ａｙは、Ｙ系の
アドレス信号である。
デコーダＭＡＮ−ＤＣＲに供給される信号Ａx0は、上記
選択されるべきメモリブロックを指示するＸ系のアドレ
ス信号であり、アドレスラッチＡＬＨからゲートデコー
ダＧＤＣＲに供給される信号Ａx1は、１つのメモリブロ
ック中の１つのワード線を指示するＸ系のアドレス信号
である。ＹゲートＹＧに供給される信号Ａｙは、Ｙ系の
アドレス信号である。
【００８７】Ｖpwは書き込み時のワード線電圧である。
Ｖpvは書き込みベリファイ時のワード線電圧である。Ｖ
evは消去ベリファ時のワード線電圧である。Ｖewは消去
時のワード線電圧である。Ｖedは消去時のデータ線電圧
である。Ｖr はデータ線プリチャージ電圧である。
Ｖpvは書き込みベリファイ時のワード線電圧である。Ｖ
evは消去ベリファ時のワード線電圧である。Ｖewは消去
時のワード線電圧である。Ｖedは消去時のデータ線電圧
である。Ｖr はデータ線プリチャージ電圧である。
【００８８】図１３には、上記メモリマットとその周辺
部の一実施例の概略回路図が示されている。メモリセル
は、前記類似のコントロールゲートとフローティングゲ
ートとを備えたスタックドゲート構造のＭＯＳＦＥＴと
される。この実施例では、後述するように書き込み動作
と消去動作とが共に薄い酸化膜を通したトンネル電流を
利用して行われる。
部の一実施例の概略回路図が示されている。メモリセル
は、前記類似のコントロールゲートとフローティングゲ
ートとを備えたスタックドゲート構造のＭＯＳＦＥＴと
される。この実施例では、後述するように書き込み動作
と消去動作とが共に薄い酸化膜を通したトンネル電流を
利用して行われる。
【００８９】上記メモリセルを構成する記憶ＭＯＳＦＥ
Ｔは、複数個が１ブロックとされてドレインとソースが
共通化される。上記記憶ＭＯＳＦＥＴの共通化されたド
レインは、選択ＭＯＳＦＥＴを通してデータ線ＤＬに接
続される。上記記憶ＭＯＳＦＥＴの共通化されたソース
は、選択ＭＯＳＦＥＴを通して回路の接地電位が与えら
れる。上記記憶ＭＯＳＦＥＴのコントロールゲートは、
ワード線ＷＬに接続される。上記選択ＭＯＳＦＥＴは、
上記ワード線ＷＬと平行に延長される選択線によって選
択される。すなわち、上記選択ＭＯＳＦＥＴは、メイン
デコーダＭＡＮ−ＤＣＲによって選択されるメインワー
ド線と見做される。
Ｔは、複数個が１ブロックとされてドレインとソースが
共通化される。上記記憶ＭＯＳＦＥＴの共通化されたド
レインは、選択ＭＯＳＦＥＴを通してデータ線ＤＬに接
続される。上記記憶ＭＯＳＦＥＴの共通化されたソース
は、選択ＭＯＳＦＥＴを通して回路の接地電位が与えら
れる。上記記憶ＭＯＳＦＥＴのコントロールゲートは、
ワード線ＷＬに接続される。上記選択ＭＯＳＦＥＴは、
上記ワード線ＷＬと平行に延長される選択線によって選
択される。すなわち、上記選択ＭＯＳＦＥＴは、メイン
デコーダＭＡＮ−ＤＣＲによって選択されるメインワー
ド線と見做される。
【００９０】上記のようにメモリセルをブロックに分け
て、それぞれに選択ＭＯＳＦＥＴを介してデータ線ＤＬ
や回路の接地電位を与える構成により、非選択のメモリ
セルに対するストレスを軽減させることができる。すな
わち、ワード線が選択され、データ線が非選択状態にさ
れたメモリセルや、逆にワード線が非選択状態にされ、
データ線が非選択状態にされることによって、書き込み
又は消去動作においてデータを保持すべきメモリセルに
上記書き込み又は消去用の電圧が印加されることを防止
するものである。この構成では、上記ブロック内の小数
のメモリセルにおいてのみ上記のようなストレスがかか
るものとなる。
て、それぞれに選択ＭＯＳＦＥＴを介してデータ線ＤＬ
や回路の接地電位を与える構成により、非選択のメモリ
セルに対するストレスを軽減させることができる。すな
わち、ワード線が選択され、データ線が非選択状態にさ
れたメモリセルや、逆にワード線が非選択状態にされ、
データ線が非選択状態にされることによって、書き込み
又は消去動作においてデータを保持すべきメモリセルに
上記書き込み又は消去用の電圧が印加されることを防止
するものである。この構成では、上記ブロック内の小数
のメモリセルにおいてのみ上記のようなストレスがかか
るものとなる。
【００９１】この実施例では、隣接するデータ線ＤＬが
奇数番目と偶数番目とに分けられる。そして、それぞれ
に対応してショートＭＯＳＦＥＴが設けられる。このシ
ョートＭＯＳＦＥＴは、奇数番目と偶数番目のデータ線
ＤＬを交互に選択するようにし、非選択状態におかれる
データ線ＤＬを回路の接地電位の固定レベルにして、隣
接データ線ＤＬにおける相互のカップリングノイズを低
減するものである。このようなデータ線ＤＬの構成に対
応して、データ線ＤＬに現れた読み出し信号を増幅する
センスアンプＳＡに対して、データ選択回路ＹＧも奇数
と偶数とに分けられて選択される。このデータ選択回路
ＹＧは、後述するようなトランスファＭＯＳＦＥＴによ
り実現される。
奇数番目と偶数番目とに分けられる。そして、それぞれ
に対応してショートＭＯＳＦＥＴが設けられる。このシ
ョートＭＯＳＦＥＴは、奇数番目と偶数番目のデータ線
ＤＬを交互に選択するようにし、非選択状態におかれる
データ線ＤＬを回路の接地電位の固定レベルにして、隣
接データ線ＤＬにおける相互のカップリングノイズを低
減するものである。このようなデータ線ＤＬの構成に対
応して、データ線ＤＬに現れた読み出し信号を増幅する
センスアンプＳＡに対して、データ選択回路ＹＧも奇数
と偶数とに分けられて選択される。このデータ選択回路
ＹＧは、後述するようなトランスファＭＯＳＦＥＴによ
り実現される。
【００９２】上記メインデコーダＭＡＮ−ＤＣＲによっ
て選択されるブロック内のメモリセルは、サブデコーダ
ＳＵＢ−ＤＣＲによって１つが選択される。サブデコー
ダＳＵＢ−ＤＣＲは、上記ブロック内の１つのワード線
ＷＬを選択する。このような１つのワード線の選択信号
は、ゲートデコーダＧＤＣＲによって形成される。すな
わち、サブデコーダＳＵＢ−ＤＣＲは、上記ゲートデコ
ーダＧＤＣＲによって形成されたワード線の選択信号
と、メインデコーダＭＡＮ−ＤＣＲによって形成された
動作モードに応じて形成された選択／非選択レベルとを
受けて、上記ブロック内のワード線の選択／非選択の駆
動信号を形成する。
て選択されるブロック内のメモリセルは、サブデコーダ
ＳＵＢ−ＤＣＲによって１つが選択される。サブデコー
ダＳＵＢ−ＤＣＲは、上記ブロック内の１つのワード線
ＷＬを選択する。このような１つのワード線の選択信号
は、ゲートデコーダＧＤＣＲによって形成される。すな
わち、サブデコーダＳＵＢ−ＤＣＲは、上記ゲートデコ
ーダＧＤＣＲによって形成されたワード線の選択信号
と、メインデコーダＭＡＮ−ＤＣＲによって形成された
動作モードに応じて形成された選択／非選択レベルとを
受けて、上記ブロック内のワード線の選択／非選択の駆
動信号を形成する。
【００９３】読み出し（read) 、書き込み(program) 及
び消去(erase) の各動作モードにおける記憶ＭＯＳＦＥ
Ｔのゲート電圧（ワード線ＷＬ）Ｖｇ、ドレイン電圧Ｖ
ｄ及びソース電圧Ｖｓは、次の表１のような電圧が与え
られる。上記のようなゲート電圧Ｖｇとドレイン電圧Ｖ
ｄ及びそれぞれ電圧Ｖｓとの相対的な電位関係により、
薄いゲート絶縁膜を介してトンネル電流を発生させ、フ
ローティングゲートに対する電荷の注入又は放出を行わ
せることによって、そのしきい値電圧を変化させて書き
込み動作と消去動作が行われる。表１において、非選択
において、／により分けられて２つの電圧又は状態は、
選択ブロック／非選択ブロックに対応している。
び消去(erase) の各動作モードにおける記憶ＭＯＳＦＥ
Ｔのゲート電圧（ワード線ＷＬ）Ｖｇ、ドレイン電圧Ｖ
ｄ及びソース電圧Ｖｓは、次の表１のような電圧が与え
られる。上記のようなゲート電圧Ｖｇとドレイン電圧Ｖ
ｄ及びそれぞれ電圧Ｖｓとの相対的な電位関係により、
薄いゲート絶縁膜を介してトンネル電流を発生させ、フ
ローティングゲートに対する電荷の注入又は放出を行わ
せることによって、そのしきい値電圧を変化させて書き
込み動作と消去動作が行われる。表１において、非選択
において、／により分けられて２つの電圧又は状態は、
選択ブロック／非選択ブロックに対応している。
【００９４】
【表１】
【００９５】上記１２Ｖ、−１０Ｖ、４Ｖ、−４Ｖが前
記実施例のような電源回路により形成される。１Ｖのド
レイン電圧Ｖｄは、３．３Ｖの電圧を降圧回路により降
圧して直接に形成するようにされる。
記実施例のような電源回路により形成される。１Ｖのド
レイン電圧Ｖｄは、３．３Ｖの電圧を降圧回路により降
圧して直接に形成するようにされる。
【００９６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 比較的大きな電流供給能力を持つようにされた
第１のチャージポンプ回路により所望の出力電圧に対し
て絶対値的に小さな電圧のプリチャージ電圧を形成し、
スイッチからなるプリチャージ回路により出力電圧を途
中電位まで高速に立ち上げ、比較的小さな電流供給能力
を持つようにされた第２のチャージポンプの動作を所望
の出力電圧が得られるように制御するとともに、上記出
力電圧がプリチャージ電圧に到達した時点で上記プリチ
ャージ回路を構成するスイッチをオフ状態にさせること
により、立ち上がりが高速で高い精度で任意の内部電圧
を形成することができるという効果が得られる。
記の通りである。すなわち、 （１） 比較的大きな電流供給能力を持つようにされた
第１のチャージポンプ回路により所望の出力電圧に対し
て絶対値的に小さな電圧のプリチャージ電圧を形成し、
スイッチからなるプリチャージ回路により出力電圧を途
中電位まで高速に立ち上げ、比較的小さな電流供給能力
を持つようにされた第２のチャージポンプの動作を所望
の出力電圧が得られるように制御するとともに、上記出
力電圧がプリチャージ電圧に到達した時点で上記プリチ
ャージ回路を構成するスイッチをオフ状態にさせること
により、立ち上がりが高速で高い精度で任意の内部電圧
を形成することができるという効果が得られる。
【００９７】（２） 比較的大きな電流供給能力を持つ
ようにされた降圧回路所望の出力電圧に対して絶対値的
に小さな電圧のプリチャージ電圧を形成し、スイッチか
らなるプリチャージ回路により出力電圧を途中電位まで
高速に立ち上げ、比較的小さな電流供給能力を持つよう
にされた第２のチャージポンプの動作を所望の出力電圧
が得られるように制御するとともに、上記出力電圧がプ
リチャージ電圧に到達した時点で上記プリチャージ回路
を構成するスイッチをオフ状態にさせることにより、電
源電圧付近の任意の電圧を電源変動に影響されないで高
い精度で形成することができるという効果が得られる。
ようにされた降圧回路所望の出力電圧に対して絶対値的
に小さな電圧のプリチャージ電圧を形成し、スイッチか
らなるプリチャージ回路により出力電圧を途中電位まで
高速に立ち上げ、比較的小さな電流供給能力を持つよう
にされた第２のチャージポンプの動作を所望の出力電圧
が得られるように制御するとともに、上記出力電圧がプ
リチャージ電圧に到達した時点で上記プリチャージ回路
を構成するスイッチをオフ状態にさせることにより、電
源電圧付近の任意の電圧を電源変動に影響されないで高
い精度で形成することができるという効果が得られる。
【００９８】（３） 上記不揮発性メモリ素子として、
フローティングゲートとコントロールゲートとを備えた
スタックドゲート構造からなり、上記コントロールゲー
トが接続されたワード線の電位により書き込み量と消去
量の判定を行うようにするとともに、上記電源回路を用
いてワード線電位を設定することにより安定したメモリ
動作を行わせることができるという効果が得られる。
フローティングゲートとコントロールゲートとを備えた
スタックドゲート構造からなり、上記コントロールゲー
トが接続されたワード線の電位により書き込み量と消去
量の判定を行うようにするとともに、上記電源回路を用
いてワード線電位を設定することにより安定したメモリ
動作を行わせることができるという効果が得られる。
【００９９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、チャ
ージポンプ回路を除いた各回路の具体的構成は、種々の
実施形態を採ることができる。上記電圧発生回路が用い
られる不揮発性メモリの具体的構成は、種々の実施形態
を採ることができるものである。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、チャ
ージポンプ回路を除いた各回路の具体的構成は、種々の
実施形態を採ることができる。上記電圧発生回路が用い
られる不揮発性メモリの具体的構成は、種々の実施形態
を採ることができるものである。
【０１００】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、比較的大きな電流供給能力
を持つようにされた第１のチャージポンプ回路により所
望の出力電圧に対して絶対値的に小さな電圧のプリチャ
ージ電圧を形成し、スイッチからなるプリチャージ回路
により出力電圧を途中電位まで高速に立ち上げ、比較的
小さな電流供給能力を持つようにされた第２のチャージ
ポンプの動作を所望の出力電圧が得られるように制御す
るとともに、上記出力電圧がプリチャージ電圧に到達し
た時点で上記プリチャージ回路を構成するスイッチをオ
フ状態にさせることにより、立ち上がりが高速で高い精
度で任意の内部電圧を形成することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、比較的大きな電流供給能力
を持つようにされた第１のチャージポンプ回路により所
望の出力電圧に対して絶対値的に小さな電圧のプリチャ
ージ電圧を形成し、スイッチからなるプリチャージ回路
により出力電圧を途中電位まで高速に立ち上げ、比較的
小さな電流供給能力を持つようにされた第２のチャージ
ポンプの動作を所望の出力電圧が得られるように制御す
るとともに、上記出力電圧がプリチャージ電圧に到達し
た時点で上記プリチャージ回路を構成するスイッチをオ
フ状態にさせることにより、立ち上がりが高速で高い精
度で任意の内部電圧を形成することができる。
【図１】この発明に係る不揮発性メモリに設けられる電
圧発生回路の一実施例を示すブロック図である。
圧発生回路の一実施例を示すブロック図である。
【図２】上記図１の電圧発生回路の動作を説明するため
の波形図である。
の波形図である。
【図３】上記図１の電圧発生回路をより詳細に説明する
ためのブロック図である。
ためのブロック図である。
【図４】上記図３に示した電圧発生回路の各回路ブロッ
クに対応した一実施例の具体的回路図である。
クに対応した一実施例の具体的回路図である。
【図５】この発明に係る不揮発性メモリに設けられる電
圧発生回路の他の一実施例を示すブロック図である。
圧発生回路の他の一実施例を示すブロック図である。
【図６】上記図５に示した電圧発生回路の各回路ブロッ
クに対応した一実施例の具体的回路図である。
クに対応した一実施例の具体的回路図である。
【図７】上記図５の電圧発生回路の動作を説明するため
の波形図である。
の波形図である。
【図８】この発明に係る不揮発性メモリに設けられる電
圧発生回路の他の一実施例を示すブロック図である。
圧発生回路の他の一実施例を示すブロック図である。
【図９】上記図８に示した電圧発生回路の各回路ブロッ
クに対応した一実施例の具体的回路図である。
クに対応した一実施例の具体的回路図である。
【図１０】上記図８の電圧発生回路の動作を説明するた
めの波形図である。
めの波形図である。
【図１１】この発明に係る不揮発性メモリの一実施例を
示す概略ブロック図である。
示す概略ブロック図である。
【図１２】この発明に係る一括消去型ＥＥＰＲＯＭの他
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
【図１３】上記図１２のメモリマットとその周辺部の一
実施例を示す概略回路図である。
実施例を示す概略回路図である。
ＶＳ…電圧発生回路、ＸＡＤＢ…Ｘアドレスバッファ、
ＸＤＣＲ…Ｘデコーダ、ＹＡＤＢ…Ｙアドレスバッフ
ァ、ＡＤＣＲ…Ｙデコーダ、ＳＡ…センスアンプ、ＤＲ
…書き込み回路、ＭＣ…モードコントロール回路、ＭＰ
…マルチプレクサ、ＳＶＣ…ソース電位制御回路、ＹＧ
…データ線選択回路、ＣＳＢ…制御信号バッファ回路、
Ｑ１〜Ｑ１０…ＭＯＳＦＥＴ、ＭＡＴ…メモリマット、
ＳＵＢ−ＤＣＲ…サブデコーダ、ＭＡＮ−ＤＣＲ…メイ
ンデコーダ、ＧＤＣＲ…ゲートデコーダ、ＳＣＢ（Ｍ
Ｃ）…制御回路、ＡＤＢ…アドレスバッファ、ＡＬＨ…
アドレスラッチ、ＡＤＧ…アドレス発生回路、ＶＧ…電
圧発生回路、ＣＤＣＲ…コマンドデコーダ、ＳＲＥＧ…
ステイタスレジスタ、ＳＡＣ…センスアンプ制御回路、
ＳＡ…センスアンプ、ＹＧ…データ線選択回路、ＩＢ…
データ入力バッファ、ＯＢ…データ出力バッファ、ＤＬ
…データ線、ＷＬ…ワード線。
ＸＤＣＲ…Ｘデコーダ、ＹＡＤＢ…Ｙアドレスバッフ
ァ、ＡＤＣＲ…Ｙデコーダ、ＳＡ…センスアンプ、ＤＲ
…書き込み回路、ＭＣ…モードコントロール回路、ＭＰ
…マルチプレクサ、ＳＶＣ…ソース電位制御回路、ＹＧ
…データ線選択回路、ＣＳＢ…制御信号バッファ回路、
Ｑ１〜Ｑ１０…ＭＯＳＦＥＴ、ＭＡＴ…メモリマット、
ＳＵＢ−ＤＣＲ…サブデコーダ、ＭＡＮ−ＤＣＲ…メイ
ンデコーダ、ＧＤＣＲ…ゲートデコーダ、ＳＣＢ（Ｍ
Ｃ）…制御回路、ＡＤＢ…アドレスバッファ、ＡＬＨ…
アドレスラッチ、ＡＤＧ…アドレス発生回路、ＶＧ…電
圧発生回路、ＣＤＣＲ…コマンドデコーダ、ＳＲＥＧ…
ステイタスレジスタ、ＳＡＣ…センスアンプ制御回路、
ＳＡ…センスアンプ、ＹＧ…データ線選択回路、ＩＢ…
データ入力バッファ、ＯＢ…データ出力バッファ、ＤＬ
…データ線、ＷＬ…ワード線。
フロントページの続き (72)発明者 大庭 敦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (6)
- 【請求項１】 所望の出力電圧に対して絶対値的に小さ
な電圧に設定されたプリチャージ電圧を形成するように
制御され、かつ比較的大きな電流供給能力を持つように
された第１のチャージポンプ回路と、所望の出力電圧を
形成するように制御され、かつ比較的小さな電流供給能
力を持つようにされた第２のチャージポンプ回路と、上
記第１のチャージポンプ回路の出力電圧が所望のプリチ
ャージ電圧に到達するまでの間オン状態となり、かかる
第１のチャージポンプ回路の出力電圧を上記第２のチャ
ージポンプ回路の出力に伝えるスイッチからなるプリチ
ャージ回路とを備えてなり、上記第２のチャージポンプ
回路の出力電圧を用いて不揮発性メモリ素子の消去動作
又は書き込み動作に必要な動作電圧を形成してなること
を特徴とする不揮発性メモリ。 - 【請求項２】 上記第１と第２のチャージポンプ回路
は、第１と第２の電源出力制御信号によりそれぞれ制御
が行われる第１と第２のゲート回路を介して順相のクロ
ックと逆相のクロック信号が選択的に供給されることに
より間欠的にチャージポンプ動作を行うものであり、第
１と第２の電源出力制御信号は上記プリチャージ電圧と
所望の出力電圧をそれぞれ検出する電圧検出回路により
形成されるものであることを特徴とする請求項１の不揮
発性メモリ。 - 【請求項３】 上記電圧検出回路は、上記第１と第２の
チャージポンプ回路のそれぞれの出力電圧を絶対値的に
小さな電圧のセンスレベルに変換させる逓倍回路と、か
かる逓倍回路により変換されたセンスレベルと基準電圧
とを比較する電圧比較回路からなるものであることを特
徴とする請求項２の不揮発性メモリ。 - 【請求項４】 上記第１と第２のチャージポンプ回路
は、正電圧を形成する回路と、負電圧を形成する少なく
とも２組を含むものであることを特徴とする請求項１の
不揮発性メモリ。 - 【請求項５】 上記不揮発性メモリ素子は、フローティ
ングゲートとコントロールゲートとを備えたスタックド
ゲート構造からなり、上記コントロールゲートが接続さ
れたワード線の電位により、書き込み量と消去量の判定
が行われるものであることを特徴とする請求項１の不揮
発性メモリ。 - 【請求項６】 電源電圧付近にて所望の出力電圧に対し
て絶対値的に小さな電圧に設定されたプリチャージ電圧
を形成するように制御され、かつ比較的大きな電流供給
能力を持つようにされた電源電圧の降圧回路と、所望の
出力電圧を形成するように制御され、かつ比較的小さな
電流供給能力を持つようにされたチャージポンプ回路
と、上記降圧回路の出力電圧が所望のプリチャージ電圧
に到達するまでの間オン状態となり、かかる降圧回路の
出力電圧を上記チャージポンプ回路の出力に伝えるスイ
ッチからなるプリチャージ回路とを備えてなり、上記チ
ャージポンプ回路の出力電圧を用いて不揮発性メモリ素
子の消去動作又は書き込み動作に必要な動作電圧を形成
してなることを特徴とする不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16072396A JP3805830B2 (ja) | 1996-05-31 | 1996-05-31 | 不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16072396A JP3805830B2 (ja) | 1996-05-31 | 1996-05-31 | 不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09320288A true JPH09320288A (ja) | 1997-12-12 |
| JP3805830B2 JP3805830B2 (ja) | 2006-08-09 |
Family
ID=15721080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16072396A Expired - Fee Related JP3805830B2 (ja) | 1996-05-31 | 1996-05-31 | 不揮発性メモリ |
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|---|---|
| JP (1) | JP3805830B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343082A (ja) * | 2001-05-04 | 2002-11-29 | Samsung Electronics Co Ltd | 半導体メモリ装置のネガティブ電圧発生器 |
| JP2003223794A (ja) * | 2002-01-24 | 2003-08-08 | Seiko Epson Corp | 不揮発性半導体装置の昇圧回路 |
| JP2006252641A (ja) * | 2005-03-09 | 2006-09-21 | Toshiba Corp | 半導体記憶装置および半導体記憶装置の駆動方法 |
| GB2427948B (en) * | 2004-05-11 | 2007-11-14 | Spansion Llc | Nonvolatile semiconductor memory, semiconductor device and charge pump circuit |
| JP2011008875A (ja) * | 2009-06-26 | 2011-01-13 | Toshiba Corp | 半導体装置 |
| JP5763670B2 (ja) * | 2010-11-04 | 2015-08-12 | 株式会社ソシオネクスト | 半導体集積回路 |
| CN108346440A (zh) * | 2017-01-25 | 2018-07-31 | 中芯国际集成电路制造(上海)有限公司 | 偏压产生电路以及存储器的控制电路 |
-
1996
- 1996-05-31 JP JP16072396A patent/JP3805830B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| GB2442831A (en) * | 2004-05-11 | 2008-04-16 | Spansion Llc | Charge pump circuit with boost stages for a non-volatile semiconductor memory |
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| JP2006252641A (ja) * | 2005-03-09 | 2006-09-21 | Toshiba Corp | 半導体記憶装置および半導体記憶装置の駆動方法 |
| JP4690747B2 (ja) * | 2005-03-09 | 2011-06-01 | 株式会社東芝 | 半導体記憶装置および半導体記憶装置の駆動方法 |
| JP2011008875A (ja) * | 2009-06-26 | 2011-01-13 | Toshiba Corp | 半導体装置 |
| US8493786B2 (en) | 2009-06-26 | 2013-07-23 | Kabushiki Kaisha Toshiba | Semiconductor device for short-circuiting output terminals of two or more voltage generator circuits at read time and control method for the same |
| USRE47017E1 (en) | 2009-06-26 | 2018-08-28 | Toshiba Memory Corporation | Semiconductor device for short-circuiting output terminals of two or more voltage generator circuits at read time and control method for the same |
| USRE49175E1 (en) | 2009-06-26 | 2022-08-16 | Kioxia Corporation | Semiconductor device including three voltage generator circuits and two transistors configured to short-circuit respective different combinations of the voltage generator circuits |
| JP5763670B2 (ja) * | 2010-11-04 | 2015-08-12 | 株式会社ソシオネクスト | 半導体集積回路 |
| CN108346440A (zh) * | 2017-01-25 | 2018-07-31 | 中芯国际集成电路制造(上海)有限公司 | 偏压产生电路以及存储器的控制电路 |
| CN108346440B (zh) * | 2017-01-25 | 2020-11-03 | 中芯国际集成电路制造(上海)有限公司 | 偏压产生电路以及存储器的控制电路 |
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|---|---|
| JP3805830B2 (ja) | 2006-08-09 |
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