JPH09304916A - アライメントマーク及び／又は合わせずれ測定マークの形成方法 - Google Patents
アライメントマーク及び／又は合わせずれ測定マークの形成方法Info
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- JPH09304916A JPH09304916A JP8124391A JP12439196A JPH09304916A JP H09304916 A JPH09304916 A JP H09304916A JP 8124391 A JP8124391 A JP 8124391A JP 12439196 A JP12439196 A JP 12439196A JP H09304916 A JPH09304916 A JP H09304916A
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- Length Measuring Devices By Optical Means (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
Abstract
(57)【要約】
【課題】 良品質の半導体を得るためのアライメントも
しくは位置ずれ及び／又は合わせずれを正確かつ確実に
測定し得ること。 【解決手段】 回路形成部５３に形成される素子分離用
のホール５１ｂの深さ及び幅より倍以上の大きさの深さ
及び幅を持つアライメントマーク及び合わせずれ測定マ
ーク用のホール５６を形成する。これに絶縁層５８を形
成し、ＣＭＰ処理した後、この上に配線層６０を形成す
る。ホール５６においては空所５９が形成されていたの
で、マーク６２、６３が更に小さくなるが空所として形
成される。これによりステッパーのアライメント検出系
及び合わせずれ測定装置により、これらアライメントマ
ーク及び合わせずれ測定マークからの回折光、散乱光を
確実に測定することができる。
しくは位置ずれ及び／又は合わせずれを正確かつ確実に
測定し得ること。 【解決手段】 回路形成部５３に形成される素子分離用
のホール５１ｂの深さ及び幅より倍以上の大きさの深さ
及び幅を持つアライメントマーク及び合わせずれ測定マ
ーク用のホール５６を形成する。これに絶縁層５８を形
成し、ＣＭＰ処理した後、この上に配線層６０を形成す
る。ホール５６においては空所５９が形成されていたの
で、マーク６２、６３が更に小さくなるが空所として形
成される。これによりステッパーのアライメント検出系
及び合わせずれ測定装置により、これらアライメントマ
ーク及び合わせずれ測定マークからの回折光、散乱光を
確実に測定することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体のウエハー上
にアライメントマーク及び／又は合わせずれ測定マーク
を形成する方法に関する。
にアライメントマーク及び／又は合わせずれ測定マーク
を形成する方法に関する。
【０００２】
【従来の技術】図１０乃至図１９は従来例の半導体の製
造方法を示すものであるが、図１０において、ウエハー
もしくは基板１上にはレジスト層２が形成された後、マ
スキング処理をして所定のパターンでこのレジスト層に
開口を形成する。本従来例では３で示す部分が回路形成
部分を示し、開口４はアライメントマークを形成するた
めのものであり、開口５は合わせずれ測定マークを形成
させるためのものである。これに対し、図１１で示すよ
うにエッチング処理をすると、図示するような位置に、
図示する形状のホール６が形成され、これに素子分離層
を形成するために絶縁膜、例えばＳｉＯ2 膜７が形成さ
れる。これに対し、図１３に示すようにＣＭＰ処理、す
なわちＣｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈを行って平滑な研磨面７’を得ることができ
る。更に、これに対し配線層８が成膜され、この上にレ
ジスト層９が成膜された後、所定のパターンを形成する
ためにマスキングをして、図示するような開口を形成す
る。
造方法を示すものであるが、図１０において、ウエハー
もしくは基板１上にはレジスト層２が形成された後、マ
スキング処理をして所定のパターンでこのレジスト層に
開口を形成する。本従来例では３で示す部分が回路形成
部分を示し、開口４はアライメントマークを形成するた
めのものであり、開口５は合わせずれ測定マークを形成
させるためのものである。これに対し、図１１で示すよ
うにエッチング処理をすると、図示するような位置に、
図示する形状のホール６が形成され、これに素子分離層
を形成するために絶縁膜、例えばＳｉＯ2 膜７が形成さ
れる。これに対し、図１３に示すようにＣＭＰ処理、す
なわちＣｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈを行って平滑な研磨面７’を得ることができ
る。更に、これに対し配線層８が成膜され、この上にレ
ジスト層９が成膜された後、所定のパターンを形成する
ためにマスキングをして、図示するような開口を形成す
る。
【０００３】なお、このマスキング処理の時にはステッ
パーアライメント装置により露光されるのであるが、こ
れに先立ち、図１５で示すようなステッパーのアライメ
ント検出系１０によりアライメントマーク２２を形成し
たウエハー２１がステッパーアライメント装置において
正確に位置決めされているかどうかを検出するのである
が、照明光光源１１からの照明光はハーフミラー１３及
びレンズ１４、ミラーを含む光学系１５を通って所定の
ステージ２０上にマウントされた基板２１に照射され
る。これにアライメントマーク２２が形成されている場
合、照射光はこのアライメントマーク２２に対し、その
回折光が散乱光となって光学系１５に至り、更に上記レ
ンズ１４、ハーフミラー１３で反射されて検出系１２に
至る。ここで公知のように、照明光光源の光波長によ
り、一次、二次、三次、・・・・・、の回折光が検出さ
れるのであるが、これによりその位置決め精度が検出さ
れ、そのずれに応じてステージをＸ方向、Ｙ方向に移動
する所定の位置決め操作をするのであるが、図１６に示
すように、基板１上に配線層８及びレジスト層９が形成
されている場合、配線層８の下方にアライメントマーク
６’（図１４とはホールのパターンが異なっている）が
形成され、これに絶縁膜７’が充填されている。これに
対し、図１５で示す、アライメント検出系１０において
照明光光源１１からの照明光を受けるのであるが、レジ
スト層９の表面及びこのレジスト層９と配線層８（不透
明）の界面は均一な平面となっているので、ここで均一
に反射しアライメントマーク６’を検出することが出来
ない。従来は、この位置決めのために、このウエハーの
他位置に形成されたマークを観測することにより、相対
的に回路形成部分３の位置を検出していたのであるが、
これでは位置決め精度が悪く、良質の半導体を製造する
ことが出来なかった。なお、図１５において、１７はレ
チクルであって、パターン形成のための露光時にはこの
レチクル１７及び投影レンズ１６を介して照射される。
パーアライメント装置により露光されるのであるが、こ
れに先立ち、図１５で示すようなステッパーのアライメ
ント検出系１０によりアライメントマーク２２を形成し
たウエハー２１がステッパーアライメント装置において
正確に位置決めされているかどうかを検出するのである
が、照明光光源１１からの照明光はハーフミラー１３及
びレンズ１４、ミラーを含む光学系１５を通って所定の
ステージ２０上にマウントされた基板２１に照射され
る。これにアライメントマーク２２が形成されている場
合、照射光はこのアライメントマーク２２に対し、その
回折光が散乱光となって光学系１５に至り、更に上記レ
ンズ１４、ハーフミラー１３で反射されて検出系１２に
至る。ここで公知のように、照明光光源の光波長によ
り、一次、二次、三次、・・・・・、の回折光が検出さ
れるのであるが、これによりその位置決め精度が検出さ
れ、そのずれに応じてステージをＸ方向、Ｙ方向に移動
する所定の位置決め操作をするのであるが、図１６に示
すように、基板１上に配線層８及びレジスト層９が形成
されている場合、配線層８の下方にアライメントマーク
６’（図１４とはホールのパターンが異なっている）が
形成され、これに絶縁膜７’が充填されている。これに
対し、図１５で示す、アライメント検出系１０において
照明光光源１１からの照明光を受けるのであるが、レジ
スト層９の表面及びこのレジスト層９と配線層８（不透
明）の界面は均一な平面となっているので、ここで均一
に反射しアライメントマーク６’を検出することが出来
ない。従来は、この位置決めのために、このウエハーの
他位置に形成されたマークを観測することにより、相対
的に回路形成部分３の位置を検出していたのであるが、
これでは位置決め精度が悪く、良質の半導体を製造する
ことが出来なかった。なお、図１５において、１７はレ
チクルであって、パターン形成のための露光時にはこの
レチクル１７及び投影レンズ１６を介して照射される。
【０００４】更に、このような従来の方法で、レジスト
層８に所定のパターンのホールを形成した後、いわゆる
合わせずれを、図１７及び図１８に示す方法で測定した
いのであるが、以上のような理由により、合わせずれを
検出することも出来なかった。
層８に所定のパターンのホールを形成した後、いわゆる
合わせずれを、図１７及び図１８に示す方法で測定した
いのであるが、以上のような理由により、合わせずれを
検出することも出来なかった。
【０００５】ここで、この合わせずれ測定装置の光学系
３０について説明すると、照明光源３１からの照明光は
ハーフミラー３２により９０度に反射され、対物レンズ
３４を通って基板３５上に照射される。図１９に示すよ
うに、配線層８の上にレジスト層９ａが形成されている
場合に合わせずれを測定したいのであるが、配線層８が
存在しない場合には上方のレジスト層９ａが、図１８の
Ａで示すように副尺マーク３６ｂとして働き、また合わ
せずれ測定用マークとしての主尺マーク３６ａがやはり
この周囲で形成され、図１８に示すように副尺マーク３
６ｂが主尺マーク３６ａに対し、図示するようにずれて
いた場合、照射線を走査した場合、図１８のＢで示すよ
うな検出信号が反射光の明暗において決まる。すなわ
ち、図１８に示す例では、副尺マーク３６ｂが主尺マー
ク３６ａに対し、正確な位置より右方に偏位しているた
めに、δの合わせずれ量が測定される。この合わせずれ
量δが許容値以上であれば、レジスト層９を剥離して再
び新しいレジスト層を形成し、上述によるδの補正をし
た後に所定のパターンを形成するようにしている。図１
９で示すように平らな配線層８に所定のパターンを形成
したレジスト層を成膜していたとしても、やはり配線層
８の表面で均一に照射光を反射させて合わせずれマーク
３６ａを検出系３０で測定することが出来ない。従っ
て、合わせずれを補正することもできない。従って、こ
の合わせずれ測定においても上述した従来方法に頼らざ
るを得ず、これでは高密度化した最近の微細なパターン
の形成に対しては正確にパターンを形成することは出来
ない。
３０について説明すると、照明光源３１からの照明光は
ハーフミラー３２により９０度に反射され、対物レンズ
３４を通って基板３５上に照射される。図１９に示すよ
うに、配線層８の上にレジスト層９ａが形成されている
場合に合わせずれを測定したいのであるが、配線層８が
存在しない場合には上方のレジスト層９ａが、図１８の
Ａで示すように副尺マーク３６ｂとして働き、また合わ
せずれ測定用マークとしての主尺マーク３６ａがやはり
この周囲で形成され、図１８に示すように副尺マーク３
６ｂが主尺マーク３６ａに対し、図示するようにずれて
いた場合、照射線を走査した場合、図１８のＢで示すよ
うな検出信号が反射光の明暗において決まる。すなわ
ち、図１８に示す例では、副尺マーク３６ｂが主尺マー
ク３６ａに対し、正確な位置より右方に偏位しているた
めに、δの合わせずれ量が測定される。この合わせずれ
量δが許容値以上であれば、レジスト層９を剥離して再
び新しいレジスト層を形成し、上述によるδの補正をし
た後に所定のパターンを形成するようにしている。図１
９で示すように平らな配線層８に所定のパターンを形成
したレジスト層を成膜していたとしても、やはり配線層
８の表面で均一に照射光を反射させて合わせずれマーク
３６ａを検出系３０で測定することが出来ない。従っ
て、合わせずれを補正することもできない。従って、こ
の合わせずれ測定においても上述した従来方法に頼らざ
るを得ず、これでは高密度化した最近の微細なパターン
の形成に対しては正確にパターンを形成することは出来
ない。
【０００６】
【発明が解決しようとする課題】本発明は上述の問題に
鑑みてなされ、アライメントを正確に行なうことが出来
及び／又はレジスト層に形成したパターンが所定の位置
からどれだけずれているかを測定して良質の半導体を製
造することが出来る、アライメントマーク及び／又は合
わせずれ測定マークの形成方法を提供することを課題と
する。
鑑みてなされ、アライメントを正確に行なうことが出来
及び／又はレジスト層に形成したパターンが所定の位置
からどれだけずれているかを測定して良質の半導体を製
造することが出来る、アライメントマーク及び／又は合
わせずれ測定マークの形成方法を提供することを課題と
する。
【０００７】
【課題を解決するための手段】以上の課題は、ウエハー
上に素子分離用ホールと、アライメントマーク用及び／
又は合わせずれ測定マーク用のホールを形成させ、これ
らホール及び前記ウエハー上に絶縁層を形成させるとき
に前記素子分離用ホールは該絶縁層で充填させるが、前
記アライメントマーク用及び／又は合わせずれ測定マー
ク用ホールは、該ホール内で前記絶縁層の上方に空所を
形成させるような深さ及び巾を有することを特徴とする
アライメントマーク及び／又は合わせずれ測定マークの
形成方法、によって解決される。
上に素子分離用ホールと、アライメントマーク用及び／
又は合わせずれ測定マーク用のホールを形成させ、これ
らホール及び前記ウエハー上に絶縁層を形成させるとき
に前記素子分離用ホールは該絶縁層で充填させるが、前
記アライメントマーク用及び／又は合わせずれ測定マー
ク用ホールは、該ホール内で前記絶縁層の上方に空所を
形成させるような深さ及び巾を有することを特徴とする
アライメントマーク及び／又は合わせずれ測定マークの
形成方法、によって解決される。
【０００８】
【発明の実施の形態】図１において、ウエハーもしくは
基板５１上にはレジスト層５２が成膜された後、所定の
パターンを形成すべくマスクして露光処理した後、エッ
チングして各形状の開口５４、５５が形成されている
が、これらはアライメントマーク及び合わせずれ測定マ
ークを形成するためのものである。図１において、所定
のパターンを形成したレジスト層５２を密着させた状態
でエッチング処理して所定のホール５６を形成する。従
来例とは異なり、図２の工程においては、配線部５３全
体がレジスト層５２ａで被覆されているのでエッチング
されず平らな面５１ａとなっている。
基板５１上にはレジスト層５２が成膜された後、所定の
パターンを形成すべくマスクして露光処理した後、エッ
チングして各形状の開口５４、５５が形成されている
が、これらはアライメントマーク及び合わせずれ測定マ
ークを形成するためのものである。図１において、所定
のパターンを形成したレジスト層５２を密着させた状態
でエッチング処理して所定のホール５６を形成する。従
来例とは異なり、図２の工程においては、配線部５３全
体がレジスト層５２ａで被覆されているのでエッチング
されず平らな面５１ａとなっている。
【０００９】このようなホール５６を形成した基板５１
にレジスト層５７を成膜し、回路形成部５３に図示する
ようなパターンの開口５７ａを形成する。これに対し、
エッチング処理を施すが、この回路形成部５３における
ホール５１ｂの深さ及び幅はアライメントマーク及び合
わせずれ測定マーク用のホール５６よりも小さく、本実
施の形態では半分以下となっている。これに対し、図５
に示すように素子分離用の絶縁膜を形成するためにＳｉ
Ｏ2 ５８が成膜される。これにより回路形成部５３にお
けるホール５１ｂは完全にＳｉＯ2 で充填された上、更
に図示するような膜厚でこの上にＳｉＯ2 膜が形成され
る。然しながらアライメントマーク及び合わせずれ測定
マーク用のホール５６は素子分離用のホール５１ｂより
幅及び深さにおいて倍以上であるので、図示するように
空間５９を残したままとなっており、これに対し、図６
で示すようにＣＭＰ処理をして表面を研磨し、均一な面
とした後に、図７で示すように配線層６０が成膜され
る。よってアライメントマーク６２及び合わせずれ測定
マーク６３が形成される。レジスト層６１が配線層６０
を介して形成され、これに所定パターンの開口が形成さ
れる。図９で明示するように、合わせずれ測定のための
パターンを形成すべくマスキングしてエッチング処理を
して副尺マークとしてのレジスト層６１ｂを残す。
にレジスト層５７を成膜し、回路形成部５３に図示する
ようなパターンの開口５７ａを形成する。これに対し、
エッチング処理を施すが、この回路形成部５３における
ホール５１ｂの深さ及び幅はアライメントマーク及び合
わせずれ測定マーク用のホール５６よりも小さく、本実
施の形態では半分以下となっている。これに対し、図５
に示すように素子分離用の絶縁膜を形成するためにＳｉ
Ｏ2 ５８が成膜される。これにより回路形成部５３にお
けるホール５１ｂは完全にＳｉＯ2 で充填された上、更
に図示するような膜厚でこの上にＳｉＯ2 膜が形成され
る。然しながらアライメントマーク及び合わせずれ測定
マーク用のホール５６は素子分離用のホール５１ｂより
幅及び深さにおいて倍以上であるので、図示するように
空間５９を残したままとなっており、これに対し、図６
で示すようにＣＭＰ処理をして表面を研磨し、均一な面
とした後に、図７で示すように配線層６０が成膜され
る。よってアライメントマーク６２及び合わせずれ測定
マーク６３が形成される。レジスト層６１が配線層６０
を介して形成され、これに所定パターンの開口が形成さ
れる。図９で明示するように、合わせずれ測定のための
パターンを形成すべくマスキングしてエッチング処理を
して副尺マークとしてのレジスト層６１ｂを残す。
【００１０】図８は、図７とはアライメントマーク用の
ホール６２の数が異なるか同一のウエハー５１上に形成
されているものとし、配線部５３は、この右方か左方に
ある。図８において、アライメントマーク６２はウエハ
ー表面のＸ方向に断面が方形の複数の孔として形成され
ているのであるが、これに対しステッパー装置の照射光
がスリットを介して細長の照明光として照射され、この
細長い照明光とＸ方向に所定間隔で並んだ複数個のアラ
イメントマーク６２との相対的な位置関係を検出して位
置決めの補正をし、マスキング処理した後、エッチング
処理して正確なパターンを得ることができる。すなわち
レジスト層６１はこの照射光に対して透明であり、今、
配線層６０は図８に示すような形状を呈しているのでア
ライメントマーク用のホール６２からの回折光、散乱光
が観測される。よって上述したように、位置ずれを検出
することが出来る。
ホール６２の数が異なるか同一のウエハー５１上に形成
されているものとし、配線部５３は、この右方か左方に
ある。図８において、アライメントマーク６２はウエハ
ー表面のＸ方向に断面が方形の複数の孔として形成され
ているのであるが、これに対しステッパー装置の照射光
がスリットを介して細長の照明光として照射され、この
細長い照明光とＸ方向に所定間隔で並んだ複数個のアラ
イメントマーク６２との相対的な位置関係を検出して位
置決めの補正をし、マスキング処理した後、エッチング
処理して正確なパターンを得ることができる。すなわち
レジスト層６１はこの照射光に対して透明であり、今、
配線層６０は図８に示すような形状を呈しているのでア
ライメントマーク用のホール６２からの回折光、散乱光
が観測される。よって上述したように、位置ずれを検出
することが出来る。
【００１１】次に、図９（図７におけるＱの部分を拡大
して示す）で示すように、副尺マークとしてのレジスト
層６１ｂを残して図示するようなエッチングを施した後
に、図１７及び図１８に示す合わせずれ測定方法によ
り、主尺マークＡと副尺マークＢとの相対的位置が明確
に観測され、図１８に示すような検出信号を得ることが
でき、よって、合わせずれの大きさによってはこのレジ
スト層６１ｂを剥離した後、再びレジスト層を成膜して
正確なパターンを得るべく位置決めのための移動をして
マスキングして露光してエッチングして所定のパターン
を正確に得ることができる。
して示す）で示すように、副尺マークとしてのレジスト
層６１ｂを残して図示するようなエッチングを施した後
に、図１７及び図１８に示す合わせずれ測定方法によ
り、主尺マークＡと副尺マークＢとの相対的位置が明確
に観測され、図１８に示すような検出信号を得ることが
でき、よって、合わせずれの大きさによってはこのレジ
スト層６１ｂを剥離した後、再びレジスト層を成膜して
正確なパターンを得るべく位置決めのための移動をして
マスキングして露光してエッチングして所定のパターン
を正確に得ることができる。
【００１２】以上、本発明の実施の形態について説明し
たが、勿論、本発明はこれに限られることなく、本発明
の技術的思想に基づいて種々の変形が可能である。
たが、勿論、本発明はこれに限られることなく、本発明
の技術的思想に基づいて種々の変形が可能である。
【００１３】例えば、以上の実施の形態では、位置ずれ
検出用のアライメントマークとしてＸ方向に並んだ複数
個の断面が方形状のホールを説明したが、勿論、これと
直角なＹ方向に同様な断面形状のホールを複数個形成さ
せてＸ方向、Ｙ方向の位置ずれを検出するようにしても
よい。
検出用のアライメントマークとしてＸ方向に並んだ複数
個の断面が方形状のホールを説明したが、勿論、これと
直角なＹ方向に同様な断面形状のホールを複数個形成さ
せてＸ方向、Ｙ方向の位置ずれを検出するようにしても
よい。
【００１４】また、以上の実施の形態においては、位置
ずれ測定用にも合わせずれ測定用にも本発明は適用され
たが、勿論、このうち一方にのみ適用しても従来より良
質の半導体を製造することが出来る。
ずれ測定用にも合わせずれ測定用にも本発明は適用され
たが、勿論、このうち一方にのみ適用しても従来より良
質の半導体を製造することが出来る。
【００１５】また、以上の実施の形態では、図８で示す
工程の未完成の半導体に対してアライメントが測定され
たが、場合によっては図６又は図７の工程における未完
成の半導体のアライメントも勿論、測定することができ
る。
工程の未完成の半導体に対してアライメントが測定され
たが、場合によっては図６又は図７の工程における未完
成の半導体のアライメントも勿論、測定することができ
る。
【００１６】
【発明の効果】以上述べたようなアライメントマーク及
び／又は合わせずれ測定マークの形成方法により、ウエ
ハーもしくは基板上に正確なパターンを形成すべく、位
置ずれを確実に検出することが出来、また、後工程のレ
ジストを成膜した後、マスキングしてこのレジスト膜に
形成したパターンと下方のパターンとの相対的位置を、
確実に、従来の合わせずれ測定装置により測定すること
ができ、微細な配線部のパターニングを正確にして良質
の半導体を製造することが出来る。
び／又は合わせずれ測定マークの形成方法により、ウエ
ハーもしくは基板上に正確なパターンを形成すべく、位
置ずれを確実に検出することが出来、また、後工程のレ
ジストを成膜した後、マスキングしてこのレジスト膜に
形成したパターンと下方のパターンとの相対的位置を、
確実に、従来の合わせずれ測定装置により測定すること
ができ、微細な配線部のパターニングを正確にして良質
の半導体を製造することが出来る。
【図１】本発明の製造方法により得られる第１段階での
未完成の半導体の断面図である。
未完成の半導体の断面図である。
【図２】本発明の製造方法により得られる第２段階での
未完成の半導体の断面図である。
未完成の半導体の断面図である。
【図３】本発明の製造方法により得られる第３段階での
未完成の半導体の断面図である。
未完成の半導体の断面図である。
【図４】本発明の製造方法により得られる第４段階での
未完成の半導体の断面図である。
未完成の半導体の断面図である。
【図５】本発明の製造方法により得られる第５段階での
未完成の半導体の断面図である。
未完成の半導体の断面図である。
【図６】本発明の製造方法により得られる第６段階での
未完成の半導体の断面図である。
未完成の半導体の断面図である。
【図７】本発明の製造方法により得られる第７段階での
未完成の半導体の断面図である。
未完成の半導体の断面図である。
【図８】図６の工程の後、配線層を成膜し、更にその上
にレジスト層を成膜した状況を示す一部拡大断面図であ
る。
にレジスト層を成膜した状況を示す一部拡大断面図であ
る。
【図９】合わせずれを測定するためにレジスト層に副尺
マークを残した場合を示す部分拡大断面図である。
マークを残した場合を示す部分拡大断面図である。
【図１０】従来例の製造方法による未完成の半導体の第
１段階における断面図である。
１段階における断面図である。
【図１１】従来例の製造方法による未完成の半導体の第
２段階における断面図である。
２段階における断面図である。
【図１２】従来例の製造方法による未完成の半導体の第
３段階における断面図である。
３段階における断面図である。
【図１３】従来例の製造方法による未完成の半導体の第
４段階における断面図である。
４段階における断面図である。
【図１４】従来例の製造方法による未完成の半導体の第
５段階における断面図である。
５段階における断面図である。
【図１５】ステッパーのアライメント検出系のブロック
図である。
図である。
【図１６】図１５のアライメント検出系でアライメント
が検出されるかどうかを示すための従来の製造方法によ
る未完成の半導体の部分拡大断面図である。
が検出されるかどうかを示すための従来の製造方法によ
る未完成の半導体の部分拡大断面図である。
【図１７】合わせずれ測定装置の光学系を示すブロック
図である。
図である。
【図１８】図１７の光学系を使って合わせずれを測定す
べき半導体の主尺マークと副尺マークとの関係及びこの
関係で得られる検出信号を示し、Ａはその相対的位置を
示す部分平面図であり、Ｂは図Ａにおける鎖線で示す方
向に照射光を走査した場合に得られる検出信号を示すチ
ャートである。
べき半導体の主尺マークと副尺マークとの関係及びこの
関係で得られる検出信号を示し、Ａはその相対的位置を
示す部分平面図であり、Ｂは図Ａにおける鎖線で示す方
向に照射光を走査した場合に得られる検出信号を示すチ
ャートである。
【図１９】合わせずれを測定するために従来の方法によ
り得られた半導体の拡大断面図である。
り得られた半導体の拡大断面図である。
５１……基板、５２……レジスト層、５３……回路形成
部分、５９……空所、６２……アライメントマーク、６
３……合わせずれ測定マーク。
部分、５９……空所、６２……アライメントマーク、６
３……合わせずれ測定マーク。
Claims (3)
- 【請求項１】 ウエハー上に素子分離用ホールと、アラ
イメントマーク用及び／又は合わせずれ測定マーク用の
ホールを形成させ、これらホール及び前記ウエハー上に
絶縁層を形成させるときに前記素子分離用ホールは該絶
縁層で充填させるが、前記アライメントマーク用及び／
又は合わせずれ測定マーク用ホールは、該ホール内で前
記絶縁層の上方に空所を形成させるような深さ及び巾を
有することを特徴とするアライメントマーク及び／又は
合わせずれ測定マークの形成方法。 - 【請求項２】 前記絶縁層を形成させた前記ウエハーの
上面に化学的処理を施してポリッシングし、前記各ホー
ルを除いて、該ウエハーの表面を露出させた後、配線層
を前記空所の一部が残存するように形成させたことを特
徴とするアライメントマーク及び／又は合わせずれ測定
マークの形成方法。 - 【請求項３】 前記配線層の上にフォトレジストを形成
させ、これにリソグラフィーを施して前記合わせずれ測
定マーク用ホールとの相対的位置を測定するためのレジ
スト層を残存させるようにしたことを特徴とする請求項
１に記載のアライメントマーク及び／又は合わせずれ測
定マークの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8124391A JPH09304916A (ja) | 1996-05-20 | 1996-05-20 | アライメントマーク及び／又は合わせずれ測定マークの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8124391A JPH09304916A (ja) | 1996-05-20 | 1996-05-20 | アライメントマーク及び／又は合わせずれ測定マークの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09304916A true JPH09304916A (ja) | 1997-11-28 |
Family
ID=14884270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8124391A Pending JPH09304916A (ja) | 1996-05-20 | 1996-05-20 | アライメントマーク及び／又は合わせずれ測定マークの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09304916A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100872567B1 (ko) * | 2007-06-08 | 2008-12-08 | 삼성전기주식회사 | 정렬방법 및 인쇄회로기판 제조방법 |
| CN103633067A (zh) * | 2013-11-04 | 2014-03-12 | 中国航天科技集团公司第九研究院第七七一研究所 | 基于tsv立体集成工艺的十字环形对准标记 |
-
1996
- 1996-05-20 JP JP8124391A patent/JPH09304916A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100872567B1 (ko) * | 2007-06-08 | 2008-12-08 | 삼성전기주식회사 | 정렬방법 및 인쇄회로기판 제조방법 |
| CN103633067A (zh) * | 2013-11-04 | 2014-03-12 | 中国航天科技集团公司第九研究院第七七一研究所 | 基于tsv立体集成工艺的十字环形对准标记 |
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