JPH09297731A - バス分配制御回路 - Google Patents

Abstract

(57)【要約】 【課題】主制御装置が必ず一定の割合でバスを使用でき
るように、またその際のバス使用率を必要に応じて変更
でき、バスの効率のよい使用を実現できるバス分配制御
回路を実現する。 【解決手段】ＣＰＵ１１と他のバスマスタ、たとえばＤ
ＭＡＣ１２，ＤＲＣ１３がバスを時分割で使用するとき
に、ＣＰＵ１１以外のバスマスタにも同列にバスの使用
許可を与え、かつ、必ず一定の割合でＣＰＵ１１がバス
を使用できるようにし、また、その際のバス使用率を必
要に応じてＣＰＵ１１が任意に変更でき、また割り込み
が発生すると一定時間の間バスをＣＰＵ専用とし、バス
使用要求への応答性確保と使用要求がない時のＣＰＵの
バス使用を両立させるバス分配制御回路１４を設ける。
これにより、ハンドシェーク等による無駄な空きバスサ
イクルが入ることなくバスを有効利用できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主制御装置（以下
ＣＰＵと記載する）と他のバスマスタがバスを時分割で
使用するシステムにおいてバスの使用権の分配制御を行
うバス分配制御回路に関するものである。

【０００２】

【従来の技術】バスを複数のバスマスタとなり得るデバ
イスが共用し時分割で使用するシステムにおいて、ＣＰ
Ｕ以外のバスマスタがバスを使用するときには、バスを
同時には使用できないのでＣＰＵを止めてバスを空けさ
せる必要がある。たとえばＤＭＡＣ(Direct Memory Acc
ess Controller) はバスマスタになり得るデバイスとし
て内部システムのＣＰＵバスに直結されるが、ＤＭＡＣ
からのバス使用要求はバス調停回路（バスアービタと呼
ばれる）を通してＣＰＵに伝えられる。ＣＰＵはバスの
空け渡しを要求されると、都合の良いところまでバスを
使用した後に解放し、バスアービタにバスが使用可能と
なったことを通知する。バスアービタはその後にＤＭＡ
Ｃにバス使用許可を与える。バスアービタは原則として
ＣＰＵ以外のバスマスタに優先的にバス使用権を与える
ため、ＤＭＡＣが長いデータの連続転送を行うとその間
ＣＰＵが全く動作できなくなる場合があった。従来この
対策のため、ＤＭＡＣの連続転送時にも１転送終る毎に
一旦バスを解放するという方法が、一般的に採用されて
きた。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
様なバス使用権要求から許可までの一連のハンドシェー
クの過程には、一時的に誰もバスを使わないという無駄
な空きバスサイクルが発生する。このためバスの使用効
率を低下させていた。また、１転送毎に一旦バスを解放
する方式であっても、複数のバスマスタ同士が交互にバ
スを使用すれば結局ＣＰＵはバスを使用することができ
ず全く動けなくなるという可能性は解決できていなかっ
た。

【０００４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、主制御装置が必ず一定の割合で
バスを使用できるように、またその際のバス使用率を必
要に応じて変更でき、バスの効率のよい使用を実現でき
るバス分配制御回路を提供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、バスをＣＰＵと少なくとも一つのバスマ
スタとなり得るデバイスが共用し時分割で使用するシス
テムにおけるバスの分配制御を行うバス分配制御回路で
あって、ＣＰＵおよびバスマスタからのバス使用要求を
受けて各々に使用許可を与えるとともに、バスマスタか
らの使用要求が有るにもかかわらず、一定のサイクルで
ＣＰＵに対してバス使用許可を与える制御回路を有す
る。

【０００６】また、上記制御回路は、少なくとも一つの
制御フィールドを備え外部装置からその内容が任意に設
定可能な制御レジスタを有し、バス使用許可は当該制御
レジスタの内容に応じて行う。制御フィールドとして
は、バスマスタ個別に使用許可／禁止を示す許可／禁止
フィールド、バスマスタの使用優先度を示す優先度フィ
ールド、あるいは、ＣＰＵとバスマスタのバス使用率を
設定可能な使用率フィールド等が設けられ、その内容に
基づいて制御回路がＣＰＵまたはバスマスタに使用許可
を与える。

【０００７】また、上記制御回路は、上記ＣＰＵへの割
り込みが発生すると一定時間の間バスを主制御装置専用
となるように使用許可を与える。

【０００８】本発明によれば、ＣＰＵとバスマスタがバ
スを時分割で使用するとき、必ず一定の割合でＣＰＵが
バスを使用できる。また、たとえばＣＰＵにより制御レ
ジスタの内容が任意設定／変更される。許可／禁止フィ
ールドで許可されたバスマスタのみバスを使用でき、禁
止されたバスマスタはバス使用許可は与えられず、動作
できない。この内容をバスマスタの動作開始後に変更す
れば、バスマスタの内部設定を一切変更することなくＣ
ＰＵの都合で動作を継続させたり禁止させたりすること
ができる。また、使用率フィールドでＣＰＵとバスマス
タのバス使用率が設定されると、設定した間隔でまずＣ
ＰＵのバス使用許可が与えられ、残りのサイクルでバス
マスタにバス使用許可が与えられる。そして、割り当て
のサイクルを使い切ってしまうか、それ以上バス使用要
求がなくなったならば、ＣＰＵにバス使用許可が与えら
れる。この内容をバスマスタの動作開始後に変更すれ
ば、バスマスタの内部設定を一切変更することなくＣＰ
Ｕの都合でバスマスタの動作を加速／抑制できる。ま
た、ＣＰＵへの割り込みが発生すると一定時間の間バス
をＣＰＵ専用となるように使用許可が与えられる。

【０００９】

【発明の実施の形態】図１は、本発明に係るバス分配制
御回路を採用したシステムのブロック構成図である。図
１のシステム１０は、主制御装置としてのＣＰＵ１１
と、バスマスタとなり得るデバイスとしてのＤＭＡＣ１
２およびＤＲＣ（Dram Refresh Controller)１３と、バ
ス分配制御回路１４とにより構成されている。

【００１０】本システム１０においては、ＣＰＵ１１と
他のバス権を望むデバイスであるＤＭＡＣ１２，ＤＲＣ
１３は図１のようにアドレスバスＡＢおよびデータバス
ＤＢＺに接続され、ＣＰＵ１１，ＤＭＡＣ１２，ＤＲＣ
１３がそれぞれバス分配制御回路１４に対してバスリク
エスト信号を出力し、バス分配制御回路１４からのバス
アクノリッジ信号で使用許可を受ける。具体的には、Ｃ
ＰＵ１１はバスリクエスト信号ＢＲＱＣＰＵＺを出力
し、バスアクノリッジ信号ＢＡＫＣＰＵＺにより使用許
可を受ける。同様に、ＤＭＡＣ１２はバスリクエスト信
号ＢＲＱＤＭＡＺを出力し、バスアクノリッジ信号ＢＡ
ＫＤＭＡＺにより使用許可を受け、ＤＲＣ１３はバスリ
クエスト信号ＢＲＱＤＲＣＺを出力し、バスアクノリッ
ジ信号ＢＡＫＤＲＣＺにより使用許可を受ける。そし
て、バス分配制御回路１４から使用が許可されると次の
サイクルからバスを使用することができる。反対に使用
が禁止されるとメモリサイクルの延長（ＷＡＩＴ）中で
ない限り次のサイクルでバスを手放す。これによりバス
権委譲は間に空きサイクルが入ることなく行われる。

【００１１】なお、ＤＭＡＣ１２の内部には複数のチャ
ネル、たとえばｃｈ０，ｃｈ１，ｃｈ２の３チャネルを
有するが、それらの優先権の調停はＤＭＡＣ１２内部で
行われ、リクエストは１本にまとめられてバスリクエス
ト信号ＢＲＱＤＭＡＺとしてバス分配制御回路１４に与
えられる。

【００１２】バス分配制御回路１４は、内部バスを使用
したいデバイスからバスリクエスト信号ＢＲＱＣＰＵ
Ｚ，ＢＲＱＭＤＡＺ，ＢＲＱＤＲＣＺを受けとり、あら
かじめ設定された配分方法に従って、いずれか１つのデ
バイスに使用を許可するバスアクノリッジ信号ＢＡＫＣ
ＰＵＺ，ＢＡＫＭＤＡＺ，ＢＡＫＤＲＣＺを各デバイス
に送出する。また、ＣＰＵ１１の最低限のバス使用率を
確保するため強制的にバスマスタを切り換える機能や、
他のバスマスタであるＤＭＡＣ１２，ＤＲＣ１３のバス
使用を一時的に禁じたりバス使用率を容易に変更できる
構成を有している。さらに、ＣＰＵ１１以外のバスマス
タが高いバス使用率でバスを使用している時に、ＣＰＵ
１１に対して割り込みが発生した時、割り込みの受付や
処理が大幅に遅れると困る場合がある。これを解決する
ため割り込みが発生するとバス分配制御回路１４がバス
使用権を一旦ＣＰＵ１１に返し一定期間の間バスをＣＰ
Ｕ専用とする。

【００１３】以下に、このバス分配制御回路１４の具体
的な構成およびその機能について、図面に関連付けて順
を追って説明する。

【００１４】図２は、バス分配制御回路の構成例を示す
ブロック図である。図２に示すように、バス分配制御回
路１４は、リクエスト検出回路１４１、アクノリッジ送
出回路１４２、バスコントロールレジスタ１４３、シー
ケンス制御回路１４４、バスホールド制御回路１４５、
およびサイクルカウンタ１４６により構成されている。

【００１５】リクエスト検出回路１４１は、ＣＰＵ１
１，ＤＭＡＣ１２およびＤＲＣ１３から送出されるバス
リクエスト信号ＢＲＱＣＰＵＺ，ＢＲＱＭＤＡＺ，ＢＲ
ＱＤＲＣＺを検出し、検出したリクエスト信号をシーケ
ンス制御回路１４４に出力する。

【００１６】アクノリッジ送出回路１４２は、シーケン
ス制御回路１４４においてあらかじめ設定された配分方
法に従ってバス使用が許可されたいずれか１つのデバイ
スに使用を許可するバスアクノリッジ信号ＢＡＫＣＰＵ
Ｚ，ＢＡＫＭＤＡＺ，ＢＡＫＤＲＣＺを送出する。な
お、リセット中は全てのバス・アクノリッジ出力は非ア
クティブのハイレベルで送出される。通常モードではリ
セットを解除した時には、すでにリセット中からＣＰＵ
１１からのバスリクエスト信号ＢＲＱＣＰＵＺが入力さ
れており、内部リセット解除（システムクロックの立ち
下がり）の直後のシステムクロックの立ち上がりからＣ
ＰＵ１１へバスアクノリッジ信号ＢＡＫＣＰＵＺが送出
される。

【００１７】バスコントールレジスタ１４３は、バスマ
スタ許可／禁止フィールド１４３ａ、ＩＣＥ用フィール
ド１４３ｂ，優先度フィールド１４３ｃ、およびバス使
用率フィールド１４４ｄにより構成されており、これら
の設定条件に従って、ＣＰＵ１１、ＤＭＡＣ１２および
ＤＲＣ１３に対する使用許可制御等がシーケンス制御回
路１４４で行われる。

【００１８】バスマスタ許可／禁止フィールド１４３ａ
は、許可ビットＢＭ１Ｅ，ＢＭ０Ｅの２ビットから構成
されており、ＣＰＵ１１以外のデバイス１２，１３に内
部バスＡＢ、ＤＢＺの使用を許可するために、それらが
内部バスマスタとして動作できるよう許可ビットＢＭ１
Ｅ，ＢＭ０ＥがＣＰＵ１１によりセットされる。許可ビ
ットＢＭ１Ｅが「１」にセットされている場合にはバス
マスタとしてのＤＲＣ１３のバス使用許可を示し、許可
ビットＢＭ０Ｅが「１」にセットされている場合にはバ
スマスタとしてのＤＭＡＣ１２のバス使用許可を示す。
また、これら許可ビットＢＭ１ＥまたはＢＭ０Ｅがクリ
ア、すなわち「０」にセットされている場合には、シー
ケンス制御回路１４４、アクノリッジ送出回路１４２か
ら対応するデバイスに対してアクノリッジ信号は送出さ
れない。

【００１９】図３に、２ビットの許可ビットＢＥ１Ｅ，
ＢＭ０Ｅの設定状態に応じたＣＰＵ以外のバスマスタの
バス使用許可状況を示す。図３に示すように、本実施形
態では、両ビットが〔１，１〕の場合、ＤＲＣ１３およ
びＤＭＡＣ１２の両方のバス使用を許可することを意味
し、〔１，０〕の場合，ＤＲＣ１３のバス使用を許可
し、ＤＭＡＣ１２のバス使用を禁止することを意味し、
〔０，１〕の場合、ＤＲＣ１のバス使用を禁止し、ＤＭ
ＡＣ１２のバス使用を許可することを意味し、〔０，
０〕の場合、ＣＰＵ１１以外の内部マスタの使用を禁止
することを意味している。

【００２０】ＩＣＥ用フィールド１４３ｂは、ＴＲＰビ
ットの１ビットからなり、ＩＣＥ用ソフトウェア・トラ
ップに対するＣＰＵのバス占有機能の使用／不使用を示
すためのフィールドである。

【００２１】図４に、ＴＲＰビットの設定状態とＩＣＥ
用トラップに対するＣＰＵのバス占有使用機能の使用状
況とを示す。図４に示すように、ＴＲＰビットを「１」
にセットすると、ＩＣＥ用のソフトウェア・トラップが
発生してモニタの処理ルーチンを実行するときベクタ・
リード(Vector Read:VR)) からモニタ・ルーチンの最初
の少くとも８サイクルまでの間、たとえバスを他のマス
タに使用させる設定であっても自動的にＣＰＵ１１がバ
スを占有使用できるようになる。また、このＴＲＰビッ
トを「０」にクリアされると、後述の「ＩＣＥ用ソフト
ウェア・トラップ発生時のバスマスタ制御が行われる。
なお、割り込みに対して起こる同様の機能には制御ビッ
トがなく無条件に働く。

【００２２】優先度フィールド１４３ｃは、ＰＲビット
の１ビットからなり、バスマスタ間の優先度設定、すな
わち、ＣＰＵ１１から他の内部バスマスタとしてのＤＭ
ＡＣ１２，ＤＲＣ１３にバス使用権が移った時にどのバ
スマスタが優先的にバスを使用するかを設定するための
フィールドである。

【００２３】図５に、ＲＰビットの設定状態とＣＰＵ以
外のバスマスタののバス使用優先度との関係を示す。図
５に示すように、ＲＰビットが初期値「０」の場合、バ
スマスタＢＭ１（ＤＲＣ１３）とＢＭ０（ＤＭＡＣ）の
優先度はＢＭ１＞ＢＭ０となっており、ＢＭ１がバスを
使用しない時（あるいは禁止されている時）にバスマス
タＢＭ０がバスを使用できる。そして、ＰＲビットを
「１」にセットすると優先度はラウンドとなり、バスを
１回（２サイクル）使用したバスマスタの優先度が常に
最低になるように変更される。

【００２４】バス使用率フィールド１４４ｄは、３ビッ
トのＣＹ２〜ＣＹ０ビットからなり、ＣＰＵ対ＣＰＵ以
外のバスマスタのバス使用率を図６に示すように設定す
るためのフィールドである。この機能では、バスマスタ
としてのＤＭＡＣ１２，ＤＲＣ１３からのバス使用要求
が入ると１６サイクルを周期としてＣＰＵ１１以外のＤ
ＭＡＣ１２，ＤＲＣ１３が使用できるサイクルを制限
し、必ずＣＰＵ１１が使用できるサイクルを確保する。
ＣＰＵ１１以外のバスサイクルでは、ＰＲビットで設定
した優先度に従ってＤＲＣ１３またはＤＭＡＣ１２がバ
スＡＢ，ＤＢＺを使用する。図１６の配分はバスマスタ
割あての使用サイクルがすべて使用された場合のもの
で、もし途中で要求が無くなれば直ちにバス使用権はＣ
ＰＵ１１に移りＣＰＵ１１のバス使用回数が設定数に達
した時点で周期の制御は打ち切られる。たとえば、バス
使用要求が無くなりバスの使用権がＣＰＵ１１に移った
直後に再び要求が入ったときには、ＣＹ２，ＣＹ１，Ｃ
Ｙ０の３ビットが〔１，１，０〕ならＣＰＵ１１の連続
１４サイクル使用が終わってから、またＣＹ２，ＣＹ
１，ＣＹ０の３ビットが〔０，０，０〕ならＣＰＵ１１
がバスを最低２サイクル使用してからバスマスタに使用
権が移る。ただし、このバス分配制御回路１４はＣＰＵ
１１に入る割り込み要求信号ＩＲＱＺを常に監視してお
り、この信号がアクティブになるとバス使用率フィール
ド１４４ｄの設定に関係なく一定期間の間ＣＰＵ１１に
バスを占有使用させる。ＤＲＣ１３もＣＰＵ１１もバス
を使用しない時にはアドレスバスＡＢはバスホールド制
御回路１５により前値ホールドされる。

【００２５】シーケンス制御回路１４４は、リクエスト
検出回路１４１で検出されたバスリクエスト信号、制御
用信号ＩＲＱＺに基づきリクエストを出したデバイスに
対して使用許可を与えるか、使用優先度、およびバス使
用率をどのようにするかをバスコントロールレジスタ１
４３の各フィールドの設定内容に応じて決定し、リクエ
ストを出したデバイスに対してバスアクノリッジ信号を
アクティブで送出するか否かをアクノリッジ送出回路１
４２に指示する。また、ＣＰＵ１１に対して割り込みが
発生すると、バス使用権を一旦ＣＰＵ１１に返し一定期
間の間バスがＣＰＵ専用となるように、アクノリッジの
制御を行う。

【００２６】次に、バス使用率とＤＭＡＣ等の優先度を
設定した場合のバス分配使用の例を以下に示す。まず、
ＣＰＵ１１、ＤＲＣ１３、ＤＭＡＣ１２間のバス分配例
について、図７および図８を参照しつつ説明する。この
場合、バス使用率は、図７に示すように、ＣＰＵ１１は
２５％以上、ＤＲＣ１３、ＤＭＡＣ１２は７５％以下に
設定されている。

【００２７】図８中で示すように、ＣＰＵ１１からは
バスリクエスト信号ＢＲＱＣＰＵＺがスタンバイモード
にならない限り常にアクティブのローレベルでバス分配
制御回路１４に出力される。これにより、バス分配制御
回路１４では、シーケンス制御回路１４４の指示に基づ
きアクノリッジ送出回路１４２からバスアクノリッジ信
号ＢＡＫＣＰＵＺがアクティブのローレベルでＣＰＵ１
１に送出され、バスがＣＰＵ１１により使用される。

【００２８】ここで、ＤＲＣ１３からバスリクエスト信
号ＢＲＱＤＲＣＺがアクティブのローレベルでバス分配
制御回路１４に出力されると、シーケンス制御回路１４
４により、ＣＰＵ１１に対するバスアクノリッジ信号Ｂ
ＡＫＣＰＵＺがハイレベルに切り換えられるとともに、
ＤＲＣ１３に対するバスアクノリッジ信号ＢＡＫＤＲＣ
Ｚがアクティブのローレベルに切り換えられてＤＲＣ１
３に送出される。これにより、図８中で示すように、
ＤＲＣサイクルが開始され、バスがＤＲＣ１３により使
用される。ただし、ＤＲＣ１３は設定により２サイクル
しかバスを使用しないのでＢＲＱＤＲＣＺはすぐにネゲ
ートされるため、またバスの使用権はＣＰＵ１１に戻
る。

【００２９】今度はＤＭＡＣ１２からバスリクエスト信
号ＢＲＱＤＭＡＺがアクティブのローレベルでバス分配
制御回路１４に出力されると、シーケンス制御回路１４
４によりＣＰＵ１１に対するバスアクノリッジ信号ＢＡ
ＫＣＰＵＺがハイレベルに切り換えられるとともに、Ｄ
ＭＡＣ１２に対するバスアクノリッジ信号ＢＡＫＤＭＡ
Ｚがアクティブのローレベルに切り換えられてＤＭＡＣ
１２に送出される。これにより、図８中で示すよう
に、ＤＭＡＣサイクルが開始され、バスがＤＭＡＣ１２
により使用される。

【００３０】そして、ＤＭＡＣ１２からのバスリクエス
ト信号ＢＲＱＤＭＡＺがローレベルで入力され続けバス
を連続使用しようとしても、図８中で示すように、シ
ーケンス制御回路１４４により必ず定期的にＣＰＵ１１
に対するバスアクノリッジ信号ＢＡＫＣＰＵＺがアクテ
ィブのローレベルでＣＰＵ１１に送出され、ＣＰＵ１１
のサイクルが定期的に確保される。

【００３１】また、図８中に示すように、ＤＲＣ１３
およびＤＭＡＣ１２からのバスリクエスト信号ＢＲＱＤ
ＭＡＺ，ＢＲＱＤＲＣＺが共にハイレベルになったとき
は、ＣＰＵ１１に対するバスアクノリッジ信号ＢＡＫＣ
ＰＵＺがアクティブのローレベルでＣＰＵ１１に送出さ
れ、ＣＰＵ１１のサイクルが確保される。

【００３２】また、図８中に示すように、ＤＭＡＣ１
２からのバスリクエスト信号ＢＲＱＤＭＡＺがローレベ
ルで入力されている状態で、ＤＲＣ１３からのバスリク
エスト信号ＢＲＱＤＲＣＺがローレベルで入力される
と、優先度設定により、ＤＲＣ１３が先にバスを使用す
るようにバスアクノリッジ信号ＢＡＫＤＲＣＺがローレ
ベルで送出される。そして、ＤＲＣ１３がバスを使用
し、バスリクエスト信号ＢＲＱＤＲＣＺがハイレベルに
なってから、ＤＭＡＣ１２に対するバスアクノリッジ信
号ＢＡＫＤＭＡＺがローレベルで送出され、ＤＭＡＣ１
２がバスを使用するように制御される。すなわち、この
場合には、ＤＭＡＣ１２はＤＲＣ１３の処理が終わるま
で待たされることになる。この間もＣＰＵ１１のための
バスサイクルは定期的に確保され続けている。

【００３３】次に、ＤＲＣがないとした場合のＣＰＵ１
１、ＤＭＡＣ１２間のバス分配の第１の例について、図
９および図１０を参照しつつ説明する。この場合、ＤＭ
ＡＣ１２は、図９に示すように、ｃｈ０，ｃｈ１，ｃｈ
２の３チャネルを有しており、チャネルｃｈ０は転送モ
ードが単発モードで転送カウント数は２５０ワード
（Ｗ）、チャネルｃｈ１は転送モードが連続モードでカ
ウント数が６Ｗ、チャネルｃｈ２は転送モードが連続モ
ードでカウント数が６４バイト（Ｂ）であり、共通設定
事項は、ＤＭＡＣ１２のバス使用率７５％、チャネル間
の優先度はラウンドである。

【００３４】チャネルｃｈ０，ｃｈ１，ｃｈ２のいずれ
かのトリガが入力されるとＤＭＡＣ１２からバスリクエ
スト信号ＢＲＱＤＭＡＺがアクティブのローレベルでバ
ス分配制御回路１４に出力される。バス分配制御回路１
４では、シーケンス制御回路１４４によりＤＭＡＣ１２
に対するバスアクノリッジ信号ＢＡＫＤＭＡＺがローレ
ベルに切り換えられてアクノリッジ送出回路１４２から
ＤＭＡＣ１２に送出される。これにより、図１０中お
よびで示すように、ＣＰＵサイクルが停止されてＤＭ
ＡＣサイクルが開始され、バスがＤＭＡＣ１２により使
用される。この場合、図１０中で示すように、単発転
送の他に要求が無ければ１回で終りＣＰＵ１１へ権利が
戻る。単発転送なら連続動作が行われる。

【００３５】本例では、ＤＭＡＣのチャネル間優先度は
ラウンドであることから、図１０中で示すように、チ
ャネルが切り替えながら転送が実行される。たとえば、
図１０中で示すように、チャネルｃｈ１がバース転送
を完了した後は、チャネルｃｈ２のバースト転送のみと
なり、チャネルｃｈ０のトリガが入力されれば次に実行
される。

【００３６】なお、この場合も、ＤＭＡＣ１２からのバ
スリクエスト信号ＢＲＱＤＭＡＺが連続的にローレベル
で入力されていても、図１０中で示すように、シーケ
ンス制御回路１４４により必ず定期的にＣＰＵ１１に対
するバスアクノリッジ信号ＢＡＫＣＰＵＺがアクティブ
のローレベルでＣＰＵ１１に送出され、ＣＰＵ１１のサ
イクルが定期的に確保される。

【００３７】次に、ＤＲＣがないとした場合のＣＰＵ１
１、ＤＭＡＣ１２間のバス分配の第２の例について、図
１１および図１２を参照しつつ説明する。この場合、Ｄ
ＭＡＣ１２は、図１１に示すように、ｃｈ０，ｃｈ１，
ｃｈ２の３チャネルを有しており、チャネルｃｈ０は転
送モードがシングルモード（ＳＧＬ）でカウント数は２
５０ワード（Ｗ）、チャネルｃｈ１は転送モードがバー
ストモード（ＢＳＴ）でカウント数が６Ｗ、チャネルｃ
ｈ２は転送モードがバーストモード（ＢＳＴ）でカウン
ト数が６４バイト（Ｂ）であり、共通設定事項は、ＤＭ
ＡＣ１２のバス使用率７５％であることが上述の例と同
様だが、優先度がラウンドではなく、ｃｈ０→ｃｈ１→
ｃｈ２の順で優先度が設定されている。

【００３８】本例の場合も、チャネルｃｈ０，ｃｈ１，
ｃｈ２のいずれかのトリガが入力されるとＤＭＡＣ１２
からバスリクエスト信号ＢＲＱＤＭＡＺがアクティブの
ローレベルでバス分配制御回路１４に出力される。バス
分配制御回路１４では、シーケンス制御回路１４４によ
りＤＭＡＣ１２に対するバスアクノリッジ信号ＢＡＫＤ
ＭＡＺがローレベルに切り換えられてアクノリッジ送出
回路１４２からＤＭＡＣ１２に送出される。これによ
り、図１２中およびで示すように、ＣＰＵサイクル
が停止されてＤＭＡＣサイクルが開始され、バスがＤＭ
ＡＣ１２により使用される。この場合、図１２中で示
すように、シングル転送の他に要求が無ければ１回で終
りＣＰＵ１１へ権利が戻る。バースト転送なら連続動作
が行われる。

【００３９】本例では、優先度が決められていることか
ら、図１２中で示すように、優先度が高いチャネルに
おいてバス使用権が割り当てられる。すなわち、チャネ
ルｃｈ０が最上位でバスを使用でき、チャネルｃｈ２は
その間バスを使用できない。たとえば、図１０中およ
びで示すように、チャネルＣｈ１がバース転送を完了
した後は、チャネルｃｈ２のバースト転送のみとなる
が、チャネルＣｈ０のトリガが入力されればチャネルｃ
ｈ０にバス使用権が委譲され、チャネルｃｈ０によい優
先的にバスが使用される。

【００４０】なお、この場合も、ＤＭＡＣ１２からのバ
スリクエスト信号ＢＲＱＤＭＡＺがローレベルで入力さ
れていても、図１２中で示すように、シーケンス制御
回路１４４により必ず定期的にＣＰＵ１１に対するバス
アクノリッジ信号ＢＡＫＣＰＵＺがアクティブのローレ
ベルでＣＰＵ１１に送出され、ＣＰＵ１１のサイクルが
定期的に確保される。

【００４１】次に、割り込み発生時のバスマスタ制御に
ついて、図１３を参照しながら説明する。ＤＭＡＣ１２
やその他のバスマスタデバイスＤＲＣ１３が高いバス使
用率でバスを使用している時でもＣＰＵに対して割り込
みが発生した時、バス分配制御回路１４がバス使用権を
一旦ＣＰＵに返す。たとえば、図１３に示すように、割
り込みベクタのリードが開始されてから割り込みプログ
ラムの最初の最低８サイクルまでの間バスがＣＰＵ専用
となる。このときバスマスタ許可ビットＢＭ１、ＢＭ０
は変化しないが、もし割り込みを優先的に処理したい場
合には、割り込み処理ルーチンの先頭で一旦バスマスタ
許可ビットをクリアするかバス使用率を変更してしまえ
ば、ＤＭＡＣ等の設定を全く変更すること無しに割り込
み処理を優先させることができる。割り込みからの復帰
時にも同様に簡単にもとの設定に戻すことができる。

【００４２】次に、ＩＣＥ用ソフトウェア・トラップ発
生時のバスマスタ制御について、図１４を参照しながら
説明する。割り込み発生時と同様のことがＩＣＥ用ソフ
トウェア・トラップ発生時にも考えられる。ＩＣＥでユ
ーザのプログラムのデバッグをするためにノンマスカブ
ル割り込みとソフトウェア・トラップ各１本がモニタプ
ログラムの起動に割り当てられている。このときノンマ
スカブル割り込みは上の説明の通りとなるが、ソフトウ
ェア・トラップでもベクタ・リードが開始されてからモ
ニタプログラムの最初の最低８サイクルまでの間バスを
ＣＰＵ専用とすることができる。このときバスマスタ許
可ビットＢＭ１、ＢＭ０は変化しないが、もしモニタプ
ログラム実行中に他のバスマスタの動作を禁止したい場
合には、モニタプログラムの先頭で一旦バスマスタ許可
ビットをクリアしてしまえば、ＤＭＡＣ等の設定を全く
変更すること無しに停止させることができる。モニタプ
ログラムからの復帰時にも同様に簡単にもとの設定に戻
すことができる。

【００４３】以上のように、本実施形態によれば、ＣＰ
Ｕ１１と他のバスマスタ、たとえばＤＭＡＣ１２，ＤＲ
Ｃ１３がバスを時分割で使用するときに、ＣＰＵ１１以
外のバスマスタにも同列にバスの使用許可を与え、か
つ、必ず一定の割合でＣＰＵ１１がバスを使用できるよ
うにし、また、その際のバス使用率を必要に応じてＣＰ
Ｕ１１が任意に変更でき、また割り込みが発生すると一
定時間の間バスをＣＰＵ専用とし、バス使用要求への応
答性確保と使用要求がない時のＣＰＵのバス使用を両立
させるバス分配制御回路１４を設けたので、ハンドシェ
ーク等による無駄な空きバスサイクルが入ることなくバ
スを有効利用できる利点がある。また、ＤＭＡＣ内の複
数チャネルや他にもバスマスタがあるときにはＣＰＵに
確保した以外のサイクルを分割使用させるため、ＣＰＵ
の最低限のバス使用を確保できる。

【００４４】

【発明の効果】以上説明したように、本発明によれば、
ハンドシェーク等による無駄な空きバスサイクルが入る
ことなくバスを有効利用できる。また、主制御装置以外
のデバイスがバスマスタになれるかどうかを個別に許可
／禁止でき、一定のサイクル数を決めその中で主制御装
置が必ず使えるサイクルを確保でき、さらに使用率を設
定でき、また使用率を容易に変更できる。また、たとえ
主制御装置のバス使用率が低い設定でも、主制御装置へ
の割り込みが発生すると一定時間の間バスを主制御装置
専用とし、迅速なバス使用率の変更が可能である。ま
た、主制御装置に確保した以外のサイクルでは他のバス
マスタに優先的にバスを使用させ、他のバスマスタの使
用要求がない時には主制御装置にバスを使用させること
で、バス使用要求への応答性確保と使用要求がない時の
主制御装置のバス使用を両立させることができる。ま
た、マスタデバイス内の複数チャネルや他にもバスマス
タがあるときには主制御装置に確保した以外のサイクル
を分割使用させるため、主制御装置の最低限のバス使用
を確保できる利点がある。

【図面の簡単な説明】

【図１】本発明に係るバス分配制御回路を採用したシス
テムの構成例を示すブロックである。

【図２】本発明に係るバス分配制御回路の構成例を示す
ブロック図である。

【図３】本発明に係るバス分配制御回路におけるバスコ
ントロールレジスタに設けられた２ビットの許可ビット
の設定状態に応じたＣＰＵ以外のバスマスタのバス使用
許可状況を示す図である。

【図４】本発明に係るバス分配制御回路におけるバスコ
ントロールレジスタに設けられたＴＲＰビットの設定状
態とＩＣＥ用トラップに対するＣＰＵのバス占有使用機
能の使用状況とを示す図である。

【図５】本発明に係るバス分配制御回路におけるバスコ
ントロールレジスタに設けられたＲＰビットの設定状態
とＣＰＵ以外のバスマスタのバス使用優先度との関係を
示す図である。

【図６】本発明に係るバス分配制御回路におけるバスコ
ントロールレジスタに設けられたバス使用率フィールド
の設定例を示す図である。

【図７】バス使用率とＤＭＡＣ等の優先度を設定した場
合のＣＰＵ、ＤＲＣ、ＤＭＡＣ間のバス分配使用の例を
説明するための図である。

【図８】バス使用率とＤＭＡＣ等の優先度を設定した場
合のＣＰＵ、ＤＲＣ、ＤＭＡＣ間のバス分配使用の例を
説明するためのタイミングチャートである。

【図９】バス使用率とＤＭＡＣ等の優先度を設定した場
合であってＤＲＣがないとした場合のＣＰＵ、ＤＭＡＣ
間のバス分配使用の例を説明するための図である。

【図１０】バス使用率とＤＭＡＣ等の優先度を設定した
場合であってＤＲＣがないとした場合のＣＰＵ、ＤＭＡ
Ｃ間のバス分配使用の例を説明するためのタイミングチ
ャートである。

【図１１】バス使用率とＤＭＡＣ等の優先度を設定した
場合であってＤＲＣがないとした場合のＣＰＵ、ＤＭＡ
Ｃ間のバス分配使用の第２の例を説明するための図であ
る。

【図１２】バス使用率とＤＭＡＣ等の優先度を設定した
場合であってＤＲＣがないとした場合のＣＰＵ、ＤＭＡ
Ｃ間のバス分配使用の第２の例を説明するためのタイミ
ングチャートである。

【図１３】割り込み発生時のバスマスタ制御について説
明するためのタイミングチャートである。

【図１４】ＩＣＥ用ソフトウェア・トラップ発生時のバ
スマスタ制御について説明するためのタイミングチャー
トである。

【符号の説明】

１０…システム、１１…ＣＰＵ、１２…ＤＭＡＣ、１３
…ＤＲＣ、１４…バス分配制御回路、１４１…リクエス
ト検出回路、１４２…アクノリッジ送出回路、１４３…
バスコントロールレジスタ、１４４…シーケンス制御回
路、１４５…バスホールド制御回路、１４６…サイクル
カウンタ。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 バスを主制御装置と少なくとも一つのバ
   スマスタとなり得るデバイスが共用し時分割で使用する
   システムにおけるバスの分配制御を行うバス分配制御回
   路であって、 主制御装置およびバスマスタからのバス使用要求を受け
   て各々に使用許可を与えるとともに、バスマスタからの
   使用要求が有るにもかかわらず、一定のサイクルで主制
   御装置に対してバス使用許可を与える制御回路を有する
   バス分配制御回路。
2. 【請求項２】 上記制御回路は、少なくとも一つの制御
   フィールドを備え外部装置からその内容が任意に設定可
   能な制御レジスタを有し、バス使用許可は当該制御レジ
   スタの内容に応じて行う請求項１記載のバス分配制御回
   路。
3. 【請求項３】 上記制御レジスタの制御フィールドは、
   上記主制御装置により任意に設定される請求項２記載の
   バス分配制御回路。
4. 【請求項４】 上記制御レジスタは、バスマスタ個別に
   使用許可／禁止を示す許可／禁止フィールドを備え、 上記制御回路は、上記許可／禁止フィールドで許可され
   たバスマスタのバス使用要求に対してのみバス使用許可
   を与える請求項２記載のバス分配制御回路。
5. 【請求項５】 上記制御レジスタは、バスマスタの使用
   優先度を示す優先度フィールドを備え、 上記制御回路は、上記優先度フィールドで示された優先
   度に従ってバス使用許可を与える請求項２記載のバス分
   配制御回路。
6. 【請求項６】 上記制御レジスタは、主制御装置とバス
   マスタのバス使用率を設定可能な使用率フィールドを備
   え、 上記制御回路は、上記使用率フィールドで指定された使
   用率に基づいてバス使用許可を与える請求項２記載のバ
   ス分配制御回路。
7. 【請求項７】 上記制御回路は、上記主制御装置への割
   り込みが発生すると一定時間の間バスを主制御装置専用
   となるように使用許可を与える請求項２記載のバス分配
   制御回路。
8. 【請求項８】 上記制御回路は、上記主制御装置に確保
   した以外のサイクルでは他のバスマスタに優先的にバス
   を使用させ、他のバスマスタの使用要求がないときには
   主制御装置にバス使用許可を与える請求項６記載のバス
   分配制御回路。
9. 【請求項９】 バスマスタ内に複数チャネルがあるとき
   には、上記主制御装置に確保した以外のサイクルを各チ
   ャネルで分割使用するように使用許可を与える請求項６
   記載のバス分配制御回路。