JPH09293747A - 半導体装置におけるパッドのレイアウト構造 - Google Patents
半導体装置におけるパッドのレイアウト構造Info
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Abstract
(57)【要約】
【課題】所定の集積回路の全てのバッファにパッドを付
加することにより、ｐｉｎ数の不足というボトルネック
を解消する。 【解決手段】内部回路領域１とバッファ３１、３２、３
３…との間の領域１３には、第２のバッド７１を配置で
きるスペースをもつ領域１３を設ける。バッファ３１、
３２、３３…のチップ周縁側には千鳥状に配置された第
１のバッド５ａ１および５ｂ１を配置する。第１のバッ
ド５ａ１および５ｂ１は第１のバッドバッファ間配線４
１ａおよび４２ｂによりバッファ３１および３２と接続
される。バッファ３１、３２、３３…のうち、パッド５
ａ１…および５ｂ１…と接続できないバッファ３４と内
部回路領域１との間に第２のバッド７１を配置し、第２
のバッド−バッファ間配線６１でバッファ３４と接続す
ることにより、チップに搭載されている全てのバッファ
が使用可能となり、ｐｉｎ数の不足を解消する。
加することにより、ｐｉｎ数の不足というボトルネック
を解消する。 【解決手段】内部回路領域１とバッファ３１、３２、３
３…との間の領域１３には、第２のバッド７１を配置で
きるスペースをもつ領域１３を設ける。バッファ３１、
３２、３３…のチップ周縁側には千鳥状に配置された第
１のバッド５ａ１および５ｂ１を配置する。第１のバッ
ド５ａ１および５ｂ１は第１のバッドバッファ間配線４
１ａおよび４２ｂによりバッファ３１および３２と接続
される。バッファ３１、３２、３３…のうち、パッド５
ａ１…および５ｂ１…と接続できないバッファ３４と内
部回路領域１との間に第２のバッド７１を配置し、第２
のバッド−バッファ間配線６１でバッファ３４と接続す
ることにより、チップに搭載されている全てのバッファ
が使用可能となり、ｐｉｎ数の不足を解消する。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路が形成され
た半導体装置に係わり、特に多ピン対応のためにチップ
上に複数の入出力バッファと複数のパッドをそれぞれ配
置した半導体装置におけるパッドのレイアウト構造に関
する。
た半導体装置に係わり、特に多ピン対応のためにチップ
上に複数の入出力バッファと複数のパッドをそれぞれ配
置した半導体装置におけるパッドのレイアウト構造に関
する。
【０００２】
【従来の技術】近年、電子機器の小型化、軽量化、薄型
化および高性能化に伴い、機器に搭載される大規模集積
回路（ＬＳＩ）のパッケージも小型化、多ピン化および
表面実装化へと進んできた。これら小型化、多ピン化へ
の移行に対して多用されているパッケージにＱＦＰ（Ｑ
ｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）がある。しかしな
がらこのＱＦＰは小型化、多ピン化が可能であるが多ピ
ン化による端子ピッチの微細化によるパッケージ寸法の
高精度および高信頼化が要求される。
化および高性能化に伴い、機器に搭載される大規模集積
回路（ＬＳＩ）のパッケージも小型化、多ピン化および
表面実装化へと進んできた。これら小型化、多ピン化へ
の移行に対して多用されているパッケージにＱＦＰ（Ｑ
ｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）がある。しかしな
がらこのＱＦＰは小型化、多ピン化が可能であるが多ピ
ン化による端子ピッチの微細化によるパッケージ寸法の
高精度および高信頼化が要求される。
【０００３】ＱＦＰは、一般的にリードフレームのリー
ド端子と半導体チップとの間を金属細線を用いてワイヤ
ボンディングすることによって電気的に接続している
が、さらに多ピン化の進展によりチップの小型化とリー
ドフレームの加工限界およびワイヤボンディングの加工
精度がチップの端子ピッチの微細化に対応して求められ
る寸法精度に対応できなくなってきたことと、チップの
電極とインナーリード間隔が大きくなってきたため、金
属細線を用いてワイヤボンディングすることが非常に困
難となってきた。一方、金属配線に代ってＴＡＢ（Ｔａ
ｐｅ ＡｕｔｏＭａｔｅｄ Ｂｏｎｄｉｎｇ）方式が実
用化されている。このＴＡＢ方式は、端子の接続を高精
度に一括ボンディングするものであり、これによって加
工精度が向上し、組立工程の高能率化、低コスト化およ
び高密度実装化が可能となった。
ド端子と半導体チップとの間を金属細線を用いてワイヤ
ボンディングすることによって電気的に接続している
が、さらに多ピン化の進展によりチップの小型化とリー
ドフレームの加工限界およびワイヤボンディングの加工
精度がチップの端子ピッチの微細化に対応して求められ
る寸法精度に対応できなくなってきたことと、チップの
電極とインナーリード間隔が大きくなってきたため、金
属細線を用いてワイヤボンディングすることが非常に困
難となってきた。一方、金属配線に代ってＴＡＢ（Ｔａ
ｐｅ ＡｕｔｏＭａｔｅｄ Ｂｏｎｄｉｎｇ）方式が実
用化されている。このＴＡＢ方式は、端子の接続を高精
度に一括ボンディングするものであり、これによって加
工精度が向上し、組立工程の高能率化、低コスト化およ
び高密度実装化が可能となった。
【０００４】上述したＱＦＰあるいはＴＡＢにおいて、
高密度実装に伴なって従来のようにパッドを一列に並べ
るようなパッド配置ではパッド数でチップサイズが決る
ことになり、チップ価格が高くなる。その解決のための
一例が特開平４−１５２６４６号公報に記載されてい
る。
高密度実装に伴なって従来のようにパッドを一列に並べ
るようなパッド配置ではパッド数でチップサイズが決る
ことになり、チップ価格が高くなる。その解決のための
一例が特開平４−１５２６４６号公報に記載されてい
る。
【０００５】同公報記載の半導体装置の内部構造を示し
た図３を参照すると、パッド８ａおよび８ｂが交互に配
置され、内部リード１１ａは内部リード１１ｂよりも短
くなるように配置し、さらに、配線の通過経路は内部リ
ード１１ｂよりも高い位置で配線される段差構造をもっ
ている。つまり、ボンディングワイヤ工程において、ボ
ンディングパッド８ａと内部リード１１ｂとをボンディ
ングワイヤ１２により相互接続し、かつボンディングパ
ッド８ｂと内部リード１１ａとを相互に接続するように
ワイヤボンディングを行なうことにより、隣接するボン
ディングワイヤ１２は交互に段差構成になって、ボンデ
ィングワイヤ相互間の間隔が拡がるように配線されてい
る。
た図３を参照すると、パッド８ａおよび８ｂが交互に配
置され、内部リード１１ａは内部リード１１ｂよりも短
くなるように配置し、さらに、配線の通過経路は内部リ
ード１１ｂよりも高い位置で配線される段差構造をもっ
ている。つまり、ボンディングワイヤ工程において、ボ
ンディングパッド８ａと内部リード１１ｂとをボンディ
ングワイヤ１２により相互接続し、かつボンディングパ
ッド８ｂと内部リード１１ａとを相互に接続するように
ワイヤボンディングを行なうことにより、隣接するボン
ディングワイヤ１２は交互に段差構成になって、ボンデ
ィングワイヤ相互間の間隔が拡がるように配線されてい
る。
【０００６】さらに、この従来例を本発明を対比し易く
するために部分的に拡大した構造図を示す図４を参照す
ると、集積回路を搭載する内部回路領域１の外側にバッ
ファ３１、３２、３３…を配置し、内部回路領域１１、
３２、３３…とバッファ３１、３２、３３…とはバッフ
ァ−内部回路間配線２１、２２、２３…で接続されてい
る。バッファ３１、３２、３３…の外側にパッド８ａ
１、８ａ２、…および８ｂ１、８ｂ２、…を千鳥状に配
置し、バッファ３１、３２、３３…とバッド８ａ１、８
ａ２、…および８ｂ１、８ｂ２、…とはパッド−バッフ
ァ間配線４１、４２、４３…で接続されている。
するために部分的に拡大した構造図を示す図４を参照す
ると、集積回路を搭載する内部回路領域１の外側にバッ
ファ３１、３２、３３…を配置し、内部回路領域１１、
３２、３３…とバッファ３１、３２、３３…とはバッフ
ァ−内部回路間配線２１、２２、２３…で接続されてい
る。バッファ３１、３２、３３…の外側にパッド８ａ
１、８ａ２、…および８ｂ１、８ｂ２、…を千鳥状に配
置し、バッファ３１、３２、３３…とバッド８ａ１、８
ａ２、…および８ｂ１、８ｂ２、…とはパッド−バッフ
ァ間配線４１、４２、４３…で接続されている。
【０００７】バッファ３１、３２、３３…には内部回路
領域１を保護するための保護回路としての機能があるた
め、バッファ−内部回路間配線２１、２２、２３…は細
くできる。しかし、パッド−バッファ間配線４１、４
２、４３…には保護回路がないため、細くすると高電圧
が印加されたときに内部回路１が破壊されてしまう可能
性があり、できるだけ太くする必要がある。
領域１を保護するための保護回路としての機能があるた
め、バッファ−内部回路間配線２１、２２、２３…は細
くできる。しかし、パッド−バッファ間配線４１、４
２、４３…には保護回路がないため、細くすると高電圧
が印加されたときに内部回路１が破壊されてしまう可能
性があり、できるだけ太くする必要がある。
【０００８】パッド８ａ１、８ａ２、…および８ｂ１、
８ｂ２、…にはボンディングワイヤーやＴＡＢテープな
どがリードフレームのインナーリードに接続され、さら
にアウターリードを経由してチップ外の回路と接続され
る。
８ｂ２、…にはボンディングワイヤーやＴＡＢテープな
どがリードフレームのインナーリードに接続され、さら
にアウターリードを経由してチップ外の回路と接続され
る。
【０００９】また、図３よりもさらに微細加工技術が進
んだ従来の半導体装置の平面的な構造図を示した図５を
参照すると、図３と同様に内部回路領域１、バッファ−
内部回路間配線２１、２２、２３…、バッファ３１、３
２、３３…、パッド−バッファ間配線４１、４２、４３
…、バッド９ａ１、９ａ２、…および９ｂ１、９ｂ２、
…を持ち、さらに内部回路領域１に接続されてはいる
が、バッドを持たないため使用不可能なバッファ３４に
より構成される。
んだ従来の半導体装置の平面的な構造図を示した図５を
参照すると、図３と同様に内部回路領域１、バッファ−
内部回路間配線２１、２２、２３…、バッファ３１、３
２、３３…、パッド−バッファ間配線４１、４２、４３
…、バッド９ａ１、９ａ２、…および９ｂ１、９ｂ２、
…を持ち、さらに内部回路領域１に接続されてはいる
が、バッドを持たないため使用不可能なバッファ３４に
より構成される。
【００１０】
【発明が解決しようとする課題】上述した従来技術の問
題点は、微細加工技術が進歩することにより図５に示し
た使用不可能なバッファ３４が発生し、チップサイズを
小さくして内部回路の集積度を向上させるうえで障害と
なることである。
題点は、微細加工技術が進歩することにより図５に示し
た使用不可能なバッファ３４が発生し、チップサイズを
小さくして内部回路の集積度を向上させるうえで障害と
なることである。
【００１１】その理由を以下に述べると、バッファのサ
イズは、そのチップにおいてバッファに必要とされる駆
動能力と外部端子数（以下、ｐｉｎ数と称す）から決め
られる。微細加工技術の進歩により、バッファに使用さ
れるトランジスタのゲート長は０．３５μｍ程度になり
バッファの横幅を６０μｍ程度まで細くしても十分駆動
能力を確保できるようになった。
イズは、そのチップにおいてバッファに必要とされる駆
動能力と外部端子数（以下、ｐｉｎ数と称す）から決め
られる。微細加工技術の進歩により、バッファに使用さ
れるトランジスタのゲート長は０．３５μｍ程度になり
バッファの横幅を６０μｍ程度まで細くしても十分駆動
能力を確保できるようになった。
【００１２】一方、パッドのサイズはｐｉｎ数とＴＡＢ
技術等の組立技術から決められるが、現在の組立技術で
は、バッドサイズが８０μｍ程度まで組立が可能になっ
てきている。
技術等の組立技術から決められるが、現在の組立技術で
は、バッドサイズが８０μｍ程度まで組立が可能になっ
てきている。
【００１３】ところで、細加工技術が０．５μｍクラス
の時には、１０ｍｍ角程度のチップでｐｉｎ数は５００
本程度であり、ｐｉｎ１本あたりのバッドおよびバッフ
ァの横幅は８０μｍ程度確保できた。そのため図３のよ
うに、バッファ３とパッド５ａ、５ｂを同数チップ上に
構成することができた。
の時には、１０ｍｍ角程度のチップでｐｉｎ数は５００
本程度であり、ｐｉｎ１本あたりのバッドおよびバッフ
ァの横幅は８０μｍ程度確保できた。そのため図３のよ
うに、バッファ３とパッド５ａ、５ｂを同数チップ上に
構成することができた。
【００１４】しかし、微細加工技術が０．３５μｍ程度
になると、１０ｍｍ角程度のチップでｐｉｎ数は７００
本程度まで増加し、ｐｉｎ１本あたりのバッファの横幅
は６０μｍ程度になったが、組み立て可能なパッドサイ
ズは８０μｍ程度のままであった。そのため、図５に示
した使用不可能なバッファ３４が発生していた。
になると、１０ｍｍ角程度のチップでｐｉｎ数は７００
本程度まで増加し、ｐｉｎ１本あたりのバッファの横幅
は６０μｍ程度になったが、組み立て可能なパッドサイ
ズは８０μｍ程度のままであった。そのため、図５に示
した使用不可能なバッファ３４が発生していた。
【００１５】この使用不可能なバッファ３４が存在する
ことにより、例えば、８ｍｍ角程度のチップの内部回路
領域１に十分搭載可能な集積回路であっても、ｐｉｎ数
の不足により、一回り大きい１０ｍｍ角程度のチップに
搭載しなければならなくなり、集積度が低下する要因と
なっている。
ことにより、例えば、８ｍｍ角程度のチップの内部回路
領域１に十分搭載可能な集積回路であっても、ｐｉｎ数
の不足により、一回り大きい１０ｍｍ角程度のチップに
搭載しなければならなくなり、集積度が低下する要因と
なっている。
【００１６】本発明の目的は、所定の集積回路の全ての
バッファにパッドを付加することにより、ｐｉｎ数の不
足というボトルネックを解消し、集積回路を搭載するチ
ップの集積度を向上させることにある。
バッファにパッドを付加することにより、ｐｉｎ数の不
足というボトルネックを解消し、集積回路を搭載するチ
ップの集積度を向上させることにある。
【００１７】
【課題を解決するための手段】本発明の半導体装置にお
けるパッドのレイアウト構造の特徴は、リードフレーム
に搭載された半導体チップ上の内部領域に所定の機能を
もつ内部回路が形成された内部回路領域とこの内部回路
領域を囲む前記チップ周縁部に、前記内部回路と接続さ
れ外部との信号を入出力するための複数の入出力バッフ
ァおよびこれらの入出力バッファにそれぞれ接続される
とともに前記リードフレームのインナーリードとワイヤ
ボンディングされるパッドが複数配置される第１の外部
領域とが形成された半導体装置におけるパッドのレイア
ウト構造において、前記入出力バッファの外側領域だけ
でなく、前記内部回路領域と複数の前記入出力バッファ
との間にも複数の前記バッドをそれぞれ配置したパッド
配置構造を有することにある。
けるパッドのレイアウト構造の特徴は、リードフレーム
に搭載された半導体チップ上の内部領域に所定の機能を
もつ内部回路が形成された内部回路領域とこの内部回路
領域を囲む前記チップ周縁部に、前記内部回路と接続さ
れ外部との信号を入出力するための複数の入出力バッフ
ァおよびこれらの入出力バッファにそれぞれ接続される
とともに前記リードフレームのインナーリードとワイヤ
ボンディングされるパッドが複数配置される第１の外部
領域とが形成された半導体装置におけるパッドのレイア
ウト構造において、前記入出力バッファの外側領域だけ
でなく、前記内部回路領域と複数の前記入出力バッファ
との間にも複数の前記バッドをそれぞれ配置したパッド
配置構造を有することにある。
【００１８】また、前記パッド配置構造は、前記内部回
路領域と複数の前記入出力バッファとの間にはあらかじ
め定める所定の領域をもつ第２の外部領域を設け、互に
隣接する少なくとも３個ごとの入出力バッファにそれぞ
れ接続される前記パッドは所定の間隔で互に千鳥状にな
るように配置され、前記少なくとも３個ごとの入出力バ
ッファの両端に隣接したバッファに接続される残りの前
記パッドは、前記第２の外部領域に一列状態で配置され
る。
路領域と複数の前記入出力バッファとの間にはあらかじ
め定める所定の領域をもつ第２の外部領域を設け、互に
隣接する少なくとも３個ごとの入出力バッファにそれぞ
れ接続される前記パッドは所定の間隔で互に千鳥状にな
るように配置され、前記少なくとも３個ごとの入出力バ
ッファの両端に隣接したバッファに接続される残りの前
記パッドは、前記第２の外部領域に一列状態で配置され
る。
【００１９】さらに、前記パッド配置構造は、前記内部
回路領域と複数の前記入出力バッファとの間にはあらか
じめ定める所定の領域をもつ第３の外部領域を設け、こ
の第３の外部領域に、隣接配置された複数の前記入出力
バッファの偶数番目または奇数番目のいずれか一方に接
続される複数の前記パッドが一列に配置され、これら入
出力バッファの外側領域には、残りの奇数番目または偶
数番目の入出力バッファに接続される残りの前記パッド
が一列に配置される。
回路領域と複数の前記入出力バッファとの間にはあらか
じめ定める所定の領域をもつ第３の外部領域を設け、こ
の第３の外部領域に、隣接配置された複数の前記入出力
バッファの偶数番目または奇数番目のいずれか一方に接
続される複数の前記パッドが一列に配置され、これら入
出力バッファの外側領域には、残りの奇数番目または偶
数番目の入出力バッファに接続される残りの前記パッド
が一列に配置される。
【００２０】さらにまた、複数の前記パッドは、一列に
隣接配置した前記入出力バッファの２個分の横幅の範囲
内であって所定のパッド間隔を維持するように拡大して
配置される。
隣接配置した前記入出力バッファの２個分の横幅の範囲
内であって所定のパッド間隔を維持するように拡大して
配置される。
【００２１】また、前記チップが、複数の前記パッドを
それぞれ複数の前記入出力バッファの外側に千鳥状に配
置することによって決るチップサイズを有するとき、前
記パッドをそれぞれ一列状態に配置して前記チップサイ
ズを小さくする。
それぞれ複数の前記入出力バッファの外側に千鳥状に配
置することによって決るチップサイズを有するとき、前
記パッドをそれぞれ一列状態に配置して前記チップサイ
ズを小さくする。
【００２２】
【発明の実施の形態】本発明の半導体装置におけるパッ
ドの配置構造では、チップに搭載されるバッファ全てに
パッドを持たせることができる。そのため、使用不可能
なバッファが発生せず、チップサイズを小さくして内部
回路の集積度を向上させることができる。
ドの配置構造では、チップに搭載されるバッファ全てに
パッドを持たせることができる。そのため、使用不可能
なバッファが発生せず、チップサイズを小さくして内部
回路の集積度を向上させることができる。
【００２３】まず、本発明の実施の形態を図面を参照し
ながら説明する。
ながら説明する。
【００２４】図１は本発明の実施の形態の主要部を平面
的に示した構造図である。図１を参照すると、チップの
周縁部に沿って外側にパッド５ａ１、５ａ２、５ａ３、
…が、内側にパッド５ｂ１、５ｂ２、５ｂ３、…がそれ
ぞれ配置され、これらパッド５ａ１…およびパッド５ｂ
…は互に千鳥状の配置を形成するように所定の間隔で配
置される。
的に示した構造図である。図１を参照すると、チップの
周縁部に沿って外側にパッド５ａ１、５ａ２、５ａ３、
…が、内側にパッド５ｂ１、５ｂ２、５ｂ３、…がそれ
ぞれ配置され、これらパッド５ａ１…およびパッド５ｂ
…は互に千鳥状の配置を形成するように所定の間隔で配
置される。
【００２５】バッファ３１、３２、…と内部回路１の配
置される領域との間に第２のパッドを設けるための領域
１３が新に設けられる。バッファ３１、３２、…を４個
並べる毎に４個目のバッファ例えばバッファ３４に接続
されるべきバッファ７は領域１３に配置され、第２バッ
ファ間配線６１で再短距離になる位置で接続される。
置される領域との間に第２のパッドを設けるための領域
１３が新に設けられる。バッファ３１、３２、…を４個
並べる毎に４個目のバッファ例えばバッファ３４に接続
されるべきバッファ７は領域１３に配置され、第２バッ
ファ間配線６１で再短距離になる位置で接続される。
【００２６】バッファ３１、３２、…と内部回路１とを
接続するバッファ内部回路間配線２１、２２、…のう
ち、４個目ごとのバッファ３４に接続されるバッファ内
部回路配線２４、２８、３２、…のみは、他の３個のバ
ッファ３１、３２、３３のバッファ内部回路配線２１、
２２、…の接続位置がそれぞれの前段との隣接側面に沿
って配設される位置とは異なり、例えばバッファ３４に
接続されるバッファ内部回路配線２４前段のバッファ３
３のバッファ内部回路配線２３とは互の隣接側面を介し
て対象な位置に接続される。
接続するバッファ内部回路間配線２１、２２、…のう
ち、４個目ごとのバッファ３４に接続されるバッファ内
部回路配線２４、２８、３２、…のみは、他の３個のバ
ッファ３１、３２、３３のバッファ内部回路配線２１、
２２、…の接続位置がそれぞれの前段との隣接側面に沿
って配設される位置とは異なり、例えばバッファ３４に
接続されるバッファ内部回路配線２４前段のバッファ３
３のバッファ内部回路配線２３とは互の隣接側面を介し
て対象な位置に接続される。
【００２７】すなわち、所定の機能をもつ集積回路が形
成された内部回路領域１とバッファ３１、３２、３３…
との間の領域１３には、第２のバッド７１を配置できる
スペースをもつ領域１３を設ける。バッファ３１、３
２、３３…のチップ周辺側には従来通り千鳥状に配置さ
れた第１のバッド５ａ１および５ｂ１を配置する。
成された内部回路領域１とバッファ３１、３２、３３…
との間の領域１３には、第２のバッド７１を配置できる
スペースをもつ領域１３を設ける。バッファ３１、３
２、３３…のチップ周辺側には従来通り千鳥状に配置さ
れた第１のバッド５ａ１および５ｂ１を配置する。
【００２８】第１のバッド５ａ１および５ｂ１は従来と
同様に、第１のバッドバッファ間配線４１ａおよび４２
ｂによりバッファ３１および３２と接続される。バッフ
ァ３１、３２、３３…のうち、パッド５ａ１…および５
ｂ１…と接続できないバッファ３４と内部回路領域１と
の間に第２のバッド７１を配置し、第２のバッド−バッ
ファ間配線６１でバッファ３４と接続する構成である。
同様に、第１のバッドバッファ間配線４１ａおよび４２
ｂによりバッファ３１および３２と接続される。バッフ
ァ３１、３２、３３…のうち、パッド５ａ１…および５
ｂ１…と接続できないバッファ３４と内部回路領域１と
の間に第２のバッド７１を配置し、第２のバッド−バッ
ファ間配線６１でバッファ３４と接続する構成である。
【００２９】トランジスタのゲート長を０．３５μｍク
ラスで設計した場合、バッファ３１、３２、３３…をチ
ップ周辺に添って並べて配置するときの配置方向の横幅
は、前述したように６０μｍ程度である。第１のバッド
５ａ１および５ｂ１は前述のように横幅が８０μｍ程度
あるため、バッファ３１、３２、３３…を４個並べる毎
に第１のバッド５ａ１、５ａ２および５ｂ１の３個しか
配置できないが、残りの１個のバッファ３４と内部回路
領域１との間に第１のバッド５ａ１、５ａ２および５ｂ
１と同じサイズの第２のバッド７１を配置することによ
り、全てのバッファが使用可能となる。
ラスで設計した場合、バッファ３１、３２、３３…をチ
ップ周辺に添って並べて配置するときの配置方向の横幅
は、前述したように６０μｍ程度である。第１のバッド
５ａ１および５ｂ１は前述のように横幅が８０μｍ程度
あるため、バッファ３１、３２、３３…を４個並べる毎
に第１のバッド５ａ１、５ａ２および５ｂ１の３個しか
配置できないが、残りの１個のバッファ３４と内部回路
領域１との間に第１のバッド５ａ１、５ａ２および５ｂ
１と同じサイズの第２のバッド７１を配置することによ
り、全てのバッファが使用可能となる。
【００３０】本発明の第２の実施の形態の平面的な構造
図を示した図２を参照すると、ここではチップの周辺部
に沿ってパッド５１、５２、５３、…がそれぞれ千鳥状
ではなく横一列に配置され、これらパッド５１、５２、
５３、…の内側にバッファ３１、３２、３３…が一列に
互に隣接して配置される。これらのバッファ３１、３
２、３３…と内部回路領域１との間に領域１３が設けら
れ、この領域１３にパッド７１、７２、７３…がそれぞ
れ一列に配置される。パッド５１、５２、５３、…はバ
ッファ３１、３３、３５…に配線４１、４２、４３…に
よって所定の間隔を保って最短距離でそれぞれ接続さ
れ、バッファ３２、３４、３６、…はパッド７１、７
２、７３…に配線６１、６２、６３…によって所定の間
隔を保って最短距離でそれぞれ接続される。バッファ３
１、３２、３３、…は内部回路領域１内に配線２１、２
２、２３…によってそれぞれのパッドの両側のスペース
を通ってそれぞれ最短距離になるように接続される。
図を示した図２を参照すると、ここではチップの周辺部
に沿ってパッド５１、５２、５３、…がそれぞれ千鳥状
ではなく横一列に配置され、これらパッド５１、５２、
５３、…の内側にバッファ３１、３２、３３…が一列に
互に隣接して配置される。これらのバッファ３１、３
２、３３…と内部回路領域１との間に領域１３が設けら
れ、この領域１３にパッド７１、７２、７３…がそれぞ
れ一列に配置される。パッド５１、５２、５３、…はバ
ッファ３１、３３、３５…に配線４１、４２、４３…に
よって所定の間隔を保って最短距離でそれぞれ接続さ
れ、バッファ３２、３４、３６、…はパッド７１、７
２、７３…に配線６１、６２、６３…によって所定の間
隔を保って最短距離でそれぞれ接続される。バッファ３
１、３２、３３、…は内部回路領域１内に配線２１、２
２、２３…によってそれぞれのパッドの両側のスペース
を通ってそれぞれ最短距離になるように接続される。
【００３１】すなわち、内部回路領域１とバッファ３
１、３２、３３…との間に設けられた領域１３とバッフ
ァ３１、３２、３３…の外側とに第１のバッド５と第２
のバッド７とを交互に配置する。例えば奇数番目のハッ
ファに接続されるパッドはバッファの外側に配置され、
偶数番目のパッドは領域１３に配置する。その逆の配置
でもよい。第１のバッド５１、５２、５３…および第２
のバッド７１、７２、７３…とバッファ３１、３２、３
３…とは第１のバッド−バッファ間配線４１、４２、４
３…および第２のバッド−バッファ間配線６１、６２、
６３…によりバッファ３１、３２、３３…に交互に接続
する。
１、３２、３３…との間に設けられた領域１３とバッフ
ァ３１、３２、３３…の外側とに第１のバッド５と第２
のバッド７とを交互に配置する。例えば奇数番目のハッ
ファに接続されるパッドはバッファの外側に配置され、
偶数番目のパッドは領域１３に配置する。その逆の配置
でもよい。第１のバッド５１、５２、５３…および第２
のバッド７１、７２、７３…とバッファ３１、３２、３
３…とは第１のバッド−バッファ間配線４１、４２、４
３…および第２のバッド−バッファ間配線６１、６２、
６３…によりバッファ３１、３２、３３…に交互に接続
する。
【００３２】したがって、第１の実施の形態との相違点
は、図１に示す配置の場合はバッファ４個ごとにその４
個目のバッファに接続すべきパッドを領域１３に配置し
たのに対し、図２に示す例では偶数番目または奇数番目
のバッファに接続すべきパッドを領域１３に配置するこ
とである。
は、図１に示す配置の場合はバッファ４個ごとにその４
個目のバッファに接続すべきパッドを領域１３に配置し
たのに対し、図２に示す例では偶数番目または奇数番目
のバッファに接続すべきパッドを領域１３に配置するこ
とである。
【００３３】このように配置した場合、第１のバッド５
１、５２、５３…もしくは第２のバッド７１、７２、７
３…はそれぞれの領域でみた場合、バッファ３１、３
２、３３…を２個並べる毎にパッドを１個並べれば良い
ため、バッドの横幅は、バッファの２倍近くまで大きく
することができる。
１、５２、５３…もしくは第２のバッド７１、７２、７
３…はそれぞれの領域でみた場合、バッファ３１、３
２、３３…を２個並べる毎にパッドを１個並べれば良い
ため、バッドの横幅は、バッファの２倍近くまで大きく
することができる。
【００３４】第１の実施の形態と同様に、トランジスタ
のゲート長を０．３５μｍクラスで設計した場合、バッ
ファ３１、３２、３３…の横幅が６０μｍであるから、
第１のバッド５１、５２、５３…および第２のバッド７
１、７２、７３…のサイズは１００μｍ程度にすること
ができる。
のゲート長を０．３５μｍクラスで設計した場合、バッ
ファ３１、３２、３３…の横幅が６０μｍであるから、
第１のバッド５１、５２、５３…および第２のバッド７
１、７２、７３…のサイズは１００μｍ程度にすること
ができる。
【００３５】また、バッファの外側のバッドを千鳥状で
はなく一列に配置するため、第１の実施の形態の場合よ
りもバッド配置に必要となる面積が減少するため、チッ
プ面積の削減に有利である。
はなく一列に配置するため、第１の実施の形態の場合よ
りもバッド配置に必要となる面積が減少するため、チッ
プ面積の削減に有利である。
【００３６】
【発明の効果】上述したように本発明は、入出力バッフ
ァの外側領域だけでなく、内部回路領域と複数の入出力
バッファとの間にも複数のバッドをそれぞれ配置したパ
ッド配置構造を有し、このパッド配置構造は、内部回路
領域と複数の入出力バッファとの間にはあらかじめ定め
る所定の領域をもつ第２の外部領域を設け、隣接配置さ
れた複数の入出力バッファの少なくとも３個ごとの入出
力バッファにそれぞれ接続されるパッドは所定の間隔で
互に千鳥状になるように配置され、これら３個のうちの
両端に隣接するバッファに接続される複数のパッドは、
第２の外部領域に一列状態で配置され、さらに他のパッ
ド配置構造は、内部回路領域と複数の入出力バッファと
の間にはあらかじめ定める所定の領域をもつ第３の外部
領域を設け、この第３の外部領域に、隣接配置された複
数の入出力バッファの偶数番目または奇数番目のいずれ
か一方が一列に配置され、これら入出力バッファの外側
領域には、残りの奇数番目または偶数番目の入出力バッ
ファが一列に配置されるので、チップに搭載されている
全てのバッファが使用可能となり、ｐｉｎ数の不足とい
うボトルネックが解消され、回路規模に最適なチップサ
イズを選択することができ、かつチップサイズも小さく
することができ、半導体装置の製造原価の低減に寄与す
る。
ァの外側領域だけでなく、内部回路領域と複数の入出力
バッファとの間にも複数のバッドをそれぞれ配置したパ
ッド配置構造を有し、このパッド配置構造は、内部回路
領域と複数の入出力バッファとの間にはあらかじめ定め
る所定の領域をもつ第２の外部領域を設け、隣接配置さ
れた複数の入出力バッファの少なくとも３個ごとの入出
力バッファにそれぞれ接続されるパッドは所定の間隔で
互に千鳥状になるように配置され、これら３個のうちの
両端に隣接するバッファに接続される複数のパッドは、
第２の外部領域に一列状態で配置され、さらに他のパッ
ド配置構造は、内部回路領域と複数の入出力バッファと
の間にはあらかじめ定める所定の領域をもつ第３の外部
領域を設け、この第３の外部領域に、隣接配置された複
数の入出力バッファの偶数番目または奇数番目のいずれ
か一方が一列に配置され、これら入出力バッファの外側
領域には、残りの奇数番目または偶数番目の入出力バッ
ファが一列に配置されるので、チップに搭載されている
全てのバッファが使用可能となり、ｐｉｎ数の不足とい
うボトルネックが解消され、回路規模に最適なチップサ
イズを選択することができ、かつチップサイズも小さく
することができ、半導体装置の製造原価の低減に寄与す
る。
【図１】本発明の第１の実施の形態を示す半導体装置の
平面的な構造図である。
平面的な構造図である。
【図２】本発明の第２の実施の形態を示す半導体装置の
平面的な構造図である。
平面的な構造図である。
【図３】従来の半導体装置の主要部の平面的な構造図で
ある。
ある。
【図４】従来の半導体装置の平面的な構造図を部分的に
拡大した構造図である。
拡大した構造図である。
【図５】微細加工技術が進歩した場合の従来の半導体装
置の構成図である。
置の構成図である。
１ 内部回路領域 ２１，２２，２３ バッファ−内部回路間配線 ３１〜３３，３５〜３７ 入出力バッファ ４１，４２，４３ 第１のバッド−バッファ間配線 ５１，５２，５３，８ａ１，８ａ２，８ａ３，８ｂ１，
８ｂ２，８ｂ３，９ａ１，９ａ２，９ａ３，９ｂ１，９
ｂ２，９ｂ３ 第１のバッド ６１ 第２のバッド−バッファ間配線 ７１，７２，７３ 第２のバッド ３４ 使用不可能なバッファ
８ｂ２，８ｂ３，９ａ１，９ａ２，９ａ３，９ｂ１，９
ｂ２，９ｂ３ 第１のバッド ６１ 第２のバッド−バッファ間配線 ７１，７２，７３ 第２のバッド ３４ 使用不可能なバッファ
Claims (5)
- 【請求項１】 リードフレームに搭載された半導体チッ
プ上の内部領域に所定の機能をもつ内部回路が形成され
た内部回路領域とこの内部回路領域を囲む前記チップ周
縁部に、前記内部回路と接続され外部との信号を入出力
するための複数の入出力バッファおよびこれらの入出力
バッフにそれぞれ接続されるとともに前記リードフレー
ムのインナーリードとワイヤボンディングされるパッド
が複数配置される第１の外部領域とが形成された半導体
装置におけるパッドのレイアウト構造において、前記入
出力バッファの外側領域だけでなく、前記内部回路領域
と複数の前記入出力バッファとの間にも複数の前記バッ
ドをそれぞれ配置したパッド配置構造を特徴とする半導
体装置におけるパッドのレイアウト構造。 - 【請求項２】 前記パッド配置構造は、前記内部回路領
域と複数の前記入出力バッファとの間にはあらかじめ定
める所定の領域をもつ第２の外部領域を設け、互に隣接
する少なくとも３個ごとの入出力バッファにそれぞれ接
続される前記パッドは所定の間隔で互に千鳥状になるよ
うに配置され、前記少なくとも３個ごとの入出力バッフ
ァの両端に隣接したバッファに接続される残りの前記パ
ッドは、前記第２の外部領域に一列状態で配置される請
求項１記載の半導体装置におけるパッドのレイアウト構
造。 - 【請求項３】 前記パッド配置構造は、前記内部回路領
域と複数の前記入出力バッファとの間にはあらかじめ定
める所定の領域をもつ第３の外部領域を設け、この第３
の外部領域に、隣接配置された複数の前記入出力バッフ
ァの偶数番目または奇数番目のいずれか一方に接続され
る複数の前記パッドが一列に配置され、これら入出力バ
ッファの外側領域には、残りの奇数番目または偶数番目
の入出力バッファに接続される残りの前記パッドが一列
に配置される請求項１記載の半導体装置におけるパッド
のレイアウト構造。 - 【請求項４】 複数の前記パッドは、一列に隣接配置し
た前記入出力バッファの２個分の横幅の範囲内であって
所定のパッド間隔を維持するように拡大して配置される
請求項３記載の半導体装置におけるパッドのレイアウト
構造。 - 【請求項５】 前記チップが、複数の前記パッドをそれ
ぞれ複数の前記入出力バッファの外側に千鳥状に配置す
ることによって決るチップサイズを有するとき、前記パ
ッドをそれぞれ一列状態に配置して前記チップサイズを
小さくする請求項４記載の半導体装置におけるパッドの
レイアウト構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105216A JP2788893B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体装置におけるパッドのレイアウト構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105216A JP2788893B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体装置におけるパッドのレイアウト構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293747A true JPH09293747A (ja) | 1997-11-11 |
| JP2788893B2 JP2788893B2 (ja) | 1998-08-20 |
Family
ID=14401484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8105216A Expired - Lifetime JP2788893B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体装置におけるパッドのレイアウト構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2788893B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7663163B2 (en) * | 2006-07-13 | 2010-02-16 | Nec Electronics Corporation | Semiconductor with reduced pad pitch |
-
1996
- 1996-04-25 JP JP8105216A patent/JP2788893B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7663163B2 (en) * | 2006-07-13 | 2010-02-16 | Nec Electronics Corporation | Semiconductor with reduced pad pitch |
| US8017943B2 (en) | 2006-07-13 | 2011-09-13 | Renesas Electronics Corporation | Semiconductor device with reduced pad pitch |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2788893B2 (ja) | 1998-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980519 |