JPH09270523A - 半導体センサ - Google Patents
半導体センサInfo
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- JPH09270523A JPH09270523A JP8077351A JP7735196A JPH09270523A JP H09270523 A JPH09270523 A JP H09270523A JP 8077351 A JP8077351 A JP 8077351A JP 7735196 A JP7735196 A JP 7735196A JP H09270523 A JPH09270523 A JP H09270523A
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- sensor circuit
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Abstract
(57)【要約】
【課題】 高感度特性を得ることを可能とした半導体セ
ンサを提供する。 【解決手段】 シリコン基板１のダイアフラム２に、圧
力に感応してチャネルコンダクタンスが変化する、入出
力を短絡したＣＭＯＳインバータ構成のＣＭＯＳセンサ
回路５が形成され、周辺厚肉部３にＣＭＯＳセンサ回路
５と同じ素子パラメータをもってＣＭＯＳ増幅回路６が
形成される。ＣＭＯＳセンサ回路５とＣＭＯＳ増幅回路
６のＰＭＯＳトランジスタＱP1，ＱP2とはｐ+型ソース
拡散層７を共有し、ＮＭＯＳトランジスタＱN1とＱN2と
はｎ+型ソース拡散層８を共有して隣接配置される。
ンサを提供する。 【解決手段】 シリコン基板１のダイアフラム２に、圧
力に感応してチャネルコンダクタンスが変化する、入出
力を短絡したＣＭＯＳインバータ構成のＣＭＯＳセンサ
回路５が形成され、周辺厚肉部３にＣＭＯＳセンサ回路
５と同じ素子パラメータをもってＣＭＯＳ増幅回路６が
形成される。ＣＭＯＳセンサ回路５とＣＭＯＳ増幅回路
６のＰＭＯＳトランジスタＱP1，ＱP2とはｐ+型ソース
拡散層７を共有し、ＮＭＯＳトランジスタＱN1とＱN2と
はｎ+型ソース拡散層８を共有して隣接配置される。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳトランジ
スタのチャネルコンダクタンス変化を利用して圧力や加
速度等を検出する半導体センサに関する。
スタのチャネルコンダクタンス変化を利用して圧力や加
速度等を検出する半導体センサに関する。
【０００２】
【従来の技術】従来より、半導体拡散層のピエゾ抵抗効
果を利用した圧力センサや加速度センサが知られてい
る。通常これらの半導体センサは、半導体基板にダイア
フラムが加工され、そのダイアフラムに４個のゲージ抵
抗が所定の向きで形成される。４個のゲージ抵抗の抵抗
値変化は、ブリッジ回路を組むことにより電圧変化とし
て検出される。
果を利用した圧力センサや加速度センサが知られてい
る。通常これらの半導体センサは、半導体基板にダイア
フラムが加工され、そのダイアフラムに４個のゲージ抵
抗が所定の向きで形成される。４個のゲージ抵抗の抵抗
値変化は、ブリッジ回路を組むことにより電圧変化とし
て検出される。
【０００３】従来のゲージ抵抗を用いる半導体センサで
は、ピエゾ抵抗効果が不純物濃度や温度変化に大きく依
存する。そのため零点補償や温度補償が必要になり、製
造コストが増大する。またブリッジ回路は増幅機能を持
たないため、出力レベルが小さい。特に加速度センサで
は出力信号レベルが小さく、増幅回路の負担が大きくな
る。
は、ピエゾ抵抗効果が不純物濃度や温度変化に大きく依
存する。そのため零点補償や温度補償が必要になり、製
造コストが増大する。またブリッジ回路は増幅機能を持
たないため、出力レベルが小さい。特に加速度センサで
は出力信号レベルが小さく、増幅回路の負担が大きくな
る。
【０００４】この様な従来の半導体センサの難点を解決
するため、本発明者等は先に、圧力等に感応するチャネ
ルコンダクタンスの変化を利用したＣＭＯＳインバータ
形式のセンサ回路を用いた半導体センサを提案している
（特開平７−３２６７７１号公報参照）。具体的にその
半導体センサは、ダイアフラムが加工された半導体基板
のダイアフラムにＣＭＯＳセンサ回路を構成し、周辺厚
肉部にＣＭＯＳセンサ回路と同じ素子パラメータをもっ
てＣＭＯＳ増幅回路を構成するというものである。
するため、本発明者等は先に、圧力等に感応するチャネ
ルコンダクタンスの変化を利用したＣＭＯＳインバータ
形式のセンサ回路を用いた半導体センサを提案している
（特開平７−３２６７７１号公報参照）。具体的にその
半導体センサは、ダイアフラムが加工された半導体基板
のダイアフラムにＣＭＯＳセンサ回路を構成し、周辺厚
肉部にＣＭＯＳセンサ回路と同じ素子パラメータをもっ
てＣＭＯＳ増幅回路を構成するというものである。
【０００５】
【発明が解決しようとする課題】この発明は、上述の先
願発明を改良して、一層の高感度特性を得ることを可能
とした半導体センサを提供することを目的としている。
願発明を改良して、一層の高感度特性を得ることを可能
とした半導体センサを提供することを目的としている。
【０００６】
【課題を解決するための手段】この発明に係る半導体セ
ンサは、半導体基板と、この基板上に形成されて入出力
端を短絡したＣＭＯＳインバータにより構成され、検出
すべき物理量に感応して動作点が変動することによりセ
ンサ信号を出力するＣＭＯＳセンサ回路と、前記基板上
に前記ＣＭＯＳセンサ回路と同じ素子パラメータをもっ
て形成された前記ＣＭＯＳセンサ回路の出力を増幅する
ＣＭＯＳ増幅回路とを有し、かつ前記ＣＭＯＳセンサ回
路とＣＭＯＳ増幅回路とは、それぞれのＰＭＯＳトラン
ジスタ側ソース拡散層を共有すると共に、それぞれのＮ
ＭＯＳトランジスタ側ソース拡散層を共有して隣接配置
されていることを特徴としている。
ンサは、半導体基板と、この基板上に形成されて入出力
端を短絡したＣＭＯＳインバータにより構成され、検出
すべき物理量に感応して動作点が変動することによりセ
ンサ信号を出力するＣＭＯＳセンサ回路と、前記基板上
に前記ＣＭＯＳセンサ回路と同じ素子パラメータをもっ
て形成された前記ＣＭＯＳセンサ回路の出力を増幅する
ＣＭＯＳ増幅回路とを有し、かつ前記ＣＭＯＳセンサ回
路とＣＭＯＳ増幅回路とは、それぞれのＰＭＯＳトラン
ジスタ側ソース拡散層を共有すると共に、それぞれのＮ
ＭＯＳトランジスタ側ソース拡散層を共有して隣接配置
されていることを特徴としている。
【０００７】この発明に係る半導体センサはまた、ダイ
アフラムが加工された半導体基板と、この基板の前記ダ
イアフラムにチャネル領域が形成されてダイアフラムに
係る応力をチャネルコンダクタンスの変化として検出す
る、入出力端を短絡したＣＭＯＳインバータにより構成
されたＣＭＯＳセンサ回路と、前記基板の周辺厚肉部に
前記ＣＭＯＳセンサ回路と同じ素子パラメータをもって
形成された前記ＣＭＯＳセンサ回路の出力を増幅するＣ
ＭＯＳ増幅回路とを有し、かつ前記ＣＭＯＳセンサ回路
とＣＭＯＳ増幅回路とは、それぞれのＰＭＯＳトランジ
スタ側ソース拡散層を共有すると共に、それぞれのＮＭ
ＯＳトランジスタ側ソース拡散層を共有して隣接配置さ
れていることを特徴としている。
アフラムが加工された半導体基板と、この基板の前記ダ
イアフラムにチャネル領域が形成されてダイアフラムに
係る応力をチャネルコンダクタンスの変化として検出す
る、入出力端を短絡したＣＭＯＳインバータにより構成
されたＣＭＯＳセンサ回路と、前記基板の周辺厚肉部に
前記ＣＭＯＳセンサ回路と同じ素子パラメータをもって
形成された前記ＣＭＯＳセンサ回路の出力を増幅するＣ
ＭＯＳ増幅回路とを有し、かつ前記ＣＭＯＳセンサ回路
とＣＭＯＳ増幅回路とは、それぞれのＰＭＯＳトランジ
スタ側ソース拡散層を共有すると共に、それぞれのＮＭ
ＯＳトランジスタ側ソース拡散層を共有して隣接配置さ
れていることを特徴としている。
【０００８】この発明において好ましくは、前記ＣＭＯ
Ｓセンス回路を構成するＰＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタは、チャネル方向が前記周辺厚肉部と
の境界に垂直になるように、チャネル領域が前記境界に
沿って形成される。
Ｓセンス回路を構成するＰＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタは、チャネル方向が前記周辺厚肉部と
の境界に垂直になるように、チャネル領域が前記境界に
沿って形成される。
【０００９】この発明によると、圧力等に感応してチャ
ネルコンダクタンス変化に伴う動作点変化を出力するＣ
ＭＯＳセンサ回路と、これと同じ素子パラメータを持っ
て形成されたＣＭＯＳ増幅回路とを組み合わせた高感度
の半導体センサが得られる。特にこの発明においては、
ＣＭＯＳセンサ回路とＣＭＯＳ増幅回路とが、電源及び
接地に接続されるＰＭＯＳトランジスタ側及びＮＭＯＳ
トランジスタ側のソース拡散層を互いに共有させて隣接
配置されるから、両回路の特性の差異は極小化され、Ｃ
ＭＯＳセンサ回路の圧力等による微小な動作点変動が確
実にＣＭＯＳ増幅回路により増幅されて取り出される。
ネルコンダクタンス変化に伴う動作点変化を出力するＣ
ＭＯＳセンサ回路と、これと同じ素子パラメータを持っ
て形成されたＣＭＯＳ増幅回路とを組み合わせた高感度
の半導体センサが得られる。特にこの発明においては、
ＣＭＯＳセンサ回路とＣＭＯＳ増幅回路とが、電源及び
接地に接続されるＰＭＯＳトランジスタ側及びＮＭＯＳ
トランジスタ側のソース拡散層を互いに共有させて隣接
配置されるから、両回路の特性の差異は極小化され、Ｃ
ＭＯＳセンサ回路の圧力等による微小な動作点変動が確
実にＣＭＯＳ増幅回路により増幅されて取り出される。
【００１０】またこの発明において、ダイアフラムが加
工された半導体基板を用いて、ＣＭＯＳセンサ回路をダ
イアフラムに形成し、ＣＭＯＳ増幅回路を周辺厚肉部に
形成すると、高感度の圧力又は加速度センサを得ること
ができる。更にこの場合、ＣＭＯＳセンス回路を構成す
るＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを、
そのチャネル方向が前記周辺厚肉部との境界に垂直にな
るように、チャネル領域を前記境界に沿わせて形成する
ことにより、優れた高感度特性が得られる。これは、ダ
イアフラムに応力が加わったときに、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタのチャネルコンダクタンス
が互いに逆方向に変化して、いずれか一方のみをセンサ
素子として用いた場合に比べて大きな動作点変化が得ら
れるからである。
工された半導体基板を用いて、ＣＭＯＳセンサ回路をダ
イアフラムに形成し、ＣＭＯＳ増幅回路を周辺厚肉部に
形成すると、高感度の圧力又は加速度センサを得ること
ができる。更にこの場合、ＣＭＯＳセンス回路を構成す
るＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを、
そのチャネル方向が前記周辺厚肉部との境界に垂直にな
るように、チャネル領域を前記境界に沿わせて形成する
ことにより、優れた高感度特性が得られる。これは、ダ
イアフラムに応力が加わったときに、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタのチャネルコンダクタンス
が互いに逆方向に変化して、いずれか一方のみをセンサ
素子として用いた場合に比べて大きな動作点変化が得ら
れるからである。
【００１１】更にこの発明においては、ＣＭＯＳセンサ
回路がＣＭＯＳインバータの入出力を短絡した構成であ
って、ＣＭＯＳインバータとしての論理しきい値が動作
点となる。ＣＭＯＳインバータの論理しきい値が温度依
存性を持つとしても、この発明においてはＣＭＯＳセン
サ回路とその出力を増幅するＣＭＯＳ増幅回路とが拡散
層を共有して近接配置されるため、これらが同じ温度依
存性を示し、従ってＣＭＯＳセンサ回路の温度による動
作点変動はＣＭＯＳ増幅回路で相殺されることになり、
センサ感度の温度特性が大きく改善される。
回路がＣＭＯＳインバータの入出力を短絡した構成であ
って、ＣＭＯＳインバータとしての論理しきい値が動作
点となる。ＣＭＯＳインバータの論理しきい値が温度依
存性を持つとしても、この発明においてはＣＭＯＳセン
サ回路とその出力を増幅するＣＭＯＳ増幅回路とが拡散
層を共有して近接配置されるため、これらが同じ温度依
存性を示し、従ってＣＭＯＳセンサ回路の温度による動
作点変動はＣＭＯＳ増幅回路で相殺されることになり、
センサ感度の温度特性が大きく改善される。
【００１２】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１（ａ）（ｂ）は、この発明の
一実施例に係る半導体圧力センサチップを示す平面図と
そのＡ−Ａ′断面図である。シリコン基板１は、主面が
（１００）面のｎ型シリコン基板であり、裏面がエッチ
ング加工されてダイアフラム２が設けられている。この
基板１のダイアフラム２の周辺厚肉部３との境界４の近
傍に、ＣＭＯＳセンサ回路５が形成され、これに隣接し
て周辺厚肉部３にＣＭＯＳセンサ回路５の出力を増幅す
るＣＭＯＳ増幅回路６が形成されている。周辺厚肉部３
には、必要に応じてＣＭＯＳ増幅回路６に後続する信号
処理回路２０が形成される。
の実施例を説明する。図１（ａ）（ｂ）は、この発明の
一実施例に係る半導体圧力センサチップを示す平面図と
そのＡ−Ａ′断面図である。シリコン基板１は、主面が
（１００）面のｎ型シリコン基板であり、裏面がエッチ
ング加工されてダイアフラム２が設けられている。この
基板１のダイアフラム２の周辺厚肉部３との境界４の近
傍に、ＣＭＯＳセンサ回路５が形成され、これに隣接し
て周辺厚肉部３にＣＭＯＳセンサ回路５の出力を増幅す
るＣＭＯＳ増幅回路６が形成されている。周辺厚肉部３
には、必要に応じてＣＭＯＳ増幅回路６に後続する信号
処理回路２０が形成される。
【００１３】図２（ａ）（ｂ）（ｃ）は、図１のＣＭＯ
Ｓセンサ回路５及びＣＭＯＳ増幅回路６の部分を拡大し
て示す素子レイアウトとそのＡ−Ａ′及びＢ−Ｂ′断面
図である。ＣＭＯＳセンサ回路５は、圧力センサ素子と
してのＰＭＯＳトランジスタＱP1とＮＭＯＳトランジス
タＱN1により構成される。ＣＭＯＳ増幅回路６は、圧力
には感応しないＰＭＯＳトランジスタＱP2とＮＭＯＳト
ランジスタＱN2により構成されている。
Ｓセンサ回路５及びＣＭＯＳ増幅回路６の部分を拡大し
て示す素子レイアウトとそのＡ−Ａ′及びＢ−Ｂ′断面
図である。ＣＭＯＳセンサ回路５は、圧力センサ素子と
してのＰＭＯＳトランジスタＱP1とＮＭＯＳトランジス
タＱN1により構成される。ＣＭＯＳ増幅回路６は、圧力
には感応しないＰＭＯＳトランジスタＱP2とＮＭＯＳト
ランジスタＱN2により構成されている。
【００１４】図２のレイアウトにおいて重要なことは、
第１に、ＣＭＯＳセンサ回路５が、ダイアフラム２に係
る応力をチャネルコンダクタンスの変化として検出する
ために、ダイアフラム２にチャネル領域が形成されてい
ることである。第２に、ＣＭＯＳセンサ回路５を構成す
るＰＭＯＳトランジスタＱP1、ＮＭＯＳトランジスタＱ
N1ともに、それらのチャネル方向がダイアフラム２と周
辺厚肉部３との境界４に垂直になるように、かつチャネ
ル領域が境界４に沿ってレイアウトされていることであ
る。そして第３に、周辺厚肉部３に形成されるＣＭＯＳ
増幅回路６がＣＭＯＳセンサ回路５と同一設計条件で作
られていること、即ちゲート酸化膜厚、しきい値、チャ
ネル長、チャネル幅等の素子パラメータが同じであっ
て、かつ、ＰＭＯＳトランジスタＱP1とＱP2とは電源Ｖ
DDに接続されるｐ+型ソース拡散層７を共有し、ＮＭＯ
ＳトランジスタＱN1とＱN2とは接地ＶSSに接続されるｎ
+型ソース拡散層８を共有して、隣接配置されているこ
とである。なおＮＭＯＳトランジスタＱN1，ＱN2は、図
２（ｃ）に示したように、シリコン基板１にｐ型ウエル
９を形成してこの中に作られる。
第１に、ＣＭＯＳセンサ回路５が、ダイアフラム２に係
る応力をチャネルコンダクタンスの変化として検出する
ために、ダイアフラム２にチャネル領域が形成されてい
ることである。第２に、ＣＭＯＳセンサ回路５を構成す
るＰＭＯＳトランジスタＱP1、ＮＭＯＳトランジスタＱ
N1ともに、それらのチャネル方向がダイアフラム２と周
辺厚肉部３との境界４に垂直になるように、かつチャネ
ル領域が境界４に沿ってレイアウトされていることであ
る。そして第３に、周辺厚肉部３に形成されるＣＭＯＳ
増幅回路６がＣＭＯＳセンサ回路５と同一設計条件で作
られていること、即ちゲート酸化膜厚、しきい値、チャ
ネル長、チャネル幅等の素子パラメータが同じであっ
て、かつ、ＰＭＯＳトランジスタＱP1とＱP2とは電源Ｖ
DDに接続されるｐ+型ソース拡散層７を共有し、ＮＭＯ
ＳトランジスタＱN1とＱN2とは接地ＶSSに接続されるｎ
+型ソース拡散層８を共有して、隣接配置されているこ
とである。なおＮＭＯＳトランジスタＱN1，ＱN2は、図
２（ｃ）に示したように、シリコン基板１にｐ型ウエル
９を形成してこの中に作られる。
【００１５】図２に模式的な配線を示したように、ＣＭ
ＯＳセンサ回路５は、ＰＭＯＳトランジスタＱP1のｐ+
型ドレイン拡散層１０及びＮＭＯＳトランジスタＱN1の
ｎ+型ドレイン拡散層１１をゲートに共通接続して、Ｃ
ＭＯＳインバータの入出力を短絡した構成としている。
また、ＣＭＯＳ増幅回路６は、ＰＭＯＳトランジスタＱ
P2のｐ+型ドレイン拡散層１２とＮＭＯＳトランジスタ
ＱN2のｎ+型ドレイン拡散層１３を共通接続して出力端
子としている。これにより、図３に示す等価回路が得ら
れる。ＣＭＯＳ増幅回路６の入出力端間には、必要に応
じて、図３に示すように直列抵抗ＲS と帰還抵抗ＲF を
接続する。
ＯＳセンサ回路５は、ＰＭＯＳトランジスタＱP1のｐ+
型ドレイン拡散層１０及びＮＭＯＳトランジスタＱN1の
ｎ+型ドレイン拡散層１１をゲートに共通接続して、Ｃ
ＭＯＳインバータの入出力を短絡した構成としている。
また、ＣＭＯＳ増幅回路６は、ＰＭＯＳトランジスタＱ
P2のｐ+型ドレイン拡散層１２とＮＭＯＳトランジスタ
ＱN2のｎ+型ドレイン拡散層１３を共通接続して出力端
子としている。これにより、図３に示す等価回路が得ら
れる。ＣＭＯＳ増幅回路６の入出力端間には、必要に応
じて、図３に示すように直列抵抗ＲS と帰還抵抗ＲF を
接続する。
【００１６】この実施例のＣＭＯＳセンサ回路５は、ダ
イアフラム２に応力が加わったときの、ＰＭＯＳトラン
ジスタＱP1とＮＭＯＳトランジスタＱN1のチャネルコン
ダクタンス変化が互いに逆方向になる。具体的に、図１
（ｂ）の断面においてダイヤフラム２に下方から圧力が
かかったとき、ＮＭＯＳトランジスタＱN1ではチャネル
コンダクタンスが減少し、ＰＭＯＳトランジスタＱP1で
はチャネルコンダクタンスが増大する。この結果ＣＭＯ
Ｓセンサ回路５の動作点が大きく変動し、この動作点変
動をセンサ出力として取り出すことができる。
イアフラム２に応力が加わったときの、ＰＭＯＳトラン
ジスタＱP1とＮＭＯＳトランジスタＱN1のチャネルコン
ダクタンス変化が互いに逆方向になる。具体的に、図１
（ｂ）の断面においてダイヤフラム２に下方から圧力が
かかったとき、ＮＭＯＳトランジスタＱN1ではチャネル
コンダクタンスが減少し、ＰＭＯＳトランジスタＱP1で
はチャネルコンダクタンスが増大する。この結果ＣＭＯ
Ｓセンサ回路５の動作点が大きく変動し、この動作点変
動をセンサ出力として取り出すことができる。
【００１７】図３の回路の動作を具体的に図４を用いて
説明すると次の通りである。図４（ａ）は、ＣＭＯＳセ
ンサ回路５の特性であり、同図（ｂ）はＣＭＯＳ増幅回
路６の特性である。ＣＭＯＳセンサ回路５の無応力時の
直流動作点Ｐ１は、この回路をＣＭＯＳインバータとし
てみたときの入出力伝達特性と、ＶIN＝ＶOUT なる直線
の交点、即ち、ＣＭＯＳインバータの論理しきい値に相
当する電圧ＶS となる。ＣＭＯＳ増幅回路６はＣＭＯＳ
センサ回路５と素子条件が同じであるため、無応力時の
動作点Ｐ２は、図４（ｂ）に示すように、ＣＭＯＳセン
サ回路５の動作点Ｐ１と等しく、ＶS である。なお図４
（ｂ）は、直列抵抗ＲS と帰還抵抗ＲFがない場合の特
性を示しているが、直列抵抗ＲS と帰還抵抗ＲF が接続
された場合には、入出力伝達特性の遷移領域の傾斜が緩
くなる。
説明すると次の通りである。図４（ａ）は、ＣＭＯＳセ
ンサ回路５の特性であり、同図（ｂ）はＣＭＯＳ増幅回
路６の特性である。ＣＭＯＳセンサ回路５の無応力時の
直流動作点Ｐ１は、この回路をＣＭＯＳインバータとし
てみたときの入出力伝達特性と、ＶIN＝ＶOUT なる直線
の交点、即ち、ＣＭＯＳインバータの論理しきい値に相
当する電圧ＶS となる。ＣＭＯＳ増幅回路６はＣＭＯＳ
センサ回路５と素子条件が同じであるため、無応力時の
動作点Ｐ２は、図４（ｂ）に示すように、ＣＭＯＳセン
サ回路５の動作点Ｐ１と等しく、ＶS である。なお図４
（ｂ）は、直列抵抗ＲS と帰還抵抗ＲFがない場合の特
性を示しているが、直列抵抗ＲS と帰還抵抗ＲF が接続
された場合には、入出力伝達特性の遷移領域の傾斜が緩
くなる。
【００１８】ダイアフラム２に圧力が印加されると、Ｃ
ＭＯＳセンサ回路５を構成するＰＭＯＳトランジスタＱ
P1及びＮＭＯＳトランジスタＱN1ともに、キャリア移動
度が変調されてチャネルコンダクタンスが変化し、応力
が引張応力か圧縮応力かに応じて、入出力伝達特性が、
破線イあるいはロで示すように変化する。このときのＣ
ＭＯＳセンサ回路５の動作点変化がＣＭＯＳ増幅回路６
のに入力信号となり、図４（ｂ）に示すように、入出力
伝達特性の遷移領域の傾斜で決まる増幅度で増幅され
て、出力端子ＯＵＴに大きなセンサ出力電圧が得られる
ことになる。
ＭＯＳセンサ回路５を構成するＰＭＯＳトランジスタＱ
P1及びＮＭＯＳトランジスタＱN1ともに、キャリア移動
度が変調されてチャネルコンダクタンスが変化し、応力
が引張応力か圧縮応力かに応じて、入出力伝達特性が、
破線イあるいはロで示すように変化する。このときのＣ
ＭＯＳセンサ回路５の動作点変化がＣＭＯＳ増幅回路６
のに入力信号となり、図４（ｂ）に示すように、入出力
伝達特性の遷移領域の傾斜で決まる増幅度で増幅され
て、出力端子ＯＵＴに大きなセンサ出力電圧が得られる
ことになる。
【００１９】この実施例においては、前述のようにＣＭ
ＯＳセンサ回路５とＣＭＯＳ増幅回路６が、ＰＭＯＳト
ランジスタＱP1とＱP2とでソース拡散層７を共有し、Ｎ
ＭＯＳトランジスタＱN1とＱN2とでソース拡散層８を共
有して、可能な限り近接した位置（例えば２０μm 間
隔）に配置され、かつ同一素子設計条件で作られている
ため、製造上のばらつきの影響を受けることなく特性が
揃う。従って、論理しきい値の絶対値を正確に制御する
ことなく、微小な検出出力信号を高いＳ／Ｎ比をもって
増幅することができ、高感度特性を得ることができる。
また同様の理由で、ＣＭＯＳセンサ回路５とＣＭＯＳ増
幅回路６において温度変動の影響やノイズの影響が互い
に相殺されるため、高いＳ／Ｎが得られ、またセンサ感
度の温度特性も優れたものとなる。更にソース拡散層を
共有することにより電源ラインや接地ラインを共有する
ことができ、レイアウト設計の負担も軽減される。また
この実施例によれば、ＰＭＯＳトランジスタＱP1とＱP
2、及びＮＭＯＳトランジスタＱN1とＱN2とダイアフラ
ム２の境界４との間の位置関係が多少ばらついても、原
理的にＣＭＯＳセンサ回路５の出力とＣＭＯＳ増幅回路
６の出力の差動出力がセンサ出力として得られるので、
出力レベルが多少変動するだけで、この点は感度調整で
対処することができる。
ＯＳセンサ回路５とＣＭＯＳ増幅回路６が、ＰＭＯＳト
ランジスタＱP1とＱP2とでソース拡散層７を共有し、Ｎ
ＭＯＳトランジスタＱN1とＱN2とでソース拡散層８を共
有して、可能な限り近接した位置（例えば２０μm 間
隔）に配置され、かつ同一素子設計条件で作られている
ため、製造上のばらつきの影響を受けることなく特性が
揃う。従って、論理しきい値の絶対値を正確に制御する
ことなく、微小な検出出力信号を高いＳ／Ｎ比をもって
増幅することができ、高感度特性を得ることができる。
また同様の理由で、ＣＭＯＳセンサ回路５とＣＭＯＳ増
幅回路６において温度変動の影響やノイズの影響が互い
に相殺されるため、高いＳ／Ｎが得られ、またセンサ感
度の温度特性も優れたものとなる。更にソース拡散層を
共有することにより電源ラインや接地ラインを共有する
ことができ、レイアウト設計の負担も軽減される。また
この実施例によれば、ＰＭＯＳトランジスタＱP1とＱP
2、及びＮＭＯＳトランジスタＱN1とＱN2とダイアフラ
ム２の境界４との間の位置関係が多少ばらついても、原
理的にＣＭＯＳセンサ回路５の出力とＣＭＯＳ増幅回路
６の出力の差動出力がセンサ出力として得られるので、
出力レベルが多少変動するだけで、この点は感度調整で
対処することができる。
【００２０】この発明は上記実施例に限られない。例え
ば実施例では、圧力センサを説明したが、ダイアフラム
に重錘体を設けた加速度センサにも同様にこの発明を適
用することができる。また、光センサ等への適用も可能
である。図５は、光センサに適用した実施例の等価回路
を図３に対応させて示している。ＣＭＯＳセンサ回路５
はこの実施例の場合、入出力を短絡したＣＭＯＳインバ
ータ形式のＰＭＯＳトランジスタＱP1とＮＭＯＳトラン
ジスタＱN1とともに、ＰＭＯＳトランジスタＱP1に併設
したフォトダイオード（又はフォトトランジスタ）ＰＤ
を持つ。
ば実施例では、圧力センサを説明したが、ダイアフラム
に重錘体を設けた加速度センサにも同様にこの発明を適
用することができる。また、光センサ等への適用も可能
である。図５は、光センサに適用した実施例の等価回路
を図３に対応させて示している。ＣＭＯＳセンサ回路５
はこの実施例の場合、入出力を短絡したＣＭＯＳインバ
ータ形式のＰＭＯＳトランジスタＱP1とＮＭＯＳトラン
ジスタＱN1とともに、ＰＭＯＳトランジスタＱP1に併設
したフォトダイオード（又はフォトトランジスタ）ＰＤ
を持つ。
【００２１】この実施例の場合、先の実施例のようなダ
イヤフラム加工は必要なく、通常のシリコン基板にＣＭ
ＯＳセンサ回路５とＣＭＯＳ増幅回路６が形成される。
但し、ＰＭＯＳトランジスタＱP1とＱP2とはソース拡散
層を共有し、ＮＭＯＳトランジスタＱN1とＱN2とはソー
ス拡散層を共有して、近接配置されることは、先の実施
例と同様である。この実施例においては、フォトダイオ
ードＰＤの光による変調が実効的にＰＭＯＳトランジス
タＱP1のコンダクタンス変化と同様の効果を生じ、従っ
て先の実施例と同様に、ＣＭＯＳセンサ回路５の動作点
変動をセンサ出力として増幅して取り出すことができ
る。
イヤフラム加工は必要なく、通常のシリコン基板にＣＭ
ＯＳセンサ回路５とＣＭＯＳ増幅回路６が形成される。
但し、ＰＭＯＳトランジスタＱP1とＱP2とはソース拡散
層を共有し、ＮＭＯＳトランジスタＱN1とＱN2とはソー
ス拡散層を共有して、近接配置されることは、先の実施
例と同様である。この実施例においては、フォトダイオ
ードＰＤの光による変調が実効的にＰＭＯＳトランジス
タＱP1のコンダクタンス変化と同様の効果を生じ、従っ
て先の実施例と同様に、ＣＭＯＳセンサ回路５の動作点
変動をセンサ出力として増幅して取り出すことができ
る。
【００２２】
【発明の効果】以上述べたようにこの発明によれば、圧
力等に感応してチャネルコンダクタンス変化に伴う動作
点変化を出力するＣＭＯＳセンサ回路と、これと同じ素
子パラメータを持って形成されたＣＭＯＳ増幅回路とを
組み合わせた半導体センサであって、ＣＭＯＳセンサ回
路とＣＭＯＳ増幅回路とを、ＰＭＯＳトランジスタ側及
びＮＭＯＳトランジスタ側のソース拡散層を互いに共有
させて隣接配置する事により、微小な動作点変動を確実
に増幅して取り出すことを可能とした高感度センサを得
ることができる。
力等に感応してチャネルコンダクタンス変化に伴う動作
点変化を出力するＣＭＯＳセンサ回路と、これと同じ素
子パラメータを持って形成されたＣＭＯＳ増幅回路とを
組み合わせた半導体センサであって、ＣＭＯＳセンサ回
路とＣＭＯＳ増幅回路とを、ＰＭＯＳトランジスタ側及
びＮＭＯＳトランジスタ側のソース拡散層を互いに共有
させて隣接配置する事により、微小な動作点変動を確実
に増幅して取り出すことを可能とした高感度センサを得
ることができる。
【図１】 この発明の一実施例による圧力センサチップ
の構成を示す。
の構成を示す。
【図２】 同実施例の要部構造を拡大して示す。
【図３】 同実施例の半導体センサの等価回路を示す。
【図４】 同実施例の半導体センサの動作を説明するた
めの図である。
めの図である。
【図５】 他の実施例の半導体センサを示す。
１…シリコン基板、２…ダイアフラム、３…周辺厚肉
部、４…境界、５…ＣＭＯＳセンサ回路、６…ＣＭＯＳ
増幅回路、ＱP1，ＱP2…ＰＭＯＳトランジスタ、ＱN1，
ＱN2…ＮＭＯＳトランジスタ。
部、４…境界、５…ＣＭＯＳセンサ回路、６…ＣＭＯＳ
増幅回路、ＱP1，ＱP2…ＰＭＯＳトランジスタ、ＱN1，
ＱN2…ＮＭＯＳトランジスタ。
Claims (3)
- 【請求項１】 半導体基板と、 この基板上に形成されて入出力端を短絡したＣＭＯＳイ
ンバータにより構成され、検出すべき物理量に感応して
動作点が変動することによりセンサ信号を出力するＣＭ
ＯＳセンサ回路と、 前記基板上に前記ＣＭＯＳセンサ回路と同じ素子パラメ
ータをもって形成された前記ＣＭＯＳセンサ回路の出力
を増幅するＣＭＯＳ増幅回路とを有し、かつ前記ＣＭＯ
Ｓセンサ回路とＣＭＯＳ増幅回路とは、それぞれのＰＭ
ＯＳトランジスタ側ソース拡散層を共有すると共に、そ
れぞれのＮＭＯＳトランジスタ側ソース拡散層を共有し
て隣接配置されていることを特徴とする半導体センサ。 - 【請求項２】 ダイアフラムが加工された半導体基板
と、 この基板の前記ダイアフラムにチャネル領域が形成され
てダイアフラムに係る応力をチャネルコンダクタンスの
変化として検出する、入出力端を短絡したＣＭＯＳイン
バータにより構成されたＣＭＯＳセンサ回路と、 前記基板の周辺厚肉部に前記ＣＭＯＳセンサ回路と同じ
素子パラメータをもって形成された前記ＣＭＯＳセンサ
回路の出力を増幅するＣＭＯＳ増幅回路とを有し、かつ
前記ＣＭＯＳセンサ回路とＣＭＯＳ増幅回路とは、それ
ぞれのＰＭＯＳトランジスタ側ソース拡散層を共有する
と共に、それぞれのＮＭＯＳトランジスタ側ソース拡散
層を共有して隣接配置されていることを特徴とする半導
体センサ。 - 【請求項３】 前記ＣＭＯＳセンス回路を構成するＰＭ
ＯＳトランジスタ及びＮＭＯＳトランジスタは、チャネ
ル方向が前記周辺厚肉部との境界に垂直になるように、
チャネル領域が前記境界に沿って形成されていることを
特徴とする請求項２記載の半導体センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8077351A JPH09270523A (ja) | 1996-03-29 | 1996-03-29 | 半導体センサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8077351A JPH09270523A (ja) | 1996-03-29 | 1996-03-29 | 半導体センサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09270523A true JPH09270523A (ja) | 1997-10-14 |
Family
ID=13631499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8077351A Pending JPH09270523A (ja) | 1996-03-29 | 1996-03-29 | 半導体センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09270523A (ja) |
-
1996
- 1996-03-29 JP JP8077351A patent/JPH09270523A/ja active Pending
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