JP2553826B2 - 半導体センサ - Google Patents
半導体センサInfo
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- JP2553826B2 JP2553826B2 JP6142528A JP14252894A JP2553826B2 JP 2553826 B2 JP2553826 B2 JP 2553826B2 JP 6142528 A JP6142528 A JP 6142528A JP 14252894 A JP14252894 A JP 14252894A JP 2553826 B2 JP2553826 B2 JP 2553826B2
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- cmos circuit
- cmos
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタの
チャネルコンダクタンス変化を利用して圧力や加速度等
の検出を行う半導体センサに関する。
チャネルコンダクタンス変化を利用して圧力や加速度等
の検出を行う半導体センサに関する。
【０００２】
【従来の技術】従来より、半導体拡散層のピエゾ抵抗効
果を利用した圧力センサや加速度センサが知られてい
る。通常これらの半導体センサは、半導体基板に肉薄ダ
イヤフラムが加工され、その肉薄ダイヤフラムに４個の
ゲージ抵抗が所定の向きで形成される。４個のゲージ抵
抗の抵抗変化は、ホイートストーンブリッジ回路を組む
ことにより電圧変化として検出する方法が採られる。
果を利用した圧力センサや加速度センサが知られてい
る。通常これらの半導体センサは、半導体基板に肉薄ダ
イヤフラムが加工され、その肉薄ダイヤフラムに４個の
ゲージ抵抗が所定の向きで形成される。４個のゲージ抵
抗の抵抗変化は、ホイートストーンブリッジ回路を組む
ことにより電圧変化として検出する方法が採られる。
【０００３】
【発明が解決しようとする課題】従来のようなゲージ抵
抗を用いる半導体センサでは、４個のゲージ抵抗の抵抗
値やピエゾ抵抗効果が不純物濃度や温度変化に大きく依
存する。そのため零点補償や温度補償が必要になり、製
造コストが増大する。またホイートストーンブリッジ回
路構成では信号増幅機能がないため、出力信号レベルが
小さい。特に加速度センサでは出力信号レベルが小さ
く、増幅回路の負担が大きくなる。
抗を用いる半導体センサでは、４個のゲージ抵抗の抵抗
値やピエゾ抵抗効果が不純物濃度や温度変化に大きく依
存する。そのため零点補償や温度補償が必要になり、製
造コストが増大する。またホイートストーンブリッジ回
路構成では信号増幅機能がないため、出力信号レベルが
小さい。特に加速度センサでは出力信号レベルが小さ
く、増幅回路の負担が大きくなる。
【０００４】本発明は、このような問題を解決して、特
性のバラツキ及び温度依存性が小さく、且つ高感度のア
ナログ出力を得ることを可能とした半導体センサを提供
することを目的としている。
性のバラツキ及び温度依存性が小さく、且つ高感度のア
ナログ出力を得ることを可能とした半導体センサを提供
することを目的としている。
【０００５】
【課題を解決するための手段】本発明に係る半導体セン
サは、肉薄ダイヤフラムが加工された半導体基板の周辺
肉厚部に信号増幅回路を構成する第１のＣＭＯＳ回路が
形成され、前記肉薄ダイヤフラムに係る応力をチャネル
コンダクタンスの変化として検出するセンサ回路と前記
第１のＣＭＯＳ回路のバイアス回路とを兼ねて、ＣＭＯ
Ｓインバータの入出力を短絡した構成の第２のＣＭＯＳ
回路が、少なくともセンサ素子としてのＭＯＳトランジ
スタを前記ダイヤフラム領域に配置して前記第１のＣＭ
ＯＳ回路と同じ素子パラメータをもって形成され、且つ
前記第２のＣＭＯＳ回路のセンサ素子としてのＭＯＳト
ランジスタは、そのチャネル方向が前記肉薄ダイヤフラ
ムと周辺肉厚部の境界線に垂直になるようにレイアウト
されていることを特徴としている。
サは、肉薄ダイヤフラムが加工された半導体基板の周辺
肉厚部に信号増幅回路を構成する第１のＣＭＯＳ回路が
形成され、前記肉薄ダイヤフラムに係る応力をチャネル
コンダクタンスの変化として検出するセンサ回路と前記
第１のＣＭＯＳ回路のバイアス回路とを兼ねて、ＣＭＯ
Ｓインバータの入出力を短絡した構成の第２のＣＭＯＳ
回路が、少なくともセンサ素子としてのＭＯＳトランジ
スタを前記ダイヤフラム領域に配置して前記第１のＣＭ
ＯＳ回路と同じ素子パラメータをもって形成され、且つ
前記第２のＣＭＯＳ回路のセンサ素子としてのＭＯＳト
ランジスタは、そのチャネル方向が前記肉薄ダイヤフラ
ムと周辺肉厚部の境界線に垂直になるようにレイアウト
されていることを特徴としている。
【０００６】本発明において好ましくは、第２のＣＭＯ
Ｓ回路を構成するＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタが共に前記肉薄ダイヤフラムに配置され、それ
らのチャネル方向が前記肉薄ダイヤフラムと周辺肉厚部
の境界線に垂直になるように隣接させてレイアウトされ
る。また第１のＣＭＯＳ回路と第２のＣＭＯＳ回路も互
いに近接した位置にレイアウトされる。
Ｓ回路を構成するＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタが共に前記肉薄ダイヤフラムに配置され、それ
らのチャネル方向が前記肉薄ダイヤフラムと周辺肉厚部
の境界線に垂直になるように隣接させてレイアウトされ
る。また第１のＣＭＯＳ回路と第２のＣＭＯＳ回路も互
いに近接した位置にレイアウトされる。
【０００７】
【作用】本発明においては、周辺肉厚部に信号増幅回路
としての第１のＣＭＯＳ回路が形成され、肉薄ダイヤフ
ラムに第１のＣＭＯＳ回路と同じ素子パラメータ（即ち
同じ設計条件）をもってセンサ回路兼バイアス回路であ
る第２のＣＭＯＳ回路が形成される。従って、第１のＣ
ＭＯＳ回路と第２のＣＭＯＳ回路の特性は揃い、ダイヤ
フラムに応力が加わらない時の両回路の動作点が一致す
る。ダイヤフラムに応力が加わると、第２のＣＭＯＳ回
路の動作点が変化し、その変化分が第１のＣＭＯＳ回路
により増幅されてアナログ出力として取り出される。即
ち本発明では、二つのＣＭＯＳ回路の動作特性が揃って
いることから、製造上のばらつきの影響がなくなり、ま
た高感度特性を得ることができる。
としての第１のＣＭＯＳ回路が形成され、肉薄ダイヤフ
ラムに第１のＣＭＯＳ回路と同じ素子パラメータ（即ち
同じ設計条件）をもってセンサ回路兼バイアス回路であ
る第２のＣＭＯＳ回路が形成される。従って、第１のＣ
ＭＯＳ回路と第２のＣＭＯＳ回路の特性は揃い、ダイヤ
フラムに応力が加わらない時の両回路の動作点が一致す
る。ダイヤフラムに応力が加わると、第２のＣＭＯＳ回
路の動作点が変化し、その変化分が第１のＣＭＯＳ回路
により増幅されてアナログ出力として取り出される。即
ち本発明では、二つのＣＭＯＳ回路の動作特性が揃って
いることから、製造上のばらつきの影響がなくなり、ま
た高感度特性を得ることができる。
【０００８】また本発明においては、センサ回路を兼ね
る第２のＣＭＯＳ回路を構成するＭＯＳトランジスタの
チャネル方向即ち電流が流れる方向を、肉薄ダイヤフラ
ムと周辺肉厚部の境界線に垂直になるようにレイアウト
している。この様にセンサ素子としてのＭＯＳトランジ
スタのチャネル方向を特定することにより、チャネルコ
ンダクタンスの変化を利用するセンサとして大きな感度
を得ることができる。
る第２のＣＭＯＳ回路を構成するＭＯＳトランジスタの
チャネル方向即ち電流が流れる方向を、肉薄ダイヤフラ
ムと周辺肉厚部の境界線に垂直になるようにレイアウト
している。この様にセンサ素子としてのＭＯＳトランジ
スタのチャネル方向を特定することにより、チャネルコ
ンダクタンスの変化を利用するセンサとして大きな感度
を得ることができる。
【０００９】本発明において、特に、第２のＣＭＯＳ回
路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジ
スタを共に肉薄ダイヤフラム領域に、それらのチャネル
方向が肉薄ダイヤフラムと周辺肉厚部の境界に垂直にな
るように隣接させてレイアウトすると、一層の高感度特
性が得られる。これは、肉薄ダイヤフラムに応力が加わ
ったときのＰＭＯＳトランジスタとＮＭＯＳトランジス
タのチャネルコンダクタンス変化が互いに逆方向にな
り、いずれか一方のみをセンサ素子として用いた場合よ
り大きな動作点変化が得られるからである。
路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジ
スタを共に肉薄ダイヤフラム領域に、それらのチャネル
方向が肉薄ダイヤフラムと周辺肉厚部の境界に垂直にな
るように隣接させてレイアウトすると、一層の高感度特
性が得られる。これは、肉薄ダイヤフラムに応力が加わ
ったときのＰＭＯＳトランジスタとＮＭＯＳトランジス
タのチャネルコンダクタンス変化が互いに逆方向にな
り、いずれか一方のみをセンサ素子として用いた場合よ
り大きな動作点変化が得られるからである。
【００１０】更に本発明においては、第２のＣＭＯＳ回
路がＣＭＯＳインバータの入出力を短絡した構成であっ
て、ＣＭＯＳインバータとしての論理しきい値（いわゆ
る回路しきい値）が直流動作点となる。ＣＭＯＳインバ
ータの論理しきい値が温度依存性を持っているとして
も、本発明においては、第１のＣＭＯＳ回路と第２のＣ
ＭＯＳ回路とを近接して配置することにより、これらが
同じ温度依存性を有し、第１のＣＭＯＳ回路の動作点の
温度による変化が第２のＣＭＯＳ回路のそれにより相殺
される方向に働くため、センサ感度の温度特性が改善さ
れる。
路がＣＭＯＳインバータの入出力を短絡した構成であっ
て、ＣＭＯＳインバータとしての論理しきい値（いわゆ
る回路しきい値）が直流動作点となる。ＣＭＯＳインバ
ータの論理しきい値が温度依存性を持っているとして
も、本発明においては、第１のＣＭＯＳ回路と第２のＣ
ＭＯＳ回路とを近接して配置することにより、これらが
同じ温度依存性を有し、第１のＣＭＯＳ回路の動作点の
温度による変化が第２のＣＭＯＳ回路のそれにより相殺
される方向に働くため、センサ感度の温度特性が改善さ
れる。
【００１１】
【実施例】以下、図面を参照して、本発明の実施例を説
明する。図１は、本発明の一実施例に係る半導体加速度
センサチップを示す平面図とそのＡ−Ａ′断面図であ
る。シリコン基板１は、主面が（１００）面のｎ型シリ
コン基板である。シリコン基板１は裏面がエッチング加
工されて、肉薄ダイヤフラム１１、重錘体部１２及び周
辺肉厚部１３が設けられている。周辺肉厚部１３の領域
に信号増幅用の第１のＣＭＯＳ回路２が形成され、肉薄
ダイヤフラム１１の領域内にセンサ回路兼第１のＣＭＯ
Ｓ回路２のバイアス回路である第２のＣＭＯＳ回路３が
形成されている。周辺肉厚部１３上には、他の回路要素
として多結晶シリコン膜による抵抗５も形成されてい
る。
明する。図１は、本発明の一実施例に係る半導体加速度
センサチップを示す平面図とそのＡ−Ａ′断面図であ
る。シリコン基板１は、主面が（１００）面のｎ型シリ
コン基板である。シリコン基板１は裏面がエッチング加
工されて、肉薄ダイヤフラム１１、重錘体部１２及び周
辺肉厚部１３が設けられている。周辺肉厚部１３の領域
に信号増幅用の第１のＣＭＯＳ回路２が形成され、肉薄
ダイヤフラム１１の領域内にセンサ回路兼第１のＣＭＯ
Ｓ回路２のバイアス回路である第２のＣＭＯＳ回路３が
形成されている。周辺肉厚部１３上には、他の回路要素
として多結晶シリコン膜による抵抗５も形成されてい
る。
【００１２】図２（ａ）は、図１の第１のＣＭＯＳ回路
２と第２のＣＭＯＳ回路３を含む一点鎖線で囲んだ領域
ａを拡大して示す平面図であり、図２（ｂ），（ｃ）は
それぞれ（ａ）のＡ−Ａ′及びＢ−Ｂ′断面図である。
図では配線を省略して、素子のレイアウトのみを示して
いる。信号増幅用の第１のＣＭＯＳ回路２は、ＰＭＯＳ
トランジスタＱP1とＮＭＯＳトランジスタＱN1により構
成されている。センス用兼バイアス設定用の第２のＣＭ
ＯＳ回路３は、同様にＰＭＯＳトランジスタＱP2とＮＭ
ＯＳトランジスタＱN2により構成されている。
２と第２のＣＭＯＳ回路３を含む一点鎖線で囲んだ領域
ａを拡大して示す平面図であり、図２（ｂ），（ｃ）は
それぞれ（ａ）のＡ−Ａ′及びＢ−Ｂ′断面図である。
図では配線を省略して、素子のレイアウトのみを示して
いる。信号増幅用の第１のＣＭＯＳ回路２は、ＰＭＯＳ
トランジスタＱP1とＮＭＯＳトランジスタＱN1により構
成されている。センス用兼バイアス設定用の第２のＣＭ
ＯＳ回路３は、同様にＰＭＯＳトランジスタＱP2とＮＭ
ＯＳトランジスタＱN2により構成されている。
【００１３】図２のレイアウトにおいて重要なことは、
第１に、第２のＣＭＯＳ回路３を構成するＰＭＯＳトラ
ンジスタＱP2，ＮＭＯＳトランジスタＱN2ともに肉薄ダ
イヤフラム１１内にあって、且つそれらのチャネル方向
が肉薄ダイヤフラム１１と周辺肉厚部１３の境界線４に
垂直になるように、隣接してレイアウトされていること
である。図２（ａ）にはチャネル方向を矢印６で示して
いるが、この実施例の場合このチャネル方向は結晶方位
＜０／１１＞に相当する。第２に、第２のＣＭＯＳ回路
３と第１のＣＭＯＳ回路２とが同一設計条件、即ちゲー
ト酸化膜厚、しきい値、チャネル長、チャネル幅等の素
子パラメータが同じになるように、且つ同じ方向を向い
てチップ上で互いに隣接する位置に形成されていること
である。
第１に、第２のＣＭＯＳ回路３を構成するＰＭＯＳトラ
ンジスタＱP2，ＮＭＯＳトランジスタＱN2ともに肉薄ダ
イヤフラム１１内にあって、且つそれらのチャネル方向
が肉薄ダイヤフラム１１と周辺肉厚部１３の境界線４に
垂直になるように、隣接してレイアウトされていること
である。図２（ａ）にはチャネル方向を矢印６で示して
いるが、この実施例の場合このチャネル方向は結晶方位
＜０／１１＞に相当する。第２に、第２のＣＭＯＳ回路
３と第１のＣＭＯＳ回路２とが同一設計条件、即ちゲー
ト酸化膜厚、しきい値、チャネル長、チャネル幅等の素
子パラメータが同じになるように、且つ同じ方向を向い
てチップ上で互いに隣接する位置に形成されていること
である。
【００１４】図３は、図２（ａ）のレイアウトに対し
て、模式的な配線を書き込んだものであり、図４がこれ
により得られる等価回路である。第１のＣＭＯＳ回路２
は、ＰＭＯＳトランジスタＱP1のソースが電源ＶDDに接
続され、ＮＭＯＳトランジスタＱN1のソースが接地ＶSS
に接続され、それぞれのドレイン，ゲートが共通接続さ
れ、且つゲート・ドレイン間に帰還抵抗ＲF が接続され
て、いわゆるＣＭＯＳ増幅器を構成している。
て、模式的な配線を書き込んだものであり、図４がこれ
により得られる等価回路である。第１のＣＭＯＳ回路２
は、ＰＭＯＳトランジスタＱP1のソースが電源ＶDDに接
続され、ＮＭＯＳトランジスタＱN1のソースが接地ＶSS
に接続され、それぞれのドレイン，ゲートが共通接続さ
れ、且つゲート・ドレイン間に帰還抵抗ＲF が接続され
て、いわゆるＣＭＯＳ増幅器を構成している。
【００１５】第２のＣＭＯＳ回路３は、ＰＭＯＳトラン
ジスタＱP2のソースが電源ＶDDに接続され、ＮＭＯＳト
ランジスタＱN2のソースが接地ＶSSに接続され、それぞ
れのドレイン，ゲートが共通接続され、且つゲート・ド
レイン間を短絡して、ＣＭＯＳインバータの入出力を短
絡した回路構成となっている。第２のＣＭＯＳ回路３の
出力ノードＮ１は抵抗Ｒs を介して第１のＣＭＯＳ回路
２の入力ノードＮ２に接続されている。第１のＣＭＯＳ
回路２の共通ドレインからアナログ出力端子ＯＵＴが取
り出されている。なお帰還抵抗ＲF ，シリーズ抵抗Ｒs
には、図１に模式的に示した多結晶シリコン抵抗５が用
いられる。
ジスタＱP2のソースが電源ＶDDに接続され、ＮＭＯＳト
ランジスタＱN2のソースが接地ＶSSに接続され、それぞ
れのドレイン，ゲートが共通接続され、且つゲート・ド
レイン間を短絡して、ＣＭＯＳインバータの入出力を短
絡した回路構成となっている。第２のＣＭＯＳ回路３の
出力ノードＮ１は抵抗Ｒs を介して第１のＣＭＯＳ回路
２の入力ノードＮ２に接続されている。第１のＣＭＯＳ
回路２の共通ドレインからアナログ出力端子ＯＵＴが取
り出されている。なお帰還抵抗ＲF ，シリーズ抵抗Ｒs
には、図１に模式的に示した多結晶シリコン抵抗５が用
いられる。
【００１６】このように構成された半導体センサの動作
を図５を用いて説明する。図５（ａ）は、第２のＣＭＯ
Ｓ回路３の特性であり、同図（ｂ）は第１のＣＭＯＳ回
路２の特性である。第２のＣＭＯＳ回路３の無応力時の
直流動作点Ｐ１は、これをＣＭＯＳインバータとしてみ
たときの入出力伝達特性と、ＶIN＝ＶOUT なる直線の交
点、即ちＣＭＯＳインバータの論理しきい値に相当する
電圧Ｖs となる。信号増幅器である第１のＣＭＯＳ回路
２は、帰還抵抗ＲF の存在により入出力伝達特性の遷移
領域の傾斜が第２のＣＭＯＳ回路３のそれに比べて緩く
なる。しかしその無応力時のバイアス点Ｐ２は、素子設
計条件が第２のＣＭＯＳ回路３と同じであるために、第
２のＣＭＯＳ回路３の動作点Ｐ１と等しく、電圧Ｖs と
なる。
を図５を用いて説明する。図５（ａ）は、第２のＣＭＯ
Ｓ回路３の特性であり、同図（ｂ）は第１のＣＭＯＳ回
路２の特性である。第２のＣＭＯＳ回路３の無応力時の
直流動作点Ｐ１は、これをＣＭＯＳインバータとしてみ
たときの入出力伝達特性と、ＶIN＝ＶOUT なる直線の交
点、即ちＣＭＯＳインバータの論理しきい値に相当する
電圧Ｖs となる。信号増幅器である第１のＣＭＯＳ回路
２は、帰還抵抗ＲF の存在により入出力伝達特性の遷移
領域の傾斜が第２のＣＭＯＳ回路３のそれに比べて緩く
なる。しかしその無応力時のバイアス点Ｐ２は、素子設
計条件が第２のＣＭＯＳ回路３と同じであるために、第
２のＣＭＯＳ回路３の動作点Ｐ１と等しく、電圧Ｖs と
なる。
【００１７】加速度が印加されて、肉薄ダイヤフラム１
１に応力が加わると、第２のＣＭＯＳ回路３を構成する
ＰＭＯＳトランジスタＱP2及びＮＭＯＳトランジスタＱ
N2ともに、チャネル移動度が変調されてチャネルコンダ
クタンスが変化し、応力が引っ張りか圧縮かに応じて入
出力伝達特性が破線イあるいはロで示すように変化す
る。これに伴う第２のＣＭＯＳ回路３の動作点変化が第
１のＣＭＯＳ回路２の入力信号となり、図５（ｂ）に示
すように、入出力伝達特性の遷移領域の傾斜で決まる増
幅度で増幅されて、出力端子ＯＵＴに大きなセンサ出力
電圧が得られることになる。
１に応力が加わると、第２のＣＭＯＳ回路３を構成する
ＰＭＯＳトランジスタＱP2及びＮＭＯＳトランジスタＱ
N2ともに、チャネル移動度が変調されてチャネルコンダ
クタンスが変化し、応力が引っ張りか圧縮かに応じて入
出力伝達特性が破線イあるいはロで示すように変化す
る。これに伴う第２のＣＭＯＳ回路３の動作点変化が第
１のＣＭＯＳ回路２の入力信号となり、図５（ｂ）に示
すように、入出力伝達特性の遷移領域の傾斜で決まる増
幅度で増幅されて、出力端子ＯＵＴに大きなセンサ出力
電圧が得られることになる。
【００１８】次にこの実施例により、高感度特性が得ら
れる理由を具体的に説明する。ＭＯＳトランジスタのチ
ャネル反転層のピエゾ抵抗効果によるチャネルコンダク
タンスの変化は、ドレイン電流をＩD 、その変化分をΔ
ＩD 、ピエゾ抵抗係数をπ、チャネルに加わる応力をσ
とすると、一般に下記数１で表される。
れる理由を具体的に説明する。ＭＯＳトランジスタのチ
ャネル反転層のピエゾ抵抗効果によるチャネルコンダク
タンスの変化は、ドレイン電流をＩD 、その変化分をΔ
ＩD 、ピエゾ抵抗係数をπ、チャネルに加わる応力をσ
とすると、一般に下記数１で表される。
【００１９】
【数１】ΔＩD ／ＩD ＝−π・σ
【００２０】また、結晶方位を考慮に入れて、チャネル
方向即ちドレイン電流の方向を＜０／１１＞方向とした
とき、ピエゾ抵抗係数π及び応力σは、それぞれドレイ
ン電流方向の成分πl ，σl とこれに垂直な成分πt ，
σt に分けて考えることができ、このときチャネルコン
ダクタンスの変化は、数２で表される。
方向即ちドレイン電流の方向を＜０／１１＞方向とした
とき、ピエゾ抵抗係数π及び応力σは、それぞれドレイ
ン電流方向の成分πl ，σl とこれに垂直な成分πt ，
σt に分けて考えることができ、このときチャネルコン
ダクタンスの変化は、数２で表される。
【００２１】
【数２】ΔＩD ／ＩD ＝−（πl ・σl ＋πt ・σt ）
【００２２】（１００）面の＜０／１１＞方向にチャネ
ル方向を設定したＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタのピエゾ抵抗係数πl ，πt ［ｃｍ2 ／dyne×
１０-12 ］は、例えば下表１で表されることが報告され
ている（C.Canali, G.Ferla,B.Morten and Ataroni " P
iezoresistivity effects in MOS-FET useful for pres
sure transducers" J. Phys. D:Applied Phys. vol 12,
pp1973-1983 (1979)参照）。
ル方向を設定したＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタのピエゾ抵抗係数πl ，πt ［ｃｍ2 ／dyne×
１０-12 ］は、例えば下表１で表されることが報告され
ている（C.Canali, G.Ferla,B.Morten and Ataroni " P
iezoresistivity effects in MOS-FET useful for pres
sure transducers" J. Phys. D:Applied Phys. vol 12,
pp1973-1983 (1979)参照）。
【００２３】
【表１】 πl πt ＮＭＯＳ −５０ −２０ ［×１０-12 ｃｍ2 ／dyne］ ＰＭＯＳ ＋６０ −４０ ［×１０-12 ｃｍ2 ／dyne］
【００２４】一方、実施例のデバイス構造についての本
発明者らの測定によると、チャネル反転層に加わる縦、
横の２方向の応力成分σl ，σt の関係は、次式のよう
になる。符号は例えば圧縮応力を示し、引っ張り応力で
はこれが正になる。ここで示す数値は絶対値が問題では
なく、大きさの関係に意味がある。
発明者らの測定によると、チャネル反転層に加わる縦、
横の２方向の応力成分σl ，σt の関係は、次式のよう
になる。符号は例えば圧縮応力を示し、引っ張り応力で
はこれが正になる。ここで示す数値は絶対値が問題では
なく、大きさの関係に意味がある。
【００２５】
【数３】σl ＝−３．９２×１０8 ［dyne／ｃｍ2 ］ σt ＝−１．４７×１０8 ［dyne／ｃｍ2 ］
【００２６】数２に基づき、表１及び数３のデータを用
いて、この実施例における第２のＣＭＯＳ回路３におけ
るＰＭＯＳトランジスタＱP2の応力によるチャネルコン
ダクタンスの変化（ΔＩD ／ＩD ）Plを求めると、数４
のようになる。
いて、この実施例における第２のＣＭＯＳ回路３におけ
るＰＭＯＳトランジスタＱP2の応力によるチャネルコン
ダクタンスの変化（ΔＩD ／ＩD ）Plを求めると、数４
のようになる。
【００２７】
【数４】（ΔＩD ／ＩD ）Pl＝２．０×１０-2
【００２８】同様にして、この実施例における第２のＣ
ＭＯＳ回路３におけるＮＭＯＳトランジスタＱN2の応力
によるチャネルコンダクタンスの変化（ΔＩD ／ＩD ）
Nlを求めると、数５のようになる。
ＭＯＳ回路３におけるＮＭＯＳトランジスタＱN2の応力
によるチャネルコンダクタンスの変化（ΔＩD ／ＩD ）
Nlを求めると、数５のようになる。
【００２９】
【数５】（ΔＩD ／ＩD ）Nl＝−３．２×１０-2
【００３０】数４と数５を比較して明らかなように、Ｐ
ＭＯＳトランジスタＱP2とＮＭＯＳトランジスタＱN2と
では応力によるチャネルコンダクタンスの変化が逆方向
になっている。これが、センサ回路を構成する二つのＰ
ＭＯＳ、ＮＭＯＳトランジスタＱP2，ＱN2共にダイヤフ
ラムに配置した実施例において、一つのＭＯＳトランジ
スタをセンサ素子として用いた場合に比べて大きな検出
出力が得られる理由である。
ＭＯＳトランジスタＱP2とＮＭＯＳトランジスタＱN2と
では応力によるチャネルコンダクタンスの変化が逆方向
になっている。これが、センサ回路を構成する二つのＰ
ＭＯＳ、ＮＭＯＳトランジスタＱP2，ＱN2共にダイヤフ
ラムに配置した実施例において、一つのＭＯＳトランジ
スタをセンサ素子として用いた場合に比べて大きな検出
出力が得られる理由である。
【００３１】一方、センサ素子となるＭＯＳトランジス
タのチャネル方向を上の例と直交する方向に設定した時
（この実施例に即していえば、ダイヤフラム境界線に水
平になるようにチャネル方向を設定した時）には、先の
数２は次の数６のように書き換えられる。
タのチャネル方向を上の例と直交する方向に設定した時
（この実施例に即していえば、ダイヤフラム境界線に水
平になるようにチャネル方向を設定した時）には、先の
数２は次の数６のように書き換えられる。
【００３２】
【数６】ΔＩD ／ＩD ＝−（πl ・σt ＋πt ・σl ）
【００３３】このとき、ＰＭＯＳトランジスタＱP2の応
力によるチャネルコンダクタンス変化（ΔＩD ／ＩD ）
Ptは、やはり表１及び数３のデータを用いて、下記数７
となる。
力によるチャネルコンダクタンス変化（ΔＩD ／ＩD ）
Ptは、やはり表１及び数３のデータを用いて、下記数７
となる。
【００３４】
【数７】（ΔＩD ／ＩD ）Pt＝−０．７×１０-2
【００３５】同様にして、ＮＭＯＳトランジスタＱN2の
応力によるチャネルコンダクタンスの変化（ΔＩD ／Ｉ
D ）Ntは、数８のようになる。
応力によるチャネルコンダクタンスの変化（ΔＩD ／Ｉ
D ）Ntは、数８のようになる。
【００３６】
【数８】（ΔＩD ／ＩD ）Nt＝−１．５×１０-2
【００３７】以上の数７及び数８の結果を、先の数４及
び数５と比較して明らかなように、チャネル方向を実施
例とは直角の向きに配置すると、応力によるそれぞれの
ＭＯＳトランジスタのチャネルコンダクタンス変化が小
さいだけでなく、これらの差をとったときに互いに相殺
する関係になるため、実施例のような大きな感度が得ら
れないことが分かる。
び数５と比較して明らかなように、チャネル方向を実施
例とは直角の向きに配置すると、応力によるそれぞれの
ＭＯＳトランジスタのチャネルコンダクタンス変化が小
さいだけでなく、これらの差をとったときに互いに相殺
する関係になるため、実施例のような大きな感度が得ら
れないことが分かる。
【００３８】次にこの実施例のセンサの温度特性につい
て説明する。ＭＯＳトランジスタ単体のしきい値電圧や
β値（＝μＣＷ／Ｌ）は、温度依存性を有するが、この
実施例ではセンサ回路がＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタを直列接続したＣＭＯＳインバータの入
出力を短絡した構成を用いている。このとき動作点は、
ＣＭＯＳインバータの論理しきい値に相当する電圧にな
るが、この論理しきい値はある程度温度依存性を持つ。
しかしこの実施例においては、第１のＣＭＯＳ回路２と
第２のＣＭＯＳ回路３とが同じ設計条件で近接して配置
されるため同じ温度依存性を有する。従って第１のＣＭ
ＯＳ回路２の出力動作点に着目すると、その温度による
変化は第２のＣＭＯＳ回路３の動作点変化により相殺さ
れる。しかも増幅度を決める抵抗比ＲF ／ＲS の温度依
存性は小さい。従ってセンサとしても感度の温度特性が
大きく改善されることになる。
て説明する。ＭＯＳトランジスタ単体のしきい値電圧や
β値（＝μＣＷ／Ｌ）は、温度依存性を有するが、この
実施例ではセンサ回路がＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタを直列接続したＣＭＯＳインバータの入
出力を短絡した構成を用いている。このとき動作点は、
ＣＭＯＳインバータの論理しきい値に相当する電圧にな
るが、この論理しきい値はある程度温度依存性を持つ。
しかしこの実施例においては、第１のＣＭＯＳ回路２と
第２のＣＭＯＳ回路３とが同じ設計条件で近接して配置
されるため同じ温度依存性を有する。従って第１のＣＭ
ＯＳ回路２の出力動作点に着目すると、その温度による
変化は第２のＣＭＯＳ回路３の動作点変化により相殺さ
れる。しかも増幅度を決める抵抗比ＲF ／ＲS の温度依
存性は小さい。従ってセンサとしても感度の温度特性が
大きく改善されることになる。
【００３９】またこの実施例によると、同一設計条件に
よる第１のＣＭＯＳ回路２と第２のＣＭＯＳ回路３とが
ダイヤフラム境界を挟んで隣接して形成されるため、二
つの回路動作点の一致が確保され、製造条件のばらつき
の影響は非常に小さくなる。更に、上述したように高感
度特性が得られるから、例えば重錘体部１２の質量を通
常より小さくすることが可能である。具体的には、ガラ
ス材等の質量を利用することなく、図１に示したように
シリコンチップのみで充分な感度を得ることができ、従
ってデバイス構造も単純になる。
よる第１のＣＭＯＳ回路２と第２のＣＭＯＳ回路３とが
ダイヤフラム境界を挟んで隣接して形成されるため、二
つの回路動作点の一致が確保され、製造条件のばらつき
の影響は非常に小さくなる。更に、上述したように高感
度特性が得られるから、例えば重錘体部１２の質量を通
常より小さくすることが可能である。具体的には、ガラ
ス材等の質量を利用することなく、図１に示したように
シリコンチップのみで充分な感度を得ることができ、従
ってデバイス構造も単純になる。
【００４０】上の実施例では、センサ回路兼バイアス回
路としての第２のＣＭＯＳ回路３は、ＰＭＯＳトランジ
スタＱP2，ＮＭＯＳトランジスタＱN2共に肉薄ダイヤフ
ラムに設けたが、いずれか一方のみをダイヤフラムに設
けた場合にも本発明は有効である。例えば、図６は、第
２のＣＭＯＳ回路３を構成するＭＯＳトランジスタＱP
2，ＱN2のうち、ＰＭＯＳトランジスタＱP2をダイヤフ
ラムに残し、ＮＭＯＳトランジスタＱN2は周辺肉厚部に
形成した例を、図２（ａ）に対応させて示している。図
７は逆に、ＮＭＯＳトランジスタＱN2をダイヤフラムに
残し、ＰＭＯＳトランジスタＱP2を周辺肉厚部に設けた
例である。
路としての第２のＣＭＯＳ回路３は、ＰＭＯＳトランジ
スタＱP2，ＮＭＯＳトランジスタＱN2共に肉薄ダイヤフ
ラムに設けたが、いずれか一方のみをダイヤフラムに設
けた場合にも本発明は有効である。例えば、図６は、第
２のＣＭＯＳ回路３を構成するＭＯＳトランジスタＱP
2，ＱN2のうち、ＰＭＯＳトランジスタＱP2をダイヤフ
ラムに残し、ＮＭＯＳトランジスタＱN2は周辺肉厚部に
形成した例を、図２（ａ）に対応させて示している。図
７は逆に、ＮＭＯＳトランジスタＱN2をダイヤフラムに
残し、ＰＭＯＳトランジスタＱP2を周辺肉厚部に設けた
例である。
【００４１】図６の場合、ＰＭＯＳトランジスタＱP2の
みがセンサ素子として用いられたことになる。この場合
でも、ＰＭＯＳトランジスタＱP2のチャネル方向がダイ
ヤフラム境界４に垂直になるように方向を特定してレイ
アウトすることにより、大きな感度が得られる。これは
数４と数７の比較から明らかである。図７の場合にも、
ＮＭＯＳトランジスタＱN2はチャネル方向がダイヤフラ
ム境界４に垂直になるようにレイアウトされており、数
５と数８の比較から明らかなように、水平にした場合に
比べて大きな感度が得られる。
みがセンサ素子として用いられたことになる。この場合
でも、ＰＭＯＳトランジスタＱP2のチャネル方向がダイ
ヤフラム境界４に垂直になるように方向を特定してレイ
アウトすることにより、大きな感度が得られる。これは
数４と数７の比較から明らかである。図７の場合にも、
ＮＭＯＳトランジスタＱN2はチャネル方向がダイヤフラ
ム境界４に垂直になるようにレイアウトされており、数
５と数８の比較から明らかなように、水平にした場合に
比べて大きな感度が得られる。
【００４２】以上の実施例では、加速度センサを示した
が、実施例の重錘体部１２を除いたダイヤフラム構造と
して圧力センサにも同様に本発明を適用することができ
る。また、実施例で示した直流出力端子ＯＵＴに直列に
コンデンサを挿入して交流出力を得るようにして、振動
センサを構成することもできる。
が、実施例の重錘体部１２を除いたダイヤフラム構造と
して圧力センサにも同様に本発明を適用することができ
る。また、実施例で示した直流出力端子ＯＵＴに直列に
コンデンサを挿入して交流出力を得るようにして、振動
センサを構成することもできる。
【００４３】本発明は、加速度、圧力、振動等の機械量
測定にとどまらず、更に光センサ等にも応用可能であ
る。図８にその例を示す。これは、上の実施例の第１の
ＣＭＯＳ回路２と第２のＣＭＯＳ回路３に加えて、第２
のＣＭＯＳ回路３の出力ノードＮ１にフォトダイオード
ＰＤを接続したものである。光が照射されると、フォト
ダイオードＰＤの光電流が第２のＣＭＯＳ回路３の出力
ノードＮ１に流入してその動作点を変化させる。この動
作点変化を先の実施例と同様に第１のＣＭＯＳ回路２に
より増幅して取り出すことができる。
測定にとどまらず、更に光センサ等にも応用可能であ
る。図８にその例を示す。これは、上の実施例の第１の
ＣＭＯＳ回路２と第２のＣＭＯＳ回路３に加えて、第２
のＣＭＯＳ回路３の出力ノードＮ１にフォトダイオード
ＰＤを接続したものである。光が照射されると、フォト
ダイオードＰＤの光電流が第２のＣＭＯＳ回路３の出力
ノードＮ１に流入してその動作点を変化させる。この動
作点変化を先の実施例と同様に第１のＣＭＯＳ回路２に
より増幅して取り出すことができる。
【００４４】
【発明の効果】以上述べたように本発明によれば、肉薄
ダイヤフラムが加工された半導体基板の周辺肉厚部に信
号増幅回路を構成する第１のＣＭＯＳ回路を形成し、肉
薄ダイヤフラムにセンサ回路兼バイアス回路としての第
２のＣＭＯＳ回路を第１のＣＭＯＳ回路と同じ素子パラ
メータをもって形成し、且つ第２のＣＭＯＳ回路のセン
サ素子としてのＭＯＳトランジスタは、チャネル方向が
肉薄ダイヤフラム端に垂直になるようにレイアウトする
ことによって、特性のバラツキ及び温度依存性が小さ
く、高感度のアナログ出力を得ることを可能とした半導
体センサを実現できる。
ダイヤフラムが加工された半導体基板の周辺肉厚部に信
号増幅回路を構成する第１のＣＭＯＳ回路を形成し、肉
薄ダイヤフラムにセンサ回路兼バイアス回路としての第
２のＣＭＯＳ回路を第１のＣＭＯＳ回路と同じ素子パラ
メータをもって形成し、且つ第２のＣＭＯＳ回路のセン
サ素子としてのＭＯＳトランジスタは、チャネル方向が
肉薄ダイヤフラム端に垂直になるようにレイアウトする
ことによって、特性のバラツキ及び温度依存性が小さ
く、高感度のアナログ出力を得ることを可能とした半導
体センサを実現できる。
【図１】 本発明の一実施例に係るセンサチップの構造
を示す。
を示す。
【図２】 同実施例のＣＭＯＳ回路部の構造を拡大して
示す。
示す。
【図３】 同実施例のＣＭＯＳ回路部レイアウト上の配
線を示す。
線を示す。
【図４】 同実施例の等価回路を示す。
【図５】 同実施例の特性を説明する為の図である。
【図６】 他の実施例のＣＭＯＳ回路レイアウトを示
す。
す。
【図７】 他の実施例のＣＭＯＳ回路レイアウトを示
す。
す。
【図８】 光センサに適用した実施例の等価回路を示
す。
す。
１…シリコン基板、２…第１のＣＭＯＳ回路、３…第２
のＣＭＯＳ回路、４…境界線、５…多結晶シリコン抵
抗、１１…肉薄ダイヤフラム、１２…重錘体部、１３…
周辺肉厚部、ＱP1，ＱP2…ＰＭＯＳトランジスタ、ＱN
1，ＱN2…ＮＭＯＳトランジスタ。
のＣＭＯＳ回路、４…境界線、５…多結晶シリコン抵
抗、１１…肉薄ダイヤフラム、１２…重錘体部、１３…
周辺肉厚部、ＱP1，ＱP2…ＰＭＯＳトランジスタ、ＱN
1，ＱN2…ＮＭＯＳトランジスタ。
フロントページの続き (72)発明者 足立 正 東京都江東区木場１丁目５番１号 株式 会社フジクラ内 (72)発明者 程 敏林 東京都江東区木場１丁目５番１号 株式 会社フジクラ内 (72)発明者 庄野 克房 神奈川県横浜市旭区白根５丁目45番12号 (56)参考文献 特開 平５−203681（ＪＰ，Ａ) 特開 平５−203682（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 肉薄ダイヤフラムが加工された半導体基
板の周辺肉厚部に信号増幅回路を構成する第１のＣＭＯ
Ｓ回路が形成され、 前記肉薄ダイヤフラムに係る応力をチャネルコンダクタ
ンスの変化として検出するセンサ回路と前記第１のＣＭ
ＯＳ回路のバイアス回路とを兼ねて、ＣＭＯＳインバー
タの入出力を短絡した構成の第２のＣＭＯＳ回路が、少
なくともセンサ素子としてのＭＯＳトランジスタを前記
ダイヤフラム領域に配置して前記第１のＣＭＯＳ回路と
同じ素子パラメータをもって形成され、且つ前記第２の
ＣＭＯＳ回路のセンサ素子としてのＭＯＳトランジスタ
は、そのチャネル方向が前記肉薄ダイヤフラムと周辺肉
厚部の境界線に垂直になるようにレイアウトされている
ことを特徴とする半導体センサ。 - 【請求項２】 前記第２のＣＭＯＳ回路を構成するＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタは共に前記肉
薄ダイヤフラムに配置されて、それらのチャネル方向が
前記肉薄ダイヤフラムと周辺肉厚部の境界線に垂直にな
るように隣接させてレイアウトされていることを特徴と
する請求項１記載の半導体センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6142528A JP2553826B2 (ja) | 1994-06-01 | 1994-06-01 | 半導体センサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6142528A JP2553826B2 (ja) | 1994-06-01 | 1994-06-01 | 半導体センサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07326771A JPH07326771A (ja) | 1995-12-12 |
| JP2553826B2 true JP2553826B2 (ja) | 1996-11-13 |
Family
ID=15317461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6142528A Expired - Fee Related JP2553826B2 (ja) | 1994-06-01 | 1994-06-01 | 半導体センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553826B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002131161A (ja) | 2000-10-27 | 2002-05-09 | Denso Corp | 半導体圧力センサ |
| US7655511B2 (en) * | 2005-11-03 | 2010-02-02 | International Business Machines Corporation | Gate electrode stress control for finFET performance enhancement |
| CN115129103B (zh) * | 2022-06-17 | 2024-03-22 | 中国电子科技集团公司第二十四研究所 | 一种电流补偿电路、电流补偿方法及超薄柔性芯片 |
-
1994
- 1994-06-01 JP JP6142528A patent/JP2553826B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07326771A (ja) | 1995-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |